KR20050114657A - 타임슬롯화된 데이터 전송을 위한 개선된 자동 이득 제어메카니즘 - Google Patents

타임슬롯화된 데이터 전송을 위한 개선된 자동 이득 제어메카니즘 Download PDF

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Abstract

본 발명에 따른 자동 이득(AGC) 제어 방법은 타임슬롯에서 디지털 AGC 회로에 의해 초기 이득을 적용한다. 이 초기 이득은, 옵셋 계수와 함께 이전 프레임의 동일한 타임슬롯으로부터 최종적으로 계산된 이득을 사용하여 결정된다. 블럭(17)내에서 검출되는 포화된 데이터 샘플들의 갯수가 임계값을 초과할 때 주어진 데이터 샘플 블럭에 대해 소거 기능(14)이 활성화된다. AGC 회로에 의해 이루어지고 이득을 갱신하는데 사용되는 전력 측정은 포화된 측정 데이타 샘플들의 갯수에 기초하여 조절된다. 이들 요소들은 이득 제한 기능을 제공하고, 추가의 신호 처리를 위해 동적 범위의 제한을 허용한다.

Description

타임슬롯화된 데이터 전송을 위한 개선된 자동 이득 제어 메카니즘{ENHANCED AUTOMATIC GAIN CONTROL MECHANISM FOR TIMESLOTTED DATA TRANSMISSION}
본 발명은 대체로 무선 통신 시스템에 관한 것이다. 보다 구체적으로는, 본 발명은, 시분할 듀플렉스(TDD), 시분할 다중 액세스(TDMA), 또는 시분할 코드분할 다중 액세스(TD-CDMA)와 같은, 타임슬롯화된 통신 시스템에 대한 자동 이득 제어 (AGC) 회로에 관한 것이다.
종래의 무선 통신 시스템에서, 수신기에서의 기저대역 신호는, 신호 내의 유용한 정보가 일련의 디지털 프로세스에 의해 복구될 수 있도록, 아날로그 포멧으로부터 디지털 포멧으로 변환된다. 전형적으로, 아날로그-대-디지털 변환기(ADC)는 이러한 변환을 달성하기 위해 사용된다. 일반적으로, ADC가 더 많은 비트들을 가질수록, ADC는 더 넓은 동적 범위의 입력 신호를 지원할 수 있다. 그러나, 이것은 ADC를 더욱 비싸게 만들 뿐만 아니라, 일부 다른 수신기 컴포넌트들을 더욱 비싸게 만든다. 출력 비트의 수가 주어졌을 때, 입력 신호 전력이 너무 크다면, ADC의 출력은 포화될 것이다. 반면, 입력 신호의 전력이 너무 작다면, ADC의 출력은 심각하게 양자화된다. 이들 두 시나리오에서, 수신기에서 회복될 것으로 예측되는 정보는 열화되거나 소실된다.
이 문제를 해결하기 위한 일반적인 접근법은, ADC의 입력 신호가 희망하는 한계치 내에서 유지될 수 있도록, ADC의 전면에 동적으로 조절가능한 이득 증폭기를 적용하는 것이다. 전형적으로, 조절가능한 이득은 AGC 회로를 이용하여 제어된다.
TDD 프레임에서 인접한 타임슬롯들간에, 그리고 인접한 프레임들에서 동일한 타임슬롯간에는, 가변 데이터 레이트 또는 타임슬롯 내의 액티브 사용자의 가변적 수로 인해, 전력이 상당히 변동한다는 것은 종래 기술에서 잘 알려져 있다. 주어진 타임슬롯에 대한 이득 레벨을 결정하기 위해, AGC는, 심볼들이 수신될 때 타임슬롯 내의 처음 N개 심볼들의 심볼 전력을 추정한다. 이러한 추정 프로세스 동안에, 심볼들이 소실될 수 있는데, 이것은, 이 시간 동안에 불완전한 이득 제어에 기인한 데이터 추정 때문이다. 또한, 이득 추정의 초기 정확도에 따라, 이 추정 프로시져는 긴 시간이 걸릴 수 있다; 이 경우 정확도는, 타임슬롯의 시작시에 적용된 이득과 AGC 회로에 의해 결정된 최종 "보정" 이득간의 차이이다.
전형적인 TDD 프레임은 대개 15개의 타임슬롯들을 포함한다. 각각의 타임슬롯은 2개의 데이터 버스트를 포함하는데, 2개의 데이터 버스트는 미드앰블에 의해 분리되고, 각 타임슬롯의 끝에는 보호 기간(guard period)이 후속한다. 데이터 버스트는 희망하는 데이터를 전송하고, 미드앰블은 채널 추정을 수행하는데 이용된다.
현재의 AGC 방법들의 정확성 및 데이터 손실 문제점을 피할수 있는 시스템 및 방법을 갖는 것이 바람직하다.
도 1은 본 발명에 따라 이루어진 자동 이득 제어(AGC) 회로의 일반적인 블럭도이다.
도 2는 본 발명에 따라 구성된 AGC 회로의 블럭도이다.
도 3은 본 발명의 한 실시예에 따라 수행되는 AGC 계산을 도시하는 플로차트이다.
도 4는 타임슬롯 내에서의 일련의 이벤트들의 타임밍도이다.
본 발명에 따르면, 타임슬롯에서 디지털 AGC 회로에서 의해 가해지는 초기 이득은 옵셋 계수와 함께 이전 프레임의 동일한 타임슬롯으로부터 최종적으로 계산된 이득을 사용하여 결정된다. 블럭내에서 검출되는 포화된 데이터 샘플들의 갯수가 임계값을 초과할 때 주어진 데이터 샘플 블럭에 대해 소거 기능이 활성화된다. AGC 회로에 의해 이루어지고 이득을 갱신하는데 사용되는 전력 측정은 포화된 측정 데이타 샘플들의 갯수에 기초하여 조절된다. 이들 요소들은 이득 제한 기능을 제공하고, 추가의 신호 처리를 위해 동적 범위의 제한을 허용한다.
유사한 요소들에는 유사한 참조 번호가 할당되어 있는 도면들을 참조하여, 본 발명이 기술될 것이다.
본 발명은, 시분할 듀플렉스 모드를 이용하는 3세대 파트너쉽 프로그램(3GPP) 시스템과 같은 무선 통신 시스템에 유용하다. 그러나, 본 발명은 임의의 무선 통신 시스템에 적용함에 유의해야 한다. 이와 같은 시스템들은 기지국(BS)과 무선 전송/수신 유닛 유닛(WTRU)을 이용한다. WTRU는 사용자 장비, 이동국, 고정 또는 이동 가입자 유닛, 페이저, 또는 무선 환경에서 동작할 수 있는 임의 타입의 장치를 포함하나, 이에 한정되는 것은 아니다. 기지국은 노드 B, 싸이트 제어기, 액세스 포인트 또는 무선 환경 내의 다른 인터페이싱 장치를 포함하나, 이에 한정되는 것은 아니다. 3GPP하의 CDMA가 실시예와 연계하여 기술되지만, 본 발명은 다른 무선 또는 유선, 및 타임슬롯화되거나, 타임슬롯화되지 않은 통신 시스템에도 역시 일반적으로 적용된다.
본 발명에 따르면, 이하의 가정이 이루어진다. 첫번째, 셀 탐색 프로세스는 성공적으로 완료되었고 타임슬롯 타이밍이 획득되었다. 두번째, 셀 탐색 AGC는, 셀 탐색이 성공적으로 완료된 후 복조되는 제1 타임슬롯[즉, 브로드캐스트 채널(BCH) 타임슬롯]에 사용될 이득의 초기값을 제공한다. 세번째, RF 체인의 총 이득이 수신 신호에 적용되었고, 디지털 제어되는 이득 블럭의 입력에서의 신호값들에 반영된다.
본 발명에 따른 AGC 프로세스는 타임슬롯-기반이다. 도 4를 참조하면, 각각의 타임슬롯(200)에 대해, 타임슬롯의 시작점(203)과, 복수의 스킵 기간들(NSKIP, 221, 222)에 의해 분리된 복수의 샘플링 기간들(NSAMP, 211-213)이 있다. 데이터 버스트(231)의 끝에는 보호 기간(232)가 후속한다. 이 보호 기간(232)은 타임슬롯(200)의 끝(233)에 인접해 있다. 일반적으로, 각각의 타임슬롯(200)에 대해, 디지털적으로 제어되는 이득이 초기화되고, 후속해서 ADC의 출력 전력이 기준 전력 레벨과 유사하도록 복수의 조절이 뒤따른다.
본 발명에 따라 이루어지는 AGC 유닛(11)의 블럭도가 도 1에 도시되어 있다. AGC 유닛(11)은 AGC 루프(13), 소거 기능 모듈(14), 및 포화 검출 회로(17)를 포함한다. 입력 신호는 AGC 루프(13)에 의해 수신된다. 이 AGC 루프(13)는 입력 신호를 처리하여 소거 기능 모듈(14)과 포화 검출 회로(17)에 출력한다. 포화 검출 회로(17)는 AGC 루프(13)로부터의 출력을 수신하고 그 출력을 AGC 루프(13) 및 소거 기능 모듈(14) 양자 모두에 제공한다. 차례로, 소거 기능 모듈(14)은 그 출력을 후속 수신기 처리에 제공한다.
동작시, AGC 루프(13)는 입력 신호를 샘플링하고 그 신호를 처리하여 출력을 포화 검출 회로(17) 및 소거 기능 모듈(14)에 제공한다. AGC 루프(13)는 포화 검출 회로(17)로부터의 입력을 이용하여, 적절한 AGC 레벨을 결정한다. 포화 검출 회로(17)는, 포화되는 샘플 블럭(NSAMP) 내의 샘플들의 갯수 카운트를 제공한다. 만일 샘플 블럭(NSAMP) 내의 포화된 샘플들의 갯수가 사전설정된 임계값을 초과한다면, 소거 기능 모듈(14)은 모든 샘플들을 제로의 연장된 블럭(NSAMP + NSKIP)으로 대체한다. 또한, 포화 카운트는, 포화된 샘플들의 존재로 인한, 필요한 이득의 과대평가를 보상하기 위해 AGC 회로(11)에 의해 역시 사용된다.
AGC 회로(11)의 출력은, 후속 수신기 프로세스에 대한 I 및 Q 채널로부터의 디지털 데이터 샘플들을 포함한다.
AGC 회로(11)의 동작 주파수는, 각각의 타임슬롯에서 수신되는 신호들에 대한 처리 필요성에 의해 결정된다.
따라서, 동작 주파수는 AGC가 각각의 액티브 수신된 타임슬롯상에 동작하도록 되어 있다.
이제 도 2를 참조하면, 본 발명의 개선된 AGC 프로세스를 실행하기 위한 상세한 회로 블럭도(100)가 도시되어 있다. 이 회로(100)는 AGC 루프(13), 소거 기능 모듈(14), 및 포화 검출 모듈(17)을 포함한다.
AGC 루프(13)는 디지털 제어형 이득 회로(122), ADC(123), 전력 추정기(124), 전력 비교기(125), 합산기(131), 축적기(132), 제어 워드 룩업 테이블(LUT, 133), 초기화 레지스터(134), 곱셈기(135), 및 초기값 선택기(136)를 포함한다.
디지털 제어형 이득 회로(122)는 입력 아날로그 신호(agcin)를 수신하고, 이 아날로그 신호를 처리하여 ADC(123)에게 이득-제어된 아날로그 입력(y)을 제공한다. ADC는 디지털 샘플 출력(adcSampout)을 제공한다. 디지털 샘플 출력(adcSampout)은 샘플 검출 회로(17), 소거 기능 모듈(14), 및 전력 추정 회로(124)에 제공된다.
전력 추정 회로(124)는 디지털 샘플 출력(adcSampout)의 전력을 추정하고, 이 추정값을 전력 비교기(125)에 제공한다.
전력 비교기(125)는 양호하게는 로그 추정기(126)를 포함한다. 로그 함수를 사용하여 AGC 루프를 dB에서 선형화하고, 로그 함수가 없었을 경우 달성할 수 있는 속도보다 더 빠른 루프 응답 속도를 제공한다. 로그 추정기(126)의 전력 추정값 Pest는 합산기(127)에 입력되고, 이 합산기(127)는 로그 추정기(126)의 전력 추정값 Pest를 전력 기준값(Pref)과 비교한다. 합산기(127)로부터의 출력은 전력 설정 에러를 가리키는 에러 신호(pwrErr)이다. 이것은 다음과 같이 계산된다.
수학식(1)
합산기(127)로부터의 전력 설정 에러 pwrErr 출력은 제2 합산기(131)에 입력되고, 이 합산기는 보정 계수 P corr 에 의해 전력 설정 에러 pwrErr를 조절한다. 포화 검출 회로(17)를 참조하여 본 명세서에서 설명되는 바와 같이, 보정 계수 P corr 은 포화 카운트에 의존한다.
합산기(131)는 전력 에러 신호 Perr를 계산하기 위해 다음과 같은 입력들을 사용한다. 1) 전력 비교기 회로(125)로부터의 전력 설정 에러 pwrErr, 및 2) 포화 LUT(145)로부터의 전력 보정 값 Pcorr. 합산기(131)의 출력은 포화 레벨 조절을 포함하는 전력 에러 신호 Perr이다. 이것은 다음과 같이 계산된다.
P err = pwrErr - P corr 수학식(2)
전력 에러 신호 Perr의 목적은, 포화로 인한 수신된 전력의 과소평가에 따른 이득의 과대평가를 보상하는 것이다. 그 다음, 전력 에러 신호 Perr은 축적기(132)에 입력된다.
축적기(132)는 전력 에러 신호 Perr를 축적하고, 그 출력 accPwrErr를 제어 워드 LUT(133) 및 초기화 레지스터(124)에 제공한다.
제어 워드(133)는 현재의 반복(iteration)에서 결정된 희망하는 이득 설정에 대응하는 디지털 제어형 이득 회로(122)에 이득 제어 워드(W)를 제공한다. 한 양호한 실시예에서, 이득 설정은 전체 범위 0 내지 75dB의 대해 1dB 단위로 되어 있지만, 이것은 단지 한 예에 불과하다. LUT(133)의 입력은 축적기(132)로부터 축적된 에러 신호 accPwrErr이다. LUT(133)의 출력은, 희망하는 이득 설정을 달성하기 위해 디지털 제어형 이득 회로(122)를 조절하는 이득 제어 워드(W)이다.
축적기(132)의 출력 accPwrErr은 초기화 레지스터(134)에도 역시 제공된다. AGC 루프(13)의 동작은, 각 타임슬롯의 끝에서 축적기(132) 값들의 저장을 요구한다. 이들 값들은 초기화 레지스터(134)에 저장된다. 각각의 타임슬롯에 대해 하나의 초기화 레지스터(134)가 있다. 초기화 레지스터(134)의 출력은, 초기값 선택기(136)에 제1 입력(옵션 1)을 제공하기 위해, 곱셈기(135)를 사용하여 10Δ/20 으로 곱해진다(여기서, Δ는 미리프로그래밍된 옵셋 계수이다). 제1 입력은 본 발명의 양호한 실시예이고, 초기화 레지스터(134) 내에 저장된 이전 프레임의 타임슬롯의 축적기 값은, 현재의 타임슬롯에 적용된 초기 이득을 계산하기 위해, 옵셋 계수 Δ와 함께 사용된다. 옵셋 계수 Δ의 예시적 범위는 0 내지 -20 dB로서 1dB 단위이다.
초기값 선택기(136)로의 제2 입력(옵션 2)은 사전설정된 값이다. 이 값의 예시적 범위는 0 내지 -75 dB로서, 1dB 단위이다.
스위칭 회로(136)는 축적기(132)에 초기값을 제공하기 위해 제1 및 제2 입력 사이에서 선택한다. 선택기(136)를 통한 초기값의 선택은 이득 초기화 표시와 더불어 달성된다. 만일 이득 초기화 옵션 1이 표시되면, 초기 이득은, 옵셋 계수 Δ에 의해 조절된 현재의 타임슬롯에 대해 이전 프레임으로부터 마지막으로 계산된 이득이다. 만일 초기화 옵션 2가 표시되면, 초기 이득은 사전설정된 고정된 값이며, ι이며 축적기에 10ι/20으로서 가해진다. ι에 대한 예시적 범위는 0 내지 -75 dB이며, 구체적인 값은 구현에 따라 달라진다. 초기화 후에, 축적기(132)는 전력 비교기(125)로부터, 반복마다 한번씩, 입력을 수신한다.
ADC(123)로부터의 신호(adcSampout)도 역시 포화 검출 회로(17)에 제공된다. 포화 검출 회로(17)는 포화된 샘플에 기인한 과소평가된 전력 추정값을 보상한다. 포화 검출 회로(17)는 포지티브 포화 비교기(141), 네거티브 포화 비교기(142), OR-게이트(143), 포화된 샘플 카운터(144) 및 포화 LUT(145)를 포함한다. 포화된 샘플 카운터(144)는 LUT(145) 및 소거 기능 모듈(14) 양자 모두에게 출력을 제공한다.
포지티브 및 네거티브 포화 비교기(141, 142)는 포화된 샘플들을 검출한다. 비교기(141, 142)에서, 만일 I 및 Q 샘플 양자 모두가 동시에 포화된다면, 하나의 포화된 샘플로 카운트되는 것이지, 2개의 포화된 샘플로 카운트되는 것은 아니다. OR-게이트(143)의 효과는 네거티브 또는 포지티즈 포화가 포화로서 카운트된다는 것이다. 포화된 샘플 카운터(144)는 주어진 샘플 블럭(NSAMP) 내의 포화된 샘플들의 갯수를 카운트한다.
포화 LUT(145)는 포화된 샘플들에 기인한 이득의 과대평가를 보상하기 위해 포화된 샘플들의 갯수를 전력 조절에 맵핑한다. 포화된 샘플들이 있을 때 이득이 과대평가되는 이유는, 보다 많은 ADC 비트가 있고 신호가 클립핑되지 않은 경우의 진정한 값의 클리핑된 값이거나 감축된 버전이기 때문이다.
포화 검출 회로(17)는, 샘플들의 소거를 트리거링함으로써 후속하는 수신기 프로세스를 보호한다. 포화 검출 회로(17)는, 주어진 샘플 블럭(NSAMP + NSKIP)에 대해 소거 기능 모듈(14)이 활성화되기 위한 조건을 트리거링한다. 이 조건은 포화 카운트가 사전설정된 임계값을 초과할 때 만족된다. 각각의 주어진 샘플 블럭(NSAMP + NSKIP)은 분리되어 다루어진다. 루프가 반복됨에 따라, 포화의 확률은 상당히 떨어진다. 따라서, 실용적인 문제로서, 타임슬롯 내의 첫번째가 아닌 다른 임의의 샘플 블럭(NSAMP + NSKIP)이 소거 기능 모듈(14)을 트리거링할 확률은 적다.
비록 본 발명의 한 실시예에서 이후 기술되는 AGC 설계에서는, ADC 워드 크기가 8비트(7 크기 비트, 1 부호 비트)라는 기본적 가정으로부터 유도된 고정-포인트 설정이 사용되고 있지만, 이 ADC 워드 크기는 예로서 주어진 것이므로, 이러한 특정한 ADC 워크 크기가 요구되는 것은 아님에 유의해야 한다.
실시예에서, 포화 카운터(144)의 함수로서 6-비트 출력을 제공하기 위해 포화 LUT(145)가 필요하다. LUT(145)는 NSAMP와 동일한 길이를 가진다. 포화 샘플 카운터(144)로부터의 입력(x)과, Pcorr, 즉 전력 에러 보정값을 출력으로 가진다.
동작시, 포화 검출 회로(17)는 ADC(123)로부터 출력을 수신한다. 포화 검출은, -128 또는 +127의 값을 갖는 유부호 8비트(signed 8-bit) ADC로부터 샘플들 출력(adcSampout)의 갯수를 카운팅함으로써 개시된다. 이 카운트는 매 샘플 블럭 NSAMP에 대해 수행되며 샘플 블럭(NSAMP + NSKIP)의 반복때마다 리셋된다. 샘플링 블럭 NSAMP에서 포화된 샘플들의 갯수는 포화의 양을 추정하는데 이용된다. 만일, 주어진 입력값의 I 또는 Q 부분이 -128 또는 +127이라면, 포화 카운터(143)는 증가된다. 샘플링 블럭 NSAMP 내에서 발생된 포화된 샘플들의 갯수(x)의 카운트인, 샘플링 블럭 NSAMP의 끝에서의 결과적 카운트는, 포화 LUT(145) 및 소거 기능 모듈(14)에 출력된다.
샘플링 블럭 NSAMP 동안의 포화된 샘플들의 갯수(x)에 기초하여, 포화 LUT(145)로부터 전력 에러 보정값 Pcorr이 출력된다. 이 값은 추정치로서 발생된 포화량에 비례한다.
앞서 기술된 바와 같이, 이 값은 전력 비교기 블럭(125)의 출력으로부터 감산된다. 전력 에러 보정 값 Pcorr은 전력 추정값 Pest와 동일한 샘플링 블럭(NSAMP)에 기초하여, 그 쌍을 완전히 동기화시킨다. 전력 추정값은 양호하게는 로그 형태이기 때문에, 이들은 포화 LUT(145)의 콘텐츠의 보다 작은 워드 크기를 허용한다.
ADC(123)의 출력은 소거 기능 모듈(14)에도 역시 제공된다. 소거 기능 모듈(14)은 FIFO(151), 소거 회로(152) 및 비교 회로(153)를 포함한다.
소거 기능 모듈(14)은 포화 검출 회로(17)로부터의 포화된 샘플들의 갯수(x)에 기초하여, 데이터 샘플들의 소거에 대한 결정을 내린다(즉, I 및 Q 샘플들은 0으로 설정된다). 포화된 샘플들의 갯수(x)가 사전설정된 임계값을 초과할 때, 주어진 루프 반복에 대해 대응하는 기간(NSAMP + NSKIP)의 모든 샘플들은 소거된다.
FIFO(151)는 적절하게 크기조절되어야 하는데, 이는 결정을 내릴 수 있기 이전에 샘플링 블럭 NSAMP가 수신되어야만 하고, 포화된 샘플들의 갯수(x)는 샘플링 블럭 NSAMP 동안에 카운트되고 있기 때문이다.
소거 기능 모듈(14)로부터의 출력은, 0으로 설정된(소거된) 샘플들 중 일부를 갖는 수신된 데이터이다.
도 3은 본 발명의 한 실시예에 따라 수행되는 AGC 계산의 방법(300)에 대한 플로차트이다. 이전 타임슬롯의 보호 기간에서, 이득이 설정된다(단계 302). 이득은 옵션 1 또는 옵션 2를 사용하여 설정될 수 있음에 유의한다. 옵션 1에서, 이득은, 옵셋에 의해 조절되는 타임슬롯에 대한 레지스터 내에 저장된 값이다. 옵션 2에서, 이득은 고정된 값이다. 옵션 1 대 옵션 2의 선택은 사전설정된다. 옵션 1 또는 옵션 2의 선택에 관계없이, 초기 AGC 이득값은 타임슬롯의 개시 이전에 설정된다.
반복의 개시때, AGC 전력 계산이 개시된다(단계 304). 반복의 개시는, 타임슬롯의 시작시 또는 타임슬롯 내의 이전 반복의 직후이다. 포화 검출이 실행된다(단계 306). 그에 이어서, Pest, Pcorr, 및 Perr을 계산하고, 이들 값들을 축적기에 적용하고, 반복에서의 데이터 심볼들의 소거 여부에 대한 결정이 이루어진다(단계 308). 갱신된 AGC 이득값이 무선 제어기에 제공된다(단계 308), 반복이 시작된 타임슬롯에 대해 레지스터에 값이 저장된다(단계 312). 스킵 기간이 시작되고(단계 314), 그 다음 종료한다(단계 316). 이것은 N 반복 동안 반복되거나(단계 304-316), 타임슬롯의 끝까지 반복된다(단계 318).

Claims (11)

  1. 타임슬롯에서 이득 제어 루프의 초기 설정을 결정하기 위한 방법으로서, 상기 이득 제어 루프는 반복하는 프레임들을 이용하는 통신 시스템의 수신기에 포함되고, 각각의 프레임은 복수의 타임슬롯들을 갖는 것인, 상기 방법에 있어서,
    특정한 타임슬롯에 대한 상기 이득 제어 루프의 설정을 저장하는 단계;
    후속 프레임의 대응하는 타임슬롯 내의 상기 저장된 설정을 검색하는 단계; 및
    상기 초기 설정을 제공하기 위해 보정 계수에 의해 상기 설정을 조절하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 보정 계수는 10Δ/20이고, Δ는 사전설정된 옵셋인 것인, 방법.
  3. 이득 제어 루프의 설정을 결정하기 위한 방법으로서, 상기 이득 제어 루프는 반복 프레임들을 이용하는 통신 시스템의 수신기에 포함되고, 각각의 프레임은 복수의 타임슬롯들을 갖는 것인, 상기 방법에 있어서,
    복수의 샘플들을 포함하는 데이터 세그먼트를 수신하는 단계;
    상기 복수의 샘플들로부터 제1 임계값을 초과하는 샘플들의 갯수를 판정하는 단계; 및
    상기 갯수에 적어도 부분적으로 기초하여, 특정한 타임슬롯에 대한 상기 이득 제어 루프의 이득을 설정하는 단계
    를 포함하는 방법.
  4. 제3항에 있어서, 상기 데이터 세그먼트는 샘플들이 검사되는 제1 부분과, 샘플들이 검사되지 않는 제2 부분을 포함하는 것인, 방법.
  5. 제4항에 있어서, 상기 제1 부분은 샘플링 기간이고, 상기 제2 부분은 스킵 기간인 것인, 방법.
  6. 제3항에 있어서, 전력 보정 계수에 의해 상기 이득을 조절하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서, 상기 전력 보정 계수는, 상기 갯수에 적어도 부분적으로 기초하는 것인, 방법.
  8. 제7항에 있어서, 상기 갯수를 수신하고 상기 전력 보정 계수를 출력하는 룩업 테이블을 더 포함하는 방법.
  9. 제3항에 있어서, 상기 갯수를 제2 임계값과 비교하는 단계를 더 포함하고, 상기 제2 임계값을 초과하는 경우, 상기 데이터 세그먼트가 삭제되는 것인, 방법.
  10. 자동 이득 제어(AGC) 회로에 있어서,
    복수의 샘플들을 포함하는 데이터 세그먼트를 수신하고, 이득 설정을 결정하고 상기 데이터 세그먼트를 출력하기 위한 AGC 루프;
    상기 AGC 루프로부터의 상기 출력에 응답하여 제1 임계값을 초과하는 샘플들의 갯수를 판정하기 위한 포화 검출 회로; 및
    상기 갯수와 제2 임계값을 비교하고 상기 갯수가 상기 제2 임계값을 초과하는지의 여부를 판정하기 위한 소거 회로로서, 상기 제2 임계값을 초과할 때 상기 세그먼트가 소거되는 것인, 상기 소거 회로
    를 포함하는, 자동 이득 제어 회로.
  11. 제10항에 있어서, 상기 포화 검출 회로는, 상기 갯수를 수신하고 대응하는 전력 보정 계수를 출력하기 위한 룩업 테이블을 더 포함하며, 상기 AGC 루프는 적어도 부분적으로 상기 전력 보정 계수에 응답하여 상기 이득 설정을 조절하는 것인, 자동 이득 제어 회로.
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