KR20050111358A - 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의,유용층의 이동을 수반하는 기판상에 기판 또는 부품을제조하는 방법 - Google Patents
마이크로 전자 장치, 광전자 장치 또는 광학 장치용의,유용층의 이동을 수반하는 기판상에 기판 또는 부품을제조하는 방법 Download PDFInfo
- Publication number
- KR20050111358A KR20050111358A KR1020057017220A KR20057017220A KR20050111358A KR 20050111358 A KR20050111358 A KR 20050111358A KR 1020057017220 A KR1020057017220 A KR 1020057017220A KR 20057017220 A KR20057017220 A KR 20057017220A KR 20050111358 A KR20050111358 A KR 20050111358A
- Authority
- KR
- South Korea
- Prior art keywords
- support
- useful layer
- layer
- interface
- useful
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000000758 substrate Substances 0.000 title claims abstract description 25
- 238000004377 microelectronic Methods 0.000 title claims abstract description 7
- 230000005693 optoelectronics Effects 0.000 title claims abstract description 7
- 238000012546 transfer Methods 0.000 title description 2
- 239000000463 material Substances 0.000 claims abstract description 64
- 230000002093 peripheral effect Effects 0.000 claims abstract description 31
- 238000005520 cutting process Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 13
- 229910002601 GaN Inorganic materials 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 229910052594 sapphire Inorganic materials 0.000 claims description 6
- 239000010980 sapphire Substances 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 230000003287 optical effect Effects 0.000 claims description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 4
- 238000005452 bending Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 238000010884 ion-beam technique Methods 0.000 claims description 4
- 238000003698 laser cutting Methods 0.000 claims description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 238000003486 chemical etching Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 150000001247 metal acetylides Chemical class 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000013459 approach Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 gallium nitride GaN Chemical class 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30621—Vapour phase etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Led Devices (AREA)
- Element Separation (AREA)
Abstract
본 발명은 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법을 제공하는데, 이 방법은, 제 1 지지부(10) 및 유용층(14,16)을 포함하는 제 1 기판에 그들 간의 분리 가능한 인터페이스(12)를 형성하는 단계로서, 유용층을 수반하는 처리는 상기 인터페이스를 측면 방향으로 피복할 수 있는 재료(161)의 주변 구역의 형성을 포함하는 단계, 재료를 제거하는 단계, 상기 인터페이스에서 그것을 분리하기 위해 상기 인터페이스(12)에 분리부가 도달하도록 하는 단계, 유용층(14,16)의 자유면을 제 2 지지부(20)에 부착하는 단계 및 상기 인터페이스(12)에서 분리하는 단계를 포함한다. 분리 수단은 재료의 주변 구역의 부재 시에 사용될 수 있다. 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의 기판 상에서 기판 또는 부품을 제조할 시에 응용된다.
Description
본 발명은 일반적으로 제 1 지지부에서 제 2 지지부로의 유용층의 이동을 수반하는 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의 기판 제조 방법에 관한 것이다.
최근에, 부품 제작 처리를 수용하거나 수용할 수 없는, 제 1 지지부에서 제 2 지지부로 반도체 재료의 층을 기계적으로 이동할 수 있는 많은 기술이 개발되었다.
특히, 유럽 특허 EP-A-0 849 788에 기술된 바와 같이 화학적으로 부식될 수 있는 매몰된 다공성 층을 이용하는 기술이 언급될 수 있다.
가스종을 주입함으로써 약화되어, 엷은 유용층이 주입 구역에서 균열에 의해 나머지 재료로부터 분리될 수 있는 기판이 또한 언급될 수 있다.
최종으로, 기계적인 힘에 의해 지지부에 일시 결합되어 있는 층이 분리될 수 있도록 결합 에너지를 제어하는 분자 결합 기술도 언급될 수 있다.
유용층이 상기 기술 중 하나를 이용하여 제 1 지지부에 접속되면, 층의 이동에 의해, 제 2 지지부가 적당한 결합력을 이용하여 유용층의 자유면(free face)과 접촉되며, 층 및 제 1 지지부를 포함하는 조립체의 자유면은 "프론트(front)"면으로 공지되어 있다.
균열을 전달하도록 약화된 인터페이스에서 측면 방향으로 도입되는 드로잉 리그(drawing rig) 또는 블레이드과 같은 하나 이상의 도구를 사용하여 이동될 층과 제 1 지지부 사이로 응력(통상적인 장력 및/또는 휨 및/또는 전단(shear))을 가하거나, 상기 약화된 인터페이스에 유체를 분출함으로써 이동이 완료된다(예컨대, 프랑스 특허 FR-A-2 796 491 참조).
이동될 유용층이 어떤 부품 제조 단계를 갖지 않으면, 상기 이동은 일반적으로 (특히, 분자 결합, 공정 결합, 중합체 또는 수지를 이용한 결합 등에 의해) 유용층을 제 2 지지부에 부착하는데 사용된 결합 기술과 무관하게 실행된다.
대조적으로, 유용층이 부품 제조 공정에서 다수의 단계를 가질 시에는 문제가 다르며, 어느 경우에, 종종, 상이한 타입의 증착물(호모에피택시 또는 헤테로에피택시에 의해 형성되는 반도체 산화물 또는 질화물, 다결정 반도체, 비정질 반도체, 단결정 반도체)을 실행할 필요가 있다.
예컨대, "풀 웨이퍼(full wafer)" 방법이 특정 리액터로 실행될 시에, 상기 증착물은, 유용층의 자유면을 부분적으로 또는 완전히 피복하여, 제 1 지지부에 일시 고정되는 상기 유용층으로 구성된 기판의 측면 상으로 오버플로우(overflow)하는 경향을 가진다.
오버플로우된 피복은 어느 정도 캡슐화되는 유용층을 형성하며, 이는 결과적으로 유용층과 제 1 지지부 간의 결합의 주변을 강화시켜, 상기 유용층을 제 2 지지부로 이동하기 위해 후속 분리가 요구될 시에 문제가 될 수 있다.
본 발명은 이런 결점을 극복하기 위한 것이다.
도 1은 제 1 지지부 및 유용층을 포함하는 제 1 기판의 단면도이다.
도 2는 유용층을 이동하기 위해 제 1 기판에 부착된 제 2 지지부의 단면도이다.
도 3은 분리 도구로부터 작업 구역의 분리를 설명한 단면도이다.
도 4는 분리 도구의 제 1 지지부의 특정 배치를 설명한 제 1 기판의 단면도이다.
도 5 및 도 6은 유용층과 제 1 지지부 간의 인터페이스로 접근하기 위한 유용층의 특정 배치의 단면도 및 평면도이다.
이 때문에, 제 1 양태에서, 본 발명은 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의 기판 상에서 기판 또는 부품을 제조할 시에 이용하기 위해 단결정 재료의 유용층을 제 1 지지부에서 제 2 지지부로 이동하는 방법을 제공하며, 이 방법은,
제 1 지지부 및 유용층의 적어도 일부를 포함하는 제 1 기판에 제 1 지지부와 유용층 간의 분리 가능한 인터페이스를 형성하는 단계로서, 상기 유용층의 외부 에지는 상기 제 1 지지부의 외부 에지에서 내부에 일정한 간격을 이룬 단계,
상기 유용층에 재료의 피착된 층을 형성하는 단계로서, 상기 피착된 층은 상기 분리 가능한 인터페이스를 적어도 부분적으로 측면 방향으로 피복하기 쉬운 단계,
상기 분리 가능한 인터페이스를 노출시키도록 지지 재료 및/또는 피착된 재료를 국부적으로 제거하는 단계,
상기 유용층의 노출면을 제 2 지지부에 고정하는 단계 및,
상기 제 1 지지부와 상기 유용층 간의 상기 분리 가능한 인터페이스에서 분리하는 단계로서, 상기 분리는 상기 분리 가능한 인터페이스의 상기 노출된 영역에 의해 촉진되는 단계를 포함한다.
다음의 것이 바람직하지만, 상기 방법의 특징을 제한하지 않는다:
- 재료 제거 단계는 인터페이스를 측면 방향으로 피복하는 피착된 재료의 주변 구역을 제거하는 단계를 포함한다.
- 재료 제거 단계는 절단에 의해 실시된다.
- 재료 제거 단계는 에칭에 의해 실시된다.
- 에칭은 주변 구역 내의 유용층을 마스크함으로써 실행된다.
- 재료 제거 단계는 또한 피착된 재료의 주변 구역 아래의 제 1 지지부의 재료의 적어도 일부를 제거하는 단계를 포함한다.
- 재료 제거 단계는 피착된 재료의 주변 구역이 상기 증착 전에 형성되는 영역 내의 제 1 지지부로부터 재료의 주변 구역을 제거하는 단계를 포함한다.
- 제 1 지지부로부터의 재료의 주변 구역은 상기 유용층의 측면에서 측면 방향으로 및 정면으로 개방하는 주변 홈이다.
- 홈의 깊이는 피착된 재료의 주변 구역의 두께보다 크거나 동일하다.
- 홈의 폭은 제 1 지지부의 외부 에지와 유용층의 외부 에지 간의 간격을 실질적으로 피복하도록 한다.
- 제 1 지지부로부터 주변 구역을 제거하는 단계는 상기 제 1 지지부 상에 상기 유용층을 형성한 후에 실시된다.
- 분리 단계는 분리 수단을 이용하여 분리 가능한 인터페이스에서 횡방향으로의 응력을 가함으로써 실시된다.
- 재료 제거 단계는, 유용층의 노출면을 제 2 지지부에 고정하는 단계 전에, 유용층의 노출면과 분리 가능한 인터페이스의 영역 간에 개별 채널을 형성하는 단계를 포함한다.
- 채널은 개별 아일랜드(island)를 설정한다.
- 채널은, 톱 절단, 레이저 절단, 이온 빔 절단 및 마스크된 화학적 에칭에 의해 형성된 그룹으로부터 선택되는 기술을 이용하여 형성된다.
- 분리 단계는, 제 1 및 2 지지부 사이에, 장력, 휨 및 전단 응력에 의해 형성된 그룹으로부터 선택되는 하나 이상의 응력을 가할 수 있는 분리 수단을 이용하여 실행된다.
- 피착된 재료 층은 "풀 웨이퍼" 에피택시에 의해 형성된다.
- 유용층은 에피택셜 성장을 위해 시드(seed)를 형성하는 층 및 하나 이상의 에피택셜 성장 층을 포함한다.
- 시드 층의 재료는 탄화 규소, 사파이어, 질화 갈륨, 질화 규소 및 질화 알루미늄에 의해 형성된 그룹으로부터 선택된다.
- 에피틱셜 성장 층은 하나 이상의 질화 금속으로부터 형성된다.
- 제 1 지지부의 재료는 반도체, 반도체 탄화물 및 사파이어와 같은 절연체에 의해 형성된 그룹으로부터 선택된다.
- 분리 가능한 인터페이스는, 가스종을 주입하고, 화학적으로 부식될 수 있는 다공성 층을 형성하며, 분자 결합에 의해 결합력의 제어로 결합함으로써 형성된 그룹으로부터 선택되는 기술을 이용하여 형성된다.
본 발명의 제 2 양태에서, 본 발명은, 유용층의 적어도 일부를 수용할 수 있고, 지지부와 유용층 간의 분리 가능한 인터페이스를 가진, 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의 기판 상에서 기판 또는 부품을 제작하는 지지부를 제공하는데, 여기서, 유용층 상의 재료 층 증착은 상기 인터페이스를 적어도 부분적으로 측면 방향으로 피복하는 피착된 재료의 주변 구역을 형성할 수 있으면, 상기 지지부는 피착된 재료의 상기 주변 구역을 수용하여, 상기 인터페이스가 분리 목적을 위해 측면 방향으로 노출될 수 있도록 하는데 적합한 주변 홈 구역을 포함한다.
본 발명의 다른 양태, 목적 및 이점은 바람직한 구현의 다음의 설명으로부터 명백해지며, 이는 비제한적인 예들에 의해 주어지고, 첨부한 도면을 참조로 행해진다.
먼저, 도 1 및 도 2를 참조하면, 제 1 지지부(10)는 반도체 재료, 예컨대, 탄화 규소 SiC, 단결정 또는 다결정 규소 등으로부터 형성되거나, 절연 재료, 예컨대 사파이어로부터 형성된다.
층(12)은 상기 제 1 지지부 상에 형성되거나 증착되고, 해제 가능한 결합 인터페이스를 형성하며, 통상적으로, SiO2와 같은 반도체 산화물, 반도체 질화물 등의 층일 수 있다.
층(12)은, 이 경우에, 층(16)이 형성되거나 피착된 기초 층(14)에 의해 형성되는 유용층과 제 1 지지부(10) 간에 해제 가능한 결합 인터페이스를 형성한다. 통상적으로, 기초 층(14)은 층(16)이 에피택시에 의해 형성되는 시드 층이다. 이 시드 층은, 예컨대, 탄화 규소, 사파이어, 질화 갈륨, 질화 규소 또는 질화 알루미늄으로 형성된다.
한 실시예에서, 기초 층(14)은 SiC로 형성되는 반면에, 에피택셜 성장 층은 질화 갈륨 GaN과 같은 질화 금속으로 형성되거나, 상이한 질화 금속의 스택에 의해 형성된다.
이와 같은 유용층 구조는 특히 발광 다이오드(LED)를 제조할 시에 유익하다.
도 1에 도시된 바와 같이, 통상적인 방식으로, 제 1 지지부는 상기 지지부 상에 형성되는 층(12, 14 및 16)의 조립체보다 약간 더 크다. 통상적으로 "풀 웨이퍼" 리액터로 실행되는 에피택시에 의한 층(16)의 증착물은 시드 층(14) 위뿐만 아니라, 지지부(10)의 홈 주변을 피복하는 링(161) 주변으로도 연장한다.
도 2는, 도 1에 도시되고, 제 1 기판이라 칭하는 조립체를 제 2 지지부(20)에 부착하는 것을 설명한 것이다. 이 경우에, 부착은 금속 결합 기술을 이용하여 실행되며, 결합 층은 (22)로 도시된다.
유용층(14, 16)은, 상술한 바와 같이, 특히 분리 도구를 이용하여 부착한 후에 제 1 지지부(10)에서 제 2 지지부(20)로 이동되며, 분리 도구는 유용층(14, 16)과 제 1 지지부(10) 간의 인터페이스 층(12)에 응력을 가하여, 상기 인터페이스의 평면 내에서 분리를 행할 수 있다.
그러나, 도 2는 피착된 GaN 링(161)이 이와 같은 동작에 관한 2 개의 문제를 유발시킴을 나타낸 것이다. 첫째로, 그것은 제 1 기판의 주변에서 유용층(14, 16)과 제 1 지지부 간의 결합을 강화하며, 둘째로, 그것은 분리 도구에 필요한 분리 응력을 가하기 위해(도 3a의 화살표 F1) 분리 도구(엷은 블레이드, 유체의 분출 등)에 의해 결합 인터페이스(12)에 직접 접근할 수 없게 된다.
이들 문제를 해결하기 위한 수개의 해결책이 아래에 기술된다.
제 1 해결책은 도 3a에서 도식적으로 도시된다. 그것은 링(161)을 제거하는 것으로 이루어진다.
제 1 실시예에서, 상기 제거는 에칭에 의해 실행될 수 있다. 이 때문에, 마스크가 유용층(14, 16)의 자유면 상에 형성되며, 이 마스크는 링(161)만을 해제할 것이다. 그 후, 링의 재료에 적절한 부식 매체는 분리 가능한 인터페이스 층(12)을 분리하기 위해 전체 두께에 걸친 링을 부식시켜 제거하는데 이용된다. 본 예에서, 링이 GaN일 시에, 다음의 것이 실행되는 것이 바람직하다: SiCL4, BCL3에 기초한 플라스마 에칭 또는 RIE (반응 이온 에칭)(논문 "GaN: Processing, Defects and Devices", S J Pearton et al, Journal of Applied Physics, vol 86, no 1, 1st July 1999 참조).
변형 시에, 플라스마 에칭과 같은 다른 에칭 기술이 이용될 수 있다.
제 2 실시예에서, 링은 절단 또는 트리밍 기술을 이용하여 제거된다. 기계적인 톱 절단 기술, 레이저 절단 기술 또는 이온 빔 절단 기술을 이용하는 것이 가능하다. 이해되듯이, 링은, 링(161)과 제 1 지지부(10) 간의 전이면의 절단 및 리벌루션(revolution)의 원형 절단을 행함으로써 제거된다.
모든 경우에, 에칭 또는 절단이 분리 가능한 인터페이스 층(12)으로 만족스러운 접근을 제공하여 유용층을 이동시킴에 주의가 요구된다. 이 점에서, 링(161)의 단지 부분적 제거가 제 1 지지부(10)와 유용층(14) 간의 주변 결합을 약하게 하여, 분리 도구가 정확히 동작하도록 하는데 충분할 수 있음을 알 수 있다. 대조적으로, 또한 지지부 자체로 통과할 동안에 링(161)을 제거할 수 있다.
변형 시에, 도 3b에 도시된 바와 같이, 제 1 기판의 전체 두께를 통해 절단이 실행되어, 방해 링(161)을 제거할 뿐만 아니라 그것에 인접한 제 1 지지부의 부분(101)도 제거한다. 이런 변형은 절단 기술의 작업 폭이 제어하기가 곤란할 시에 더욱 적절할 수 있다.
바람직하게는, 링(161)은, 제 2 지지부(20)가 유용층(14, 16)에 부착되기 전에 제거된다. 그러나, 링(161)을 제거하는데 이용된 기술이 그것을 허용하면, 고정 후에 제거가 실행될 수 있다.
주변 증착물(161)에 의해 유발된 문제를 극복하기 위한 다른 접근법이 도 4에 도시되어 있다. 그것은, 특히 주변 홈(102)을 포함하는 것으로 제작된 제 1 지지부(10)를 이용하는 것으로 이루어진다.
이점으로, 상기 주변 홈은, 지지부(10)의 외부 에지와 인터페이스 층(12) 및 유용층(14, 16) 사이에서 방사 방향으로(도 4에서는 수평 방향으로) 연장한다. 축 방향 (도 4에서는 수직 방향)에서, 바람직하게는, 증착 동작의 끝에, 형성하는 주변 링(161)이 해제 가능한 인터페이스를 방해하지 않도록 형성된 증착물(16)의 두께와 적어도 동일한 깊이(d)를 통해 상기 홈(102)은 연장한다. 따라서, 링(161)은 제거될 필요가 없다.
바람직하게는, 홈은, 층(12 및 14)을 형성하기 전에, 어떤 경우에는 제 1 기판의 주변을 피복할 수 있는 유용층의 모두 또는 일부를 형성하기 전에 제작된다.
바람직하게는, 상기 홈은 레이저 빔에 따른 제거에 의해 또는 기계적 트리밍에 의해 제작된다.
다른 접근법은 도 5 및 6에 도시되어 있다. 그것은 유용층(14, 16)의 두께 내에서 인터페이스 층(12)으로 절단부 또는 채널(18)을 아래로 형성하는 것으로 이루어진다.
이들 절단부는, 도 6에 도시된 바와 같이, 바람직하게는, 1 × 1 제곱 마이크로미터 (μm²) 내지 300 × 300 μm²범위 내에 있는 사이즈를 가진, 예컨대, 정사각형 형상의 개별 아일릿(islet) 또는 타일(tile)(19)을 형성한다.
이들 절단부는, 기계적으로, 톱 절단 기술 또는 레이저 절단을 이용하거나 이온 빔 절단을 이용하며, 또는 화학적으로 에칭에 의해, 먼저 유용층(14, 16)의 자유면 상에 선택적인 기하학적 부식을 허용하는 에칭 마스크를 배치하여 형성될 수 있다. 바람직하게는, 특히, 상기 부식에 의해 형성 동안에 채널의 벽이 너무 많이 굴착되는 것을 방지하기 위해, 건식 또는 습식 에칭 기술이 이용된다.
유용층이 GaN 에피택시를 실행하는 SiC의 시드층(14)으로부터 형성되면, 아르곤계 이온 에칭이 실행된다(상술한 논문 "GaN: Processing, Defects and Devices" 참조).
이와 같은 접근법에 의해, 도 2에 도시된 타입의 조립체를 제작한 후에 지지부(10 및 20) 사이에 해제 응력이 가해질 시에, 링(161)로 인해 강화되지 않는 각 개별 타일은 상기 응력의 효과에 의해 지지부로부터 분리될 수 있으므로, 링(161)의 존재에 의해 유발된 유용층과 제 1 지지부 간의 인터페이스의 강화는 회피된다.
상기 응력은 장력, 휨 또는 전단 응력, 또는 상기 응력의 다양한 조합일 수 있음을 주지해야 한다.
명백히, 본 발명은 매우 광범위한 반도체 재료에 적용될 수 있다. 상술한 바와 같이, 실리콘 카바이드 온 인슐레이터(SiCOI) 상에 형성된 질화물의 층의 예 이외에, 본 발명은, 예컨대, 제 2 절연 지지부(10) 상에 CMOS 기술을 이용하여 부품을 제작하는 어떤 방법이 실시되는 실리콘에 기초한 유용층을 이동할 시에, 채택될 수 있다. 많은 다른 응용이 또한 가능하다.
이 점에서, 당업자는 사용된 재료의 기능으로서 적절한 해결책(기술된 3개의 접근법 중 하나의 선택, 재료 제거 타입의 선택 등)을 쉽게 선택할 것이다.
최종으로, 상술한 본 발명의 3개의 접근법이 서로 조합될 수 있는 것으로 관측될 수 있다.
Claims (23)
- 마이크로 전자 장치, 광전자 장치 또는 광학 장치용으로 기판들 또는 기판 상에 부품을 제조할 시에 이용하기 위해, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법에 있어서,제 1 지지부와 유용층 간의 분리 가능한 인터페이스를 구비하여 상기 제 1 지지부 및 상기 유용층의 적어도 일부를 포함하는 제 1 기판을 형성하는 단계, 상기 유용층의 외부 에지는 상기 제 1 지지부의 외부 에지에서 내측으로 이격되어 있으며;상기 유용층 상에 재료의 피착된 층을 형성하는 단계, 상기 피착된 층은 상기 분리 가능한 인터페이스를 적어도 부분적으로 측면 방향으로 피복하기 쉬우며;상기 분리 가능한 인터페이스를 노출시키도록 지지 재료 및/또는 피착된 재료를 국부적으로 제거하는 단계;상기 유용층의 노출면을 제 2 지지부에 고정하는 단계; 및상기 제 1 지지부와 상기 유용층 간의 상기 분리 가능한 인터페이스에서 분리시키는 단계로서, 상기 분리는 상기 분리 가능한 인터페이스의 상기 노출된 영역에 의해 촉진되는 단계를 포함하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 1 항에 있어서,상기 재료 제거 단계는 상기 인터페이스를 측면 방향으로 피복하는 피착된 재료의 주변 구역을 제거하는 단계를 포함하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 2 항에 있어서,상기 재료 제거 단계는 절단에 의해 실시되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 2 항에 있어서,상기 재료 제거 단계는 에칭에 의해 실시되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 3 항에 있어서,에칭은 주변 구역 내의 유용층을 마스크함으로써 실행되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,상기 재료 제거 단계는 피착된 재료의 주변 구역 아래의 제 1 지지부의 재료의 적어도 일부를 제거하는 단계를 더 포함하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 1 항에 있어서,상기 재료 제거 단계는 피착된 재료의 주변 구역이 상기 피착 전에 형성되는 영역 내의 제 1 지지부로부터 재료의 주변 구역을 제거하는 단계를 포함하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 7 항에 있어서,상기 제 1 지지부로부터의 재료의 주변 구역은 상기 유용층의 측면에서 측면 방향으로 및 정면으로 개방하는 주변 홈인, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 8 항에 있어서,상기 홈의 깊이(d)는 피착된 재료의 주변 구역의 두께보다 크거나 동일한, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 8 항 또는 제 9 항에 있어서,상기 홈의 폭은 제 1 지지부의 외부 에지와 유용층의 외부 에지 간의 간격을 실질적으로 피복하도록 하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 1 지지부로부터 주변 구역을 제거하는 단계는 상기 제 1 지지부 상에 상기 유용층을 형성한 후에 실시되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 2 항 내지 제 11 항 중 어느 한 항에 있어서,상기 분리 단계는 분리 수단을 이용하여, 상기 분리 가능한 인터페이스에 측면 방향으로의 응력을 가함으로써 실시되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 12 항에 있어서,상기 재료 제거 단계는 유용층의 노출면을 제 2 지지부에 고정하는 단계 전에, 유용층의 노출면과 상기 분리 가능한 인터페이스의 영역 간에 개별 채널을 형성하는 단계를 포함하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 13 항에 있어서,상기 채널은 개별 아일랜드를 형성하는 단계를 포함하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 13 항 또는 제 14 항에 있어서,상기 채널은 톱 절단, 레이저 절단, 이온 빔 절단 및 마스크된 화학적 에칭에 의해 형성된 그룹으로부터 선택되는 기술을 이용하여 형성되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,상기 분리 단계는 제 1 지지부와 제 2 지지부 사이에, 장력, 휨 및 전단 응력에 의해 형성된 그룹으로부터 선택되는 하나 이상의 응력을 가할 수 있는 분리 수단을 이용하여 실행되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,상기 피착된 재료층은 "풀 웨이퍼" 에피택시에 의해 형성되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 17 항에 있어서,상기 유용층은 에피택셜 성장을 위해 시드를 형성하는 층 및 하나 이상의 에피택셜 성장층을 포함하는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 18 항에 있어서,상기 시드 층의 재료는 탄화 규소, 사파이어, 질화 갈륨, 실리콘 및 질화 알루미늄에 의해 형성된 그룹으로부터 선택되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 19 항에 있어서,상기 에피틱셜 성장층은 하나 이상의 질화 금속으로부터 형성되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,상기 제 1 지지부의 재료는 반도체, 반도체 탄화물 및 사파이어와 같은 절연체에 의해 형성된 그룹으로부터 선택되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,상기 분리 가능한 인터페이스는, 가스종을 주입하는 것, 화학적으로 부식될 수 있는 다공성 층을 형성하는 것, 분자 결합력을 제어하면서 분자 결합하는 것에 의해, 형성된 그룹으로부터 선택되는 기술을 이용하여 형성되는, 제 1 지지부에서 제 2 지지부로 단결정 재료의 유용층을 이동하는 방법.
- 유용층의 적어도 일부를 수용할 수 있고, 지지부와 유용층 간의 분리 가능한 인터페이스를 가진, 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의 기판 또는 기판 상에 부품을 제작하는 지지부로서, 유용층 상의 재료층 피착은 상기 인터페이스를 적어도 부분적으로 측면 방향으로 피복하는 피착된 재료의 주변 구역을 형성할 수 있고, 상기 지지부는 피착된 재료의 상기 주변 구역을 수용하는데 적합한 주변 홈 구역을 포함하여, 상기 인터페이스가 분리 목적으로 측면 방향으로 노출될 수 있도록 하는, 지지부.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0303163 | 2003-03-14 | ||
| FR0303163A FR2852445B1 (fr) | 2003-03-14 | 2003-03-14 | Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050111358A true KR20050111358A (ko) | 2005-11-24 |
| KR100801780B1 KR100801780B1 (ko) | 2008-02-11 |
Family
ID=32893302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057017220A KR100801780B1 (ko) | 2003-03-14 | 2004-03-12 | 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의, 이송층의 이동을 수반하는 기판상에 기판 또는 부품을 제조하는 방법 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP1606839A2 (ko) |
| JP (1) | JP4672648B2 (ko) |
| KR (1) | KR100801780B1 (ko) |
| FR (1) | FR2852445B1 (ko) |
| TW (1) | TWI295819B (ko) |
| WO (1) | WO2004081974A2 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2860842B1 (fr) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
| FR2888400B1 (fr) | 2005-07-08 | 2007-10-19 | Soitec Silicon On Insulator | Procede de prelevement de couche |
| WO2007017763A2 (en) * | 2005-07-08 | 2007-02-15 | S.O.I. Tec Silicon On Insulator Technologies | Method of production of a film |
| FR2899594A1 (fr) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
| EP2015354A1 (en) * | 2007-07-11 | 2009-01-14 | S.O.I.Tec Silicon on Insulator Technologies | Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate |
| WO2009007003A1 (en) * | 2007-07-11 | 2009-01-15 | S.O.I. Tec Silicon On Insulator Technologies | Method for recycling a substrate, laminated water fabricating method and suitable recycled donor substrate |
| DE102007025649B4 (de) * | 2007-07-21 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Verfahren zum Übertragen einer Epitaxie-Schicht von einer Spender- auf eine Systemscheibe der Mikrosystemtechnik |
| EP2246882B1 (en) | 2009-04-29 | 2015-03-04 | Soitec | Method for transferring a layer from a donor substrate onto a handle substrate |
| JP5859742B2 (ja) * | 2011-04-28 | 2016-02-16 | 京セラ株式会社 | 複合基板 |
| JP5976999B2 (ja) * | 2011-05-30 | 2016-08-24 | 京セラ株式会社 | 複合基板 |
| BR112013026132A8 (pt) * | 2011-06-23 | 2017-12-05 | Asahi Chemical Ind | Produto em camadas para a formação de padrão fino, métodos de fabricação do mesmo, de fabricação de uma estrutura de padrão fino, dispositivo semicondutor emissor de luz, e padrão fino |
| CN102231408B (zh) * | 2011-07-04 | 2015-04-08 | 无锡成敏光伏技术咨询有限公司 | 层转移太阳能电池的制造方法 |
| FR2995446A1 (fr) * | 2012-09-07 | 2014-03-14 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprenant au moins deux interfaces |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2771852B1 (fr) | 1997-12-02 | 1999-12-31 | Commissariat Energie Atomique | Procede de transfert selectif d'une microstructure, formee sur un substrat initial, vers un substrat final |
| DE69917819T2 (de) * | 1998-02-04 | 2005-06-23 | Canon K.K. | SOI Substrat |
| US6177359B1 (en) * | 1999-06-07 | 2001-01-23 | Agilent Technologies, Inc. | Method for detaching an epitaxial layer from one substrate and transferring it to another substrate |
| JP3472197B2 (ja) * | 1999-06-08 | 2003-12-02 | キヤノン株式会社 | 半導体基材及び太陽電池の製造方法 |
| US6664169B1 (en) * | 1999-06-08 | 2003-12-16 | Canon Kabushiki Kaisha | Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus |
| FR2796491B1 (fr) * | 1999-07-12 | 2001-08-31 | Commissariat Energie Atomique | Procede de decollement de deux elements et dispositif pour sa mise en oeuvre |
| JP2001284622A (ja) * | 2000-03-31 | 2001-10-12 | Canon Inc | 半導体部材の製造方法及び太陽電池の製造方法 |
| JP4109823B2 (ja) * | 2000-10-10 | 2008-07-02 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2823596B1 (fr) * | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
-
2003
- 2003-03-14 FR FR0303163A patent/FR2852445B1/fr not_active Expired - Lifetime
-
2004
- 2004-03-12 KR KR1020057017220A patent/KR100801780B1/ko active IP Right Grant
- 2004-03-12 JP JP2006506557A patent/JP4672648B2/ja not_active Expired - Lifetime
- 2004-03-12 WO PCT/IB2004/001344 patent/WO2004081974A2/en active Application Filing
- 2004-03-12 TW TW093106789A patent/TWI295819B/zh not_active IP Right Cessation
- 2004-03-12 EP EP04720118A patent/EP1606839A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004081974A2 (en) | 2004-09-23 |
| JP4672648B2 (ja) | 2011-04-20 |
| EP1606839A2 (en) | 2005-12-21 |
| JP2006520539A (ja) | 2006-09-07 |
| WO2004081974A3 (en) | 2004-11-25 |
| KR100801780B1 (ko) | 2008-02-11 |
| TWI295819B (en) | 2008-04-11 |
| TW200507086A (en) | 2005-02-16 |
| FR2852445A1 (fr) | 2004-09-17 |
| FR2852445B1 (fr) | 2005-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8093687B2 (en) | Methods for forming an assembly for transfer of a useful layer using a peripheral recess area to facilitate transfer | |
| KR100801780B1 (ko) | 마이크로 전자 장치, 광전자 장치 또는 광학 장치용의, 이송층의 이동을 수반하는 기판상에 기판 또는 부품을 제조하는 방법 | |
| US6391799B1 (en) | Process for fabricating a structure of semiconductor-on-insulator type in particular SiCOI | |
| CN100442439C (zh) | 一种特别适用于光学、电子学或光电子学器件的基片加工方法和由该方法获得的基片 | |
| KR100805469B1 (ko) | 특히 광학, 전자 공학 또는 광전자 공학용의 기판 제조방법, 및 이 방법에 의한 기판 | |
| KR100797208B1 (ko) | 특히 전자 공학, 광전자 공학 및 광학용 기판을 형성하는분리 가능한 반도체 조립체의 제조 프로세스 | |
| US5418190A (en) | Method of fabrication for electro-optical devices | |
| JP2004535664A (ja) | 剥離可能な基板または剥離可能な構造、およびそれらの製造方法 | |
| US5279077A (en) | Method for producing semiconductor wafer | |
| KR20020050122A (ko) | 반도체 디바이스 분리 방법 및 반도체 디바이스 | |
| KR102654904B1 (ko) | 다이아몬드 또는 이리듐 재질의 단결정 층을 제조하는 방법 및 다이아몬드 또는 이리듐 재질의 단결정 층의 에피택셜 성장을 위한 기판 | |
| CN100447948C (zh) | 氮化物半导体外延层的生长方法 | |
| JP2748355B2 (ja) | 窒化ガリウム系化合物半導体チップの製造方法 | |
| CN111192853A (zh) | 一种基于3d叠层掩模衬底的外延层材料剥离方法 | |
| KR20040102197A (ko) | 임시 지지부가 분리되는 기판의 제조 공정 및 관련 기판 | |
| CN101542759B (zh) | 半导体晶圆和半导体器件及其制作方法 | |
| JP2748354B2 (ja) | 窒化ガリウム系化合物半導体チップの製造方法 | |
| KR20050104151A (ko) | 질화물계 반도체 발광다이오드 및 그의 제조방법 | |
| KR101203692B1 (ko) | 펜데오 에피탁시 성장용 기판 및 그 형성 방법 | |
| KR102590744B1 (ko) | 기판을 제조하는 방법 및 기판을 제조하기 위한 시스템 | |
| US8841207B2 (en) | Reusable substrates for electronic device fabrication and methods thereof | |
| CN108573932A (zh) | 磊晶用碳化硅基板及半导体芯片 | |
| EP4135006A1 (en) | A method for manufacturing a substrate wafer for building group iii-v devices thereon and a substrate wafer for building group iii-v devices thereon | |
| JP2000031115A (ja) | ウェハからチップを形成する方法 | |
| KR100844767B1 (ko) | 질화물 기판 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130121 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140102 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180110 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190102 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20200102 Year of fee payment: 13 |