KR20040102197A - 임시 지지부가 분리되는 기판의 제조 공정 및 관련 기판 - Google Patents
임시 지지부가 분리되는 기판의 제조 공정 및 관련 기판 Download PDFInfo
- Publication number
- KR20040102197A KR20040102197A KR10-2004-7017490A KR20047017490A KR20040102197A KR 20040102197 A KR20040102197 A KR 20040102197A KR 20047017490 A KR20047017490 A KR 20047017490A KR 20040102197 A KR20040102197 A KR 20040102197A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- substrate
- temporary support
- cavities
- soft
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims abstract description 46
- 230000008569 process Effects 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000004377 microelectronic Methods 0.000 claims abstract description 6
- 230000005693 optoelectronics Effects 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 35
- 239000012530 fluid Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 8
- 239000010453 quartz Substances 0.000 claims description 8
- 238000010008 shearing Methods 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 238000007789 sealing Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 claims description 3
- 238000006731 degradation reaction Methods 0.000 claims description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 13
- 238000000926 separation method Methods 0.000 description 12
- 229910002601 GaN Inorganic materials 0.000 description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 9
- 229910010271 silicon carbide Inorganic materials 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010070 molecular adhesion Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000012943 hotmelt Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Substances [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/544—Solar cells from Group III-V materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Recrystallisation Techniques (AREA)
- Micromachines (AREA)
- Led Devices (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Laminated Bodies (AREA)
Abstract
기판 제조 공정은, 상기 층과 상기 임시 지지부(10) 사이의 인터페이스 부근에서 무른 결합(12)을 형성함으로써, 임시 지지부 상에 상기 제 1 층의 적어도 일부(20)를 형성하는 단계, 실질적으로 적어도 상기 무른 결합 수준까지 상기 제 1 층(20, 30)을 선택적 및 국부적으로 에칭하는 단계, 상기 에칭된 영역이 상기 기판의 크기에 걸쳐서 분포되는 하나 이상의 실질적으로 폐쇄된 캐비티들(closed cavities; C)을 형성하는 방식으로, 상기 임시 지지부(10)에 의하여 지지되는 상기 제 1 층(20, 30) 상에 상기 에칭된 영역들에 의하여 커버되는 제 2 층(40)을 결합하는 단계, 및 상기 무른 결합에서 상기 임시 지지부(10)로부터 상기 제 1 층(20, 30)이 분리되도록, 제약조건에 상기 공정의 결과물을 노출시키는 단계를 포함한다. 마이크로 전자공학, 광전자공학 또는 광학에서의 소자들을 제조하기 위한 기판에 대한 애플리케이션.
Description
이러한 기판들의 제조는 매우 빈번하게 하나의 지지부(support)로부터 다른 것으로의 다소 두꺼운 층의 이전 기술들을 사용한다.
따라서, 마이크로 전자공학 분야의 많은 애플리케이션에서, 제 1 기판(도너 기판)의 표면 상에 존재하는 얇은 반도체 층은 제 2 기판(타겟 기판)으로 이전될 수 있다. 일반적으로, 이 얇은 층은 에피택시에 의하여 생성되는 층으로, 이전되기 전에, 소자들을 제조하기 위한 기술적 단계들의 적어도 일부가 행해질 수 있을 것이다.
예컨대, 이 얇은 층은 질화 갈륨(GaN)으로 구성되며, 제 1 기판이 그 중심에 무른(fragile) 인터페이스를 가져서, 오버라이딩(overriding) 파괴 평면을 정의하는 것이 마련될 수 있다. 이전(transfer)은, 제 1 기판에 의하여 지지되는 얇은 층의 노출면을 제 2 기판의 면과 접촉하여 위치시키고, 접촉하도록 위치된 면들이적절히 접착되게 하고, 그리고 제 1 기판과 그 얇은 층 사이에 무른 인터페이스에서 분리를 행함으로써 행해진다.
일반적으로, 무른 결합을 생성하는 다른 상이한 공정들이 공지되어 있다.
첫번째 기술은, 예컨대 FR-A-2 681 472 문헌에 기재된 바와 같이, 이온 가스 형태를 주입시키는 단계, 그 주입된 영역을 열 및/또는 기계적 처리 또는 다른 에너지 소스에 파괴점까지 제공하는 단계로 구성된다.
또 다른 공지된 기술은, 예컨대 US-A-6 027 958 문헌에 기재된 바와 같이, 삽입된 산화물 층을 생성하는 단계, 이 층을 에칭함으로써 공격하는(attacking) 단계로 구성된다.
다른 공지된 해법은, 예컨대 EP-A-0 849 788 문헌에 기재된 바와 같이, 다공성(porous) 층을 생성함으로써 무른 인터페이스를 획득하는 단계로 구성되며, 선택적으로는 가스 타입들을 이 층으로 주입하여, 이 층을 원하는 수준까지 취화시키는(embrittle)단계로 구성된다.
무른 평면에 따른 이러한 파괴에 대한 대안으로, 예컨대 WO-A-99 25019 문헌에 기재된 바와 같이, 기계-화학적 연화 공정에 의하여 제 1 기판을 제거하는 단계로 구성된 공정이 공지되어 있지만, 그에 대한 주된 단점은 재료의 중대한 손실에 있다.
무른 평면이 2 개의 서로 상이한 재료들 사이의 인터페이스에 의하여 정의되고, 특정한 처리를 받는 상황이 또한 공지되어 있다. 따라서, 사파이어(Al2O3)로 구성된 제 1 기판 상에 질화 갈륨(GaN)의 얇은 층을 구비하는 구조의 경우에, 얇은층은 영어 용어에 따르면 '레이저 리프트-오프' 로 알려진 기술에 의하여 이전될 수 있는데, 이는 레이저에 의한 GaN/사파이어 인터페이스를 방사하여 이 인터페이스를 원하는 정도까지 분해 및 취화시키는 단계, 및 그 후 파괴를 유발하는 단계를 포함한다(특히, US-A-6 071 795 참조).
그 얇은 층의 자유면과 타겟 기판의 접착은 예컨대 듀로플라스틱(duroplastic) 또는 광학 처리가능한 아교, 애노딕 밀봉(anodic sealing), 공융 접착(eutectic gluing), 금속 합금 등과 같은 접착제를 사용하여 다수의 공지된 공정에 의하여 수행될 수 있다.
도너 기판과 그 얇은 층 사이의 무른 인터페이스의 파괴는, 수축 및/또는, 시어링(shearing) 및/또는 굴곡에서의 기계적 제한들의 애플리케이션에 의하여, 특히 블레이드(특히 H. P. Maszara, G Goetz, A. Caviglia, J. B. McKiterrick, Journal of Applied Physics, vol. 64, p. 4943, 1988 참조) 또는 특허 문헌 FR-A-2 796 491 에 기재된 바와 같은 유체 제트를 통하여, 통상적으로 그 부분에 대하여 행해진다.
그러나, 서로 다른 공지된 공정들은 단점들을 모두 제공한다. 무엇보다도, 분리를 어렵게 하기 위하여 무른 인터페이스에서의 효율적인 결합력을 마스터하는 것은 불가능하지는 않다면, 어려울 수 있다.
그 결과, 분리를 초래하도록 적용될 기계력은 기판들의 열화 또는 파괴의 위험이 상당할 수 있다. 이 위험은 이 힘들 또는 그 일부가 도구를 사용하여 수작업으로 적용될 때 훨씬 높다.
본 발명은 일반적으로 전자공학, 광전자공학, 또는 광학용 기판들의 제조에 관한 것이다.
도 1A 내지 1F 는 본 발명에 따른 공정의 서로 상이한 스테이지들을 영역별로 도식적으로 나타낸다.
도 2 는 본 발명에 따른 캐비티들의 제 1 배치를 평면도로 나타낸다.
도 3 은 본 발명에 따른 캐비티들의 제 2 배치를 평면도로 나타낸다.
도 4 는 본 발명에 개재되는 중간 구조(도 1D에 대응되는 상태에서)의 변형을 영역별로 도시한다.
도 5 는 도 1C 에 도시한 스테이지 동안에 획득될 유리한 현상을 확대된 스케일로 영역별로 도시한다.
본 발명은 이러한 종래 기술의 제한을 없애고, 중간 기판의 2개의 부분들 사이의 분리가 수동적인 개재없이 간단히 그리고 효율적으로 달성될 수 있는 기판 제조를 위한 공정을 제안하는 것을 목적으로 한다.
본 발명의 다른 목적은 전체 기판의 전부 또는 일부에 걸쳐서 분리를 초래할 힘들의 크기의 분포를 조정하는 것이다.
이러한 취지로, 본 발명은 제 1 태양에 따르면 마이크로 전자공학, 광전자공학 또는 광학에서의 소자들을 생성하기 위한 기판, 즉 제 1 층을 구비하는 기판을 제조하는 공정을 제안하며, 이 공정은,
상기 제 1 층과 임시 지지부 사이의 인터페이스 부근에서 무른 결합을 생성함으로써, 상기 임시 지지부 상에 상기 제 1 층의 적어도 일부를 형성하는 단계;
실질적으로 적어도 상기 무른 결합 수준까지 상기 제 1 층을 선택적 및 국지적으로 에칭하는 단계;
에칭된 영역들이 상기 기판의 크기에 걸쳐서 분포되는 하나 이상의 본질적으로 폐쇄된 캐비티들(closed cavities; C)을 형성하는 방식으로, 상기 임시 지지부에 의하여 지지되는 상기 제 1 층 상에 상기 에칭된 영역을 덮는 제 2 층을 결합하는 단계; 및
상기 무른 결합에서 상기 임시 지지부로부터 상기 제 1 층이 분리되도록, 제한들에 상기 공정의 결과물을 노출시키는 단계를 포함한다.
비한정적이지만, 본 발명에 따른 공정의 특정한 바람직한 태양들은 다음과같다.
- 상기 제한들은 상기 폐쇄된 캐비티(들)에 포함된 유체압을 상승시키는 것으로부터 적어도 부분적으로 기원한다.
- 상기 유체압의 상승은 상기 전체 기판에 걸쳐서 본질적으로 균일하다.
- 상기 유체압의 상승은 전체 기판에 걸쳐서 불균일하다.
- 상기 유체압의 상승은 상기 기판의 에지 부근에서 더 크다.
- 상기 유체는 가스이다.
- 상기 압력의 상승은 상기 가스의 온도를 상승시킴으로써 유발된다.
- 연장된 캐비티들(C)의 결합체가 형성된다.
- 상기 캐비티들(C)은 균일하게 분포된다.
- 상기 캐비티들(C)은 상기 전체 기판에 걸쳐서 균일하게 분포된다.
- 상기 캐비티들(C)은 소자들이 제조될 수 있는 상기 기판의 유용한 영역들(ZC)을 분리시키는 중간 영역들(ZI)에서 제조된다.
- 상기 캐비티들(C)은 서로 절연된다.
- 적어도 특정 캐비티들(C)이 서로 연통하는 채널들을 형성한다.
- 상기 제 1 층은 증착에 의하여 적어도 부분적으로 임시 지지부 상에 형성된다.
- 상기 무른 결합은 상기 임시 지지부와 상기 증착의 얇은 성장층 사이에 생성되어, 상기 임시 지지부에 부착되고, 상기 제 1 층은 상기 얇은 성장층과 상기 증착된 층으로 구성된다.
- 상기 얇은 성장층은 도너 기판으로부터 층 이전에 의하여 상기 임시 지지부에 부착된다.
- 상기 무른 결합은 상기 얇은 이전층과 상기 임시 지지부 사이의 접착 에너지를 제한함으로써 생성된다.
- 상기 제 2 층은 상기 제 1 층에 대한 기계적 지지부를 구성하고, 상기 기판의 일부이다.
- 상기 제 1 층의 재료 및 인접하는 상기 임시 지지부의 재료는, 상기 임시 지지부 및 제 2 층에 부착된 상기 제 1 층을 구비하는 상기 결합체가 노출되는 온도 상승에 대하여 서로 충분히 상이한 열 팽창 계수를 가져서, 상기 제 1 층과 상기 임시 지지부 사이의 인터페이스의 레벨에서 시어링(shearing)시 제한들을 유발한다.
- 상기 제 2 층에 인접한 상기 제 1 층의 재료 및 상기 제 2 층의 재료는 이들 재료들 사이의 접착의 어떠한 열화도 초래하지 않는 상기 온도의 상승에 대하여 충분히 가까운 열 팽창 계수를 가진다.
- 제 2 층은 밀봉에 의하여 상기 제 1 층 상에 부착된다.
- 제 2 층은 석영으로 형성된다.
- 제 2 층에 인접하는 상기 제 1 층의 재료는 단일 또는 중합 금속 질화물로 구성된다.
제 2 태양에 따르면, 본 발명은 마이크로 전자공학에서, 광전자공학 또는 광학에서의 소자들을 제조하기 위한 기판을 제안하며, 본 발명에 따르면, 상기 기판은,
- 제 1 층;
- 상기 제 1 층과의 인터페이스가 무른 결합을 가지는, 상기 제 1 층이 고정되는 임시 지지부;
- 상기 임시 지지부에 의하여 지지되는 상기 제 1 층에 대하여 에칭된 영역들을 덮는 제 2 층을 부착함으로써, 무른 결합의 레벨에서 상기 제 1 층을 임시 지지부로부터 분리시키고자 하는 압력이 밀봉된 캐비티들에서 생성되어 형성될 수 있는 방식으로, 실질적으로 상기 무른 결합(12)의 수준까지 상기 제 1 층(20, 30)의 재료에서 국지적으로 형성되고, 상기 제 1 층의 자유면의 측의 외부로 개방된 하나 이상의 캐비티들(C)을 구비한다.
비한정적이지만, 이 기판의 특정의 바람직한 태양은 다음과 같다.
- 상기 캐비티들(C)은 연장되는 형상을 가진다.
- 상기 캐비티들(C)은 균일하게 분포된다.
- 상기 캐비티들(C)은 전체 기판에 걸쳐서 균일하게 분포된다.
- 상기 캐비티들(C)은 소자들이 제조될 수 있는 상기 기판의 유용한 영역들(ZC)을 분리시키는 중간 영역들(ZI)에서 제조된다.
- 상기 캐비티들(C)은 서로 분리된다.
- 적어도 특정 캐비티들(C)이 서로 연통하는 채널을 형성한다.
- 상기 무른 결합은 상기 임시 지지부와 증착된 얇은 성장층 사이에 존재하고, 상기 기판은 상기 얇은 성장층과 상기 증착된 층을 구비한다.
- 상기 제 1 층의 재료 및 인접하는 상기 임시 지지부의 재료는 상기 임시 지지부 및 제 2 층에 부착된 상기 제 1 층을 구비하는 상기 결합체가 노출되는 온도 상승에 대하여 서로 충분히 다른 열 팽창 계수를 가져서, 상기 제 1 층과 상기 임시 지지부 사이의 인터페이스 레벨에서 제한들의 시어링을 유발한다.
- 자유면에 인접하는 상기 제 1 층의 재료는 단일 또는 중합 금속 질화물로 구성된다.
본 발명의 다른 태양, 목적, 장점들이 첨부된 도면을 참조하여 비한정적인 실시예에 의하여 부여되는 이하 설명하는 바람직한 실시예의 상세한 설명으로부터 보다 잘 나타날 것이다.
분리가능한 것으로 알려진 절연체-상-실리콘(SOI)으로 이루어진 기판으로 구성된 제 1 기판, 및 수정으로 구성된 제 2 기판에 기초하여 본 발명에 따른 공정의 실시예를 이하에서 설명한다.
도면들을 참조하면, 모든 도면들 중의 첫번째인 도 1A는, 결정 방향 [100] 의 단결정 실리콘으로 구성되는 일반적으로 비교적 두껍고(적어도 수백 ㎛), 임시 지지부를 형성하는 층(10), 및 결정 방향 [111] 의 단결정 실리콘으로 구성되는 통상적으로 덜 두껍고 도면 부호 12 로 표시하는 바와 같은 분자 접착을 통한 무른 결합에 의하여 층(10)에 부착되는 층(20)을 구비하는 분리가능한 제 1 기판을 도시한다. 바람직하게는, 이 무른 결합은 실리콘 레벨에서 직접 형성되지 않고, 바람직하게는 열 산화에 의하여 층들(10, 20) 상에 형성되는 산화물(SiO2)의 2 개의 층들(11, 21)의 레벨에서 형성된다.
결합(12)의 무른 성질은 예컨대, 분자 접착에 의한 접착에 기인하며, 여기서 고착될 표면들의 적당한 처리 및/또는 열 에너지 분포의 제한, 및/또는 비교적 울퉁불퉁한 접촉 표면들을 이용함으로써, 결합 에너지가 접착 인터페이스에서 제한된다. 통상적으로, 이 에너지는 1 J/㎡ 보다 작게 제한된다.
무른 결합(12)을 만들기 위한 다른 기술들이 또한 구현될 수 있다. 특허 FR-A-2 809 867 문헌에 기재된 바와 같이 주입에 의한 취화 기술이 예이다.
질화 갈륨(GaN)층(30)의 증착은 층(20)의 자유면 상에 에피텍셜 성장에 의하여 행해진다.
필요한 경우, 층(30)의 자유면은 적당한 표면 거칠기의 정도로 연마되어, 이하 설명하는 바와 같이 또 다른 기판 상에 단단한 결합을 가능케한다.
이 선택적인 연마 후에, 이 지점에서 생성된 결합체 상에 분포되는 채널들의 결합체가 생성되도록, 층들(30, 20)로 구성되는 결합체는 이하 설명하는 바와 같은 에칭 유닛들을 가지고 선택적으로 기하학적 에칭된다.
재료들의 성질에 따라서, 그리고 공정과 관련되는 제한들에 따라서 필요한 경우, 이 에칭은 건식 또는 습식으로 수행된다.
염소 화합물들에 기초한 건식 에칭의 예에서, 이 에칭은, 먼저 광감성 수지(GaN 에 비하여 약 0.7:1 내지 0.9:1 의 비율로 선택됨)에 의하여 형성되는, 또는 실리콘 산화물 증착(약 8:1 내지 10:1 로 선택됨)에서, 또는 다시 니켈 증착(약 30:1 로 선택됨)에 의하여 형성되는 마스크를 GaN 층(30)의 표면 상에 도포함으로써 행해진다.
에칭 후에, 그 마스크는 적당한 기술, 전형적으로 O2플라즈마에 의하여 또는 광감성 수지의 경우에는 용매에 의하여, SiO2증착의 경우에는 반응성 모닉 에칭에 의하여, 또는 니켈의 경우에는 화학 배스 H2SO4/H2O2(3:1 에 근접한 농도비를 가짐)에 의하여 제거된다.
일단 층(30)이 에칭 영역들에서 완전히 에칭되면, 층(20)은 차례로, 예컨대 불산(HF)과 질산(HNO3)의 혼합물에 의한 습식 공정에 의하여 또는 육불화황(SF6)에 의한 건식 공정에 의하여 공격받는다.
다음으로, SiO2의 얇은 층이 에칭제에 노출되는 시간으로 차례로 에칭되고, 에칭제의 농도, 보다 일반적으로는 다른 에칭 조건들은 부착 인터페이스의 영역에서 중지함으로써, 산화층(21)의 절단을 시작하는 것이 대략 결정된다.
에칭될 재료의 성질에 대하여, 당업자는 적당한 에칭제를 선택하는 방법을 알 것이라고 이해된다. 아래의 표는 실리콘, 탄화 실리콘, 질화 실리콘, 및 산화 실리콘에 대한 여러 예들을 제공한다.
| 에칭될 재료 | 습식 공정을 위한 용제 | 건식 공정을 위한 용제 |
| Si | - HF/HNO3혼합물- 약 70℃에서의 KOH- 약 70℃에서의 TMAH | - SF6 |
| SiC | - SF6와 O2의 혼합물 | |
| Si3N4 | - 약 180℃에서의 H3PO4- HF | - CHF3, O2, 및 SF6혼합물 |
| SiO2 | - HF | -CHF3와 SF6혼합물 |
그 결과 얻어지는 구조가 도 1c 에 도시되는데, 에칭으로부터 얻어지는 특정 수의 캐비티(C)들을 나타낸다.
유리한 태양에 따라서 그리고 도 5 에 도시한 바와 같이, 이하 상술되는 바와 같이, 오히려 상기 무른 결합의 레벨에서 파괴를 수행하도록 기여하는 2차 캐비티(C')들을 생성하도록, 유사하게 에칭제가 에칭의 주 방향으로 횡단하여, 즉 무른 결합(12)을 따라서 층(20)을 공격하도록, 층(20)의 에칭을 수행하기 위한 설치가 행해질 수 있다.
후속 단계는, 도 1C 에서 도시한 구조를 도면 부호 40 으로 표시되는, 석영으로 제조된, 최종적인(definitive) 지지부에 부착하고, 이 결합은 남아있는 GaN 층(30)의 측에 행해진다.
이 결합은, 특히 중합가능한 아교(시안기 아크릴 아교, 에폭시 수지 등), 열융해 접착제(영어로 핫 용융), 수지와 같은 부착제를 사용하여 밀봉함으로써, 또는분자 접착에 의하여 접착함으로써, 또는 금속 접착에 의하여, 또는 애노딕 밀봉에 의하여도 행해져서, GaN 층(30)의 남아있는 영역들의 자유면들과 석영판(40)사이의 굳은 결합을 생성한다.
굳은 결합(solid bond)은, 여기서 설명하는 바와 같이, 접착 인터페이스(12)의 레벨에서 행해지는 무른 결합보다 실질적으로 보다 굳은 결합을 의미한다.
그 결과 얻어지는 결합체가 도 1D에 도시되어 있으며, 석영판(40)과의 결합 동작이 발생하는 공기 또는 가스 매체를 포함하는 캐비티(C)들은 외부와 격리됨에 유의해야 한다.
후속 단계는, 이 결합체를 가열하여, 캐비티들에 포함된 가스력을 증가시키는 단계로 구성된다. 도 1E 에서의 화살표들로 표시한 바와 같이, 이 압력은 캐비티들의 모든 벽들 상에, 특히 초기에 임시 기판(10)에 속하는 산화층(11)상에 균일하여 가해진다.
이 압력이 적당한 경우, 접착 인터페이스의 각 측 상에 위치한 재료들을 분리시키고자 발생하는 힘들은 이 결합에 존재하는 접착력들보다 더 크게 되어, 도 1F 에 도시한 바와 같이, 석영판(40), 및 GaN 층(30), 실리콘 층(20), 얇은 산화물 층(21)의 남아있는 영역들로 구성된 결합체의 분리를 유발한다. 요구되는 경우, 도 5에 도시한 바와 같은 횡단 캐비티들(C')의 존재는 취화에 기여함으로써, 감소된 가스압으로 분리를 유발할 수 있다.
다음으로, 필요한 경우, 층(21, 20)이 기계적 및/또는 화학적 공격에 의하여 제거될 수 있으며, 그 후 GaN 영역은 소자들(특히 전자 발광 다이오드, 레이저 다이오드 등)을 생성하는데 유용한 영역들을 구성한다.
층의 남아있는 영역들에서 이들 소자들을 생성하기 위한 기술적인 단계들이 상술한 특정 단계들 사이에 삽입될 수 있음에 주목된다. 특히, 이러한 단계들은, GaN 층의 성장 후에, 또는 캐비티들(C)을 형성하도록 의도된 에칭의 전부 또는 일부를 수행한 후에라도 구현될 수 있다.
캐비티들(C)에 대한 가능한 서로 다른 배치들이 여기서 보다 상세히 설명된다.
이에 관하여, 도 2는 평면도로, 2 내지 12 인치의 직경의 전형적인 원형 컨투어, 삽입물들, 및 상술한 공정에 개재되는 다양한 층들을 접착 이전의 결합체와 함께, 도면 부호(W)로 표시된다.
전자 소자들은 기판의 표면 상에 균일하게 분포된 일련의 소자 영역들(ZC)에서 이 공정을 사용하여 제조된 기판에서 통상적으로 제조된다.
제조가능한 소자들에 대하여 기판의 유용한 캐비티를 감소시키는 것을 방지하기 위하여, 캐비트들(C)은 소자 영역들(ZC)을 분리시키는 중간 영역들(Z1)에서 다소 연장된 캐비티들로서 형성된다.
도 2의 실시예에서, 이들 캐비티들은 타원형이고, 소자들의 인접하는 영역들(SC)사이에 2 개의 직교 방향으로 확장된다.
많은 수의 독립적인 캐비티들이 생성되는 이 경우에, 분리가 시작되고, 주위 캐비티들이 삽입물의 시어링된 에지를 향하여 누출을 가지는 곳에서, 다른 캐비티들은 분리 또는 분리의 계속에 기여하도록 양호하게 가압되도록 유지되는 것이 장점이다.
도 3 에 도시한 바와 같이, 직교하는 그물망에 따라서 캐비티들이 또한 생성되어, 각 캐비티가 모두가 상호 연통하는 인접하는 소자들의 2 개의 영역들 사이에 고유의 캐비티를 형성하도록 캐비티가 항상 배치될 수 있다. 이 경우에서의 장점은, 이 캐비티에서 축적되는 압력이 균일하여, 삽입물의 두께의 방향으로 캐비티들의 각 측에 가해지며, 분리의 시작에서 발생하는 힘이 마찬가지로 균일하다는 점이다.
임의의 다른 유형의 구성이 또한 캐비티들에 대하여 제공될 수 있다. 특히, 도 2 및 3 에 도시된 것과 관련하여, 캐비티들은 보다 크거나 반대로 보다 작은 표면 밀도를 갖도록 구성될 수 있다. 또한, 캐비티들의 형태가 반드시 타원형일 필요는 없이 조정될 수 있으며, 원형, 알형, 다각형 등일 수 있고, 그 구성은 단지 에칭 마스크 상에 제공되는 마스킹 유닛들로부터 유발된다.
본 발명이 어떤 특정된 재료에 대한 애플리케이션에서 설명되었지만, 이는 많은 다른 재료에도 적용된다.
특히, 시작 기판은 실리콘 층(10) 상의 단결정 SiC 층(20) 또는 다결정 SiC 층(10) 상의 단결정 SiC 층(20) 또는 무른 인터페이스 레벨에서 SiO2층들(11, 21)과 항상 함께 다결정 SiC 층(10) 상의 단결정 또는 다결정 Si 층(20)까지도 구비할 수도 있다. Si3N4등으로 형성된 인터페이스 층들 또한 무른 결합 레벨에서 제공될 수 있다.
도 4 는 본 발명의 또 다른 실시예를 도시하는데, 본 도면에서,
- 지지부(40)는 실리콘으로 형성되며,
- 층(30)은 GaN 으로 형성되며,
- 층(20)은 SiC 로 형성되며,
- 층(11, 21)은 SiO2로 형성되며,
- 층(10)은 SiC 로 형성된다.
본 발명이 여기서 설명하고 도면으로 도시한 실시예에 한정되지 않음은 이해가능하며, 당업자는 많은 변형 및 수정을 구성하는 법을 알 수 있을 것이다.
특히, 여기서 설명하는 바와 같이 지지부(40)는 기판에 대한 최종적인 지지부이거나, 더이상 지지부가 아니고, 적어도 캐비티들에서 압력화 단계 동안에 밀봉되어 있음을 보장하는 단순한 커버링제일 수 있다. 이 경우에, 층(40)은 형성될 기판의 전체 표면에 걸쳐 확장될 필요는 없으며, 적어도 캐비티들을 밀봉하도록 덮어야 한다. 요구시, 이 층은 그 후 부분적으로 또는 완전히 제거될 수 있다.
추가적으로, 캐비티에 포함된 가스에 비균일 방식으로 가압하도록 의도된 열에 영향을 주는 배치가 행해져서, 이 압력에 의하여 생성되는 힘들은 문제되는 위치에 따라서 서로 상이할 수 있다. 특히, 이는 문제되는 에지의 레벨에서 삽입물을 오히려 가열함으로써 그 삽입물의 그 에지 영역에서 원하는 분리를 개시한다.
또한, 소자 제조업자에게는 층들(20, 30)(또는 임의의 단일 또는 다중층 변형), 중간 지지부, 및 에칭된 캐비티들을 구비하지만, 층(40)이 없는 중간 생성물이 제공될 수 있으며, 캐비티는 이 스테이지에서 개방 상태로 있게 된다.
이 경우에, 제조업자는 층(40)을 캐비티들을 밀봉하여 봉합하도록 부착시킬 것이며, 캐비티들에서 가스 또는 다른 유체를 가압할 것이다.
또 다른 공정의 개선사항에 따르면, 임시 지지부에 대하여 층들(20, 30, 40)의 분리는 캐비티들(C)에서의 압력으로부터 유래하는 힘들, 및 층(20)의 재료와 임시 지지부(10)의 재료가 서로 상이한 열 팽창 계수를 나타낼 때 생성되는 내부적 제한들로부터의 다른 힘들의 조합에 의하여 수행되도록 설계될 수 있다.
예컨대, 임시 지지부와 층(20)이 실리콘(그 열 팽창 계수가 2.5·10-6)으로 구성되고, 층(40)이 석영(그 열팽창 계수가 0.5·10-6)으로 구성되는 경우, 시어링 제한들이 무른 인터페이스 영역에서 생성되고, 이는, 캐비티들에서의 가스압에 의하여 생성되는 견인력과 결합하여, 임시 지지부(10)의 분리를 보조한다.
이 현상을 지지하기 위하여 충분히 서로 다른 열팽창 계수들을 나타내는 재료의 다른 예들은 다음과 같다.
| 재료 | 열 팽창 계수 |
| SiC | 4.5·10-6 |
| GaN | 5.6·10-6 |
| 사파이어(Al2O3) | 6.5·10-6 |
동시에, 층(30)과 층(40) 사이의 부착이 제공되어, 이들 2 개의 층들이 서로 상이한 열 팽창 계수들을 나타내는 경우에도, 캐비티들에서의 가스에 압력을 가하기 위하여 특히 제공되는 열은 이 부착 레벨에서 바람직하지 않은 결함(취화, 와핑 등)을 초래하지 않는다.
Claims (33)
- 마이크로 전자공학, 광전자공학 또는 광학에서의 소자들을 생성하기 위한, 제 1 층(20, 30)을 포함하는 기판을 제조하는 공정에 있어서,상기 층과 임시 지지부(10) 사이의 인터페이스 부근에서 무른(fragile) 결합(12)을 생성함으로써, 상기 임시 지지부(10) 상에 상기 제 1 층의 적어도 일부(20)를 형성하는 단계;실질적으로 적어도 상기 무른 결합 수준까지 상기 제 1 층(20, 30)을 선택적 및 국지적으로 에칭하는 단계;에칭된 영역들이 상기 기판의 크기에 걸쳐서 분포되는 하나 이상의 본질적으로 폐쇄된 캐비티들(closed cavities; C)을 형성하게, 상기 임시 지지부(10)에 의하여 지지되는 상기 제 1 층(20, 30) 상에 상기 에칭된 영역들을 덮는 제 2 층(40)을 결합하는 단계; 및상기 무른 결합에서 상기 임시 지지부(10)로부터 상기 제 1 층(20, 30)이 분리되도록, 제한(constraint)들에 상기 공정의 결과물을 노출시키는 단계를 연속적으로 구비하는 것을 특징으로 하는 기판 제조 공정.
- 제 1 항에 있어서, 상기 제한들은 상기 캐비티(들)에 포함된 유체압을 상승시키는 것으로부터 적어도 부분적으로 기원하는 것을 특징으로 하는 기판 제조 공정.
- 제 2 항에 있어서, 상기 유체압의 상승은 상기 전체 기판에 걸쳐서 본질적으로 균일한 것을 특징으로 하는 기판 제조 공정.
- 제 2 항에 있어서, 상기 유체압의 상승은 전체 기판에 걸쳐서 불균일한 것을 특징으로 하는 기판 제조 공정.
- 제 4 항에 있어서, 상기 유체압의 상승은 상기 기판의 에지 부근에서 더 큰 것을 특징으로 하는 기판 제조 공정.
- 제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 유체는 가스인 것을 특징으로 하는 기판 제조 공정.
- 제 6 항에 있어서, 상기 압력의 상승은 상기 가스의 온도를 상승시킴으로써 유발되는 것을 특징으로 하는 기판 제조 공정.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 연장된 캐비티들(C)의 결합체가 형성되는 것을 특징으로 하는 기판 제조 공정.
- 제 8 항에 있어서, 상기 캐비티들(C)은 균일하게 분포되는 것을 특징으로 하는 기판 제조 공정.
- 제 9 항에 있어서, 상기 캐비티들(C)은 상기 기판의 전체 크기에 걸쳐서 균등하게 분포되는 것을 특징으로 하는 기판 제조 공정.
- 제 10 항에 있어서, 상기 캐비티들(C)은 소자들이 제조될 수 있는 상기 기판의 유용한 영역(ZC)들을 분리시키는 중간 영역들(ZI)에서 제조되는 것을 특징으로 하는 기판 제조 공정.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 캐비티들(C)은 서로 절연되는 것을 특징으로 하는 기판 제조 공정.
- 제 11 항에 있어서, 적어도 특정 캐비티들(C)이 서로 연통하는 채널들을 형성하는 것을 특징으로 하는 기판 제조 공정.
- 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 제 1 층(20, 30)은 적어도 부분적으로 증착에 의하여 임시 지지부(10) 상에 형성되는 것을 특징으로 하는 기판 제조 공정.
- 제 14 항에 있어서, 상기 무른 결합(12)은 상기 임시 지지부와 상기 증착의얇은 성장층(20) 사이에 생성되어, 상기 임시 지지부(10)에 부착되고, 상기 제 1 층은 상기 얇은 성장층(20)과 상기 증착된 층(30)으로 구성되는 것을 특징으로 하는 기판 제조 공정.
- 제 15 항에 있어서, 상기 얇은 성장층(20)은 도너 기판으로부터 층 이전에 의하여 상기 임시 지지부에 부착되는 것을 특징으로 하는 기판 제조 공정.
- 제 16 항에 있어서, 상기 무른 결합(12)은 상기 얇은 이전층(20)과 상기 임시 지지부(10) 사이의 접착 에너지를 제한함으로써 생성되는 것을 특징으로 하는 기판 제조 공정.
- 제 1 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 제 2 층(40)은 상기 제 1 층(20, 30)에 대한 기계적 지지부를 구성하고, 상기 기판의 일부인 것을 특징으로 하는 기판 제조 공정.
- 제 1 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 제 1 층의 재료(20) 및 인접하는 상기 임시 지지부(10)의 재료는, 상기 임시 지지부(10) 및 제 2 층(40)에 부착된 상기 제 1 층(20, 30)을 구비하는 상기 결합체가 노출되는 온도 상승에 대하여 서로 충분히 상이한 열 팽창 계수를 가져서, 상기 제 1 층과 상기 임시 지지부 사이의 인터페이스(123)의 레벨에서 시어링(shearing)시 제한들을 유발하는 것을 특징으로 하는 기판 제조 공정.
- 제 19 항에 있어서, 상기 제 2 층(40)에 인접한 상기 제 1 층의 재료(30) 및 상기 제 2 층(40)의 재료는 이들 재료들 사이의 접착의 어떠한 열화도 초래하지 않도록 상기 온도의 상승에 대하여 충분히 가까운 열 팽창 계수를 갖는 것을 특징으로 하는 기판 제조 공정.
- 제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 제 2 층(40)은 밀봉에 의하여 상기 제 1 층(20, 30) 상에 부착되는 것을 특징으로 하는 기판 제조 공정.
- 상기 제 2 층(40)은 석영으로 형성되는 것을 특징으로 하는 기판 제조 공정.
- 제 22 항에 있어서, 상기 제 2 층에 인접하는 상기 제 1 층의 재료(30)는 단일 또는 중합 금속 질화물로 구성되는 것을 특징으로 하는 기판 제조 공정.
- 마이크로 전자공학에서, 광전자공학 또는 광학에서의 소자들을 제조하기 위한 기판에 있어서,제 1 층(20, 30);상기 제 1 층과의 인터페이스(12)가 무른 결합을 가지는, 상기 제 1 층이 고정되는 임시 지지부(10);상기 임시 지지부(10)에 의하여 지지되는 상기 제 1 층(20, 30)에 대하여 에칭된 영역들을 덮는 제 2 층(40)을 부착함으로써, 상기 무른 결합의 레벨에서 임시 지지부(10)로부터 제 1 층(20, 30)을 분리하는 압력이 밀봉된 캐비티들에서 생성될 수 있는 방식으로, 실질적으로 상기 무른 결합(12)의 수준까지 상기 제 1 층(20, 30)의 재료에서 국지적으로 형성되고, 상기 제 1 층의 자유면 측의 외부로 개방된 하나 이상의 캐비티들(C)을 구비하는 것을 특징으로 하는 기판.
- 제 24 항에 있어서, 상기 캐비티들(C)은 연장되는 형상을 갖는 것을 특징으로 하는 기판.
- 제 25 항에 있어서, 상기 캐비티들(C)은 균일하게 분포되는 것을 특징으로 하는 기판.
- 제 26 항에 있어서, 상기 캐비티들(C)은 전체 기판에 걸쳐서 균일하게 분포되는 것을 특징으로 하는 기판.
- 제 27 항에 있어서, 상기 캐비티들(C)은 소자들이 제조될 수 있는 상기 기판의 유용한 영역들(ZC)을 분리시키는 중간 영역들(ZI)에서 제조되는 것을 특징으로 하는 기판.
- 제 24 항 내지 제 28 항 중 어느 한 항에 있어서, 상기 캐비티들(C)은 서로 분리되어 있는 것을 특징으로 하는 기판.
- 제 24 항 내지 제 29 항 중 어느 한 항에 있어서, 적어도 특정 캐비티들(C)이 서로 연통하는 채널을 형성하는 것을 특징으로 하는 기판.
- 제 24 항 내지 제 30 항 중 어느 한 항에 있어서, 상기 무른 결합(12)은 상기 임시 지지부(10)와 증착된 얇은 성장층(20) 사이에 존재하고, 상기 기판은 상기 얇은 성장층(20)과 상기 증착된 층을 구비하는 것을 특징으로 하는 기판.
- 제 24 항 내지 제 31 항 중 어느 한 항에 있어서, 상기 제 1 층의 재료(20) 및 상기 임시 지지부(10)의 인접하는 재료는, 상기 임시 지지부 및 제 2 층에 부착된 상기 제 1 층을 구비하는 상기 결합체가 노출되는 온도 상승에 대하여 서로 충분히 상이한 열 팽창 계수를 가져서, 상기 제 1 층(20, 30)과 상기 임시 지지부(10) 사이의 인터페이스(12) 레벨에서 제한들의 시어링을 유발하는 것을 특징으로 하는 기판.
- 제 24 항 내지 제 32 항 중 어느 한 항에 있어서, 자유면에 인접하는 상기 제 1 층의 재료(30)는 단일 또는 중합 금속 질화물로 구성되는 것을 특징으로 하는 기판.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0205423A FR2839199B1 (fr) | 2002-04-30 | 2002-04-30 | Procede de fabrication de substrats avec detachement d'un support temporaire, et substrat associe |
| FR02/05423 | 2002-04-30 | ||
| PCT/IB2003/002431 WO2003094224A1 (en) | 2002-04-30 | 2003-04-30 | Process for manufacturing substrates with detachment of a temporary support, and associated substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040102197A true KR20040102197A (ko) | 2004-12-03 |
| KR100917941B1 KR100917941B1 (ko) | 2009-09-21 |
Family
ID=28800064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020047017490A KR100917941B1 (ko) | 2002-04-30 | 2003-04-30 | 임시 지지부가 분리되는 기판의 제조 공정 및 관련 기판 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7041577B2 (ko) |
| EP (1) | EP1502298A1 (ko) |
| JP (1) | JP4854958B2 (ko) |
| KR (1) | KR100917941B1 (ko) |
| AU (1) | AU2003232414A1 (ko) |
| FR (1) | FR2839199B1 (ko) |
| WO (1) | WO2003094224A1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101047762B1 (ko) * | 2005-02-21 | 2011-07-07 | 엘지이노텍 주식회사 | 질화갈륨 박막으로부터 기판을 분리하는 방법 |
| KR20180054753A (ko) * | 2015-09-18 | 2018-05-24 | 소이텍 | 단결정 패드 전사 방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2866982B1 (fr) * | 2004-02-27 | 2008-05-09 | Soitec Silicon On Insulator | Procede de fabrication de composants electroniques |
| EP1569263B1 (de) * | 2004-02-27 | 2011-11-23 | OSRAM Opto Semiconductors GmbH | Verfahren zum Verbinden zweier Wafer |
| US7329588B2 (en) * | 2004-11-16 | 2008-02-12 | Intel Corporation | Forming a reticle for extreme ultraviolet radiation and structures formed thereby |
| FR2873235A1 (fr) * | 2004-12-31 | 2006-01-20 | Soitec Silicon On Insulator | Procede d'obtention d'un substrat demontable a energie de collage controlee |
| TWI256082B (en) * | 2005-06-01 | 2006-06-01 | Touch Micro System Tech | Method of segmenting a wafer |
| JP2007134388A (ja) * | 2005-11-08 | 2007-05-31 | Sharp Corp | 窒化物系半導体素子とその製造方法 |
| US8133803B2 (en) * | 2009-06-23 | 2012-03-13 | Academia Sinica | Method for fabricating semiconductor substrates and semiconductor devices |
| KR101162084B1 (ko) * | 2010-05-06 | 2012-07-03 | 광주과학기술원 | 수직형 발광 다이오드의 제조방법 및 막질들의 분리방법 |
| FR2977069B1 (fr) | 2011-06-23 | 2014-02-07 | Soitec Silicon On Insulator | Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire |
| DE102011113642B4 (de) * | 2011-09-16 | 2013-06-06 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelementes unter Verwendung eines Hilfsträgers |
| FR2980917B1 (fr) * | 2011-09-30 | 2013-09-27 | St Microelectronics Crolles 2 | Procede de realisation d'une liaison traversante electriquement conductrice |
| EP2747130B1 (en) | 2012-12-21 | 2017-10-11 | ams AG | Method of producing a removable wafer connection and a wafer-carrier assembly |
| CN103474529B (zh) * | 2013-10-11 | 2016-05-11 | 聚灿光电科技股份有限公司 | 一种垂直led芯片的制作方法以及垂直led芯片 |
| FR3019374A1 (fr) * | 2014-03-28 | 2015-10-02 | Soitec Silicon On Insulator | Procede de separation et de transfert de couches |
| FR3079659B1 (fr) * | 2018-03-29 | 2020-03-13 | Soitec | Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree |
| US10832933B1 (en) * | 2018-04-02 | 2020-11-10 | Facebook Technologies, Llc | Dry-etching of carrier substrate for microLED microassembly |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| US6027958A (en) | 1996-07-11 | 2000-02-22 | Kopin Corporation | Transferred flexible integrated circuit |
| EP0849788B1 (en) | 1996-12-18 | 2004-03-10 | Canon Kabushiki Kaisha | Process for producing semiconductor article by making use of a substrate having a porous semiconductor layer |
| JPH1145862A (ja) * | 1997-07-24 | 1999-02-16 | Denso Corp | 半導体基板の製造方法 |
| WO1999025019A1 (en) | 1997-11-11 | 1999-05-20 | Irvine Sensors Corporation | Method for thinning semiconductor wafers with circuits and wafers made by the same |
| US6071795A (en) * | 1998-01-23 | 2000-06-06 | The Regents Of The University Of California | Separation of thin films from transparent substrates by selective optical processing |
| JP3525061B2 (ja) * | 1998-09-25 | 2004-05-10 | 株式会社東芝 | 半導体発光素子の製造方法 |
| US6177359B1 (en) * | 1999-06-07 | 2001-01-23 | Agilent Technologies, Inc. | Method for detaching an epitaxial layer from one substrate and transferring it to another substrate |
| FR2796491B1 (fr) * | 1999-07-12 | 2001-08-31 | Commissariat Energie Atomique | Procede de decollement de deux elements et dispositif pour sa mise en oeuvre |
| FR2809867B1 (fr) * | 2000-05-30 | 2003-10-24 | Commissariat Energie Atomique | Substrat fragilise et procede de fabrication d'un tel substrat |
| US6806171B1 (en) * | 2001-08-24 | 2004-10-19 | Silicon Wafer Technologies, Inc. | Method of producing a thin layer of crystalline material |
-
2002
- 2002-04-30 FR FR0205423A patent/FR2839199B1/fr not_active Expired - Lifetime
-
2003
- 2003-04-30 WO PCT/IB2003/002431 patent/WO2003094224A1/en active Application Filing
- 2003-04-30 JP JP2004502345A patent/JP4854958B2/ja not_active Expired - Lifetime
- 2003-04-30 EP EP03747530A patent/EP1502298A1/en not_active Withdrawn
- 2003-04-30 KR KR1020047017490A patent/KR100917941B1/ko active IP Right Grant
- 2003-04-30 AU AU2003232414A patent/AU2003232414A1/en not_active Abandoned
-
2004
- 2004-10-22 US US10/972,158 patent/US7041577B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101047762B1 (ko) * | 2005-02-21 | 2011-07-07 | 엘지이노텍 주식회사 | 질화갈륨 박막으로부터 기판을 분리하는 방법 |
| KR20180054753A (ko) * | 2015-09-18 | 2018-05-24 | 소이텍 | 단결정 패드 전사 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005524241A (ja) | 2005-08-11 |
| KR100917941B1 (ko) | 2009-09-21 |
| JP4854958B2 (ja) | 2012-01-18 |
| AU2003232414A1 (en) | 2003-11-17 |
| WO2003094224A8 (en) | 2004-01-15 |
| FR2839199B1 (fr) | 2005-06-24 |
| WO2003094224A1 (en) | 2003-11-13 |
| WO2003094224B1 (en) | 2004-02-26 |
| US20050112885A1 (en) | 2005-05-26 |
| FR2839199A1 (fr) | 2003-10-31 |
| US7041577B2 (en) | 2006-05-09 |
| EP1502298A1 (en) | 2005-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100917941B1 (ko) | 임시 지지부가 분리되는 기판의 제조 공정 및 관련 기판 | |
| JP4540933B2 (ja) | 薄層形成方法 | |
| US7404870B2 (en) | Methods for forming an assembly for transfer of a useful layer | |
| KR100602073B1 (ko) | SiCOI 구조의 제조 방법 | |
| JP2009267427A (ja) | 制御された機械的保持力を有する剥離可能な基板、およびその製造方法 | |
| US8754505B2 (en) | Method of producing a heterostructure with local adaptation of the thermal expansion coefficient | |
| US7279779B2 (en) | Substrate assembly for stressed systems | |
| JP2012160754A (ja) | 材料ブロックを切り取るための方法ならびに薄膜の形成方法 | |
| US7176554B2 (en) | Methods for producing a semiconductor entity | |
| JP4672648B2 (ja) | 有用層の転写を含む、マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品を製造する方法 | |
| US7439160B2 (en) | Methods for producing a semiconductor entity | |
| EP1638141B1 (en) | Process for manufacturing composite wafers of semiconductor material by layer transfer | |
| JP4586156B2 (ja) | 層移載方法 | |
| KR100751619B1 (ko) | 화학적 처리에 대한 보호층을 포함하는 구조체 제조방법 | |
| WO2004008526A1 (en) | A layer transfer method | |
| KR100725141B1 (ko) | 반도체 기판 및 그 제조방법 | |
| JP2007019112A (ja) | 半導体チップの製造方法、分離装置及び分離方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120903 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20130909 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180903 Year of fee payment: 10 |