KR20050109963A - 전자 장치 제조 방법 - Google Patents

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KR20050109963A
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film transistor
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KR1020057016480A
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바르트-헨드리크 후이스만
마리아 이. 메나 베니토
토마스 체. 테. 게운스
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명의 디바이스는 유기 반도체 물질의 박막 트랜지스터를 포함한다. 이러한 반도체 물질은 먼저 보호층을 도포하고, 이후 포토레지스트를 도포함으로써 패터닝된다. 그 결과, 본 발명의 트랜지스터(A)는 매우 낮은 누설 전류를 보여주고, 종래의 트랜지스터(B, C)에 비해 낮은 임계 전압을 보여준다.

Description

전자 장치 제조 방법{METHOD OF MANUFACTURING AN ELECTRONIC ARRANGEMENT}
본 발명은 전자 장치의 제조 방법에 관한 것으로, 이러한 전자 장치는 유기 반도체 물질을 포함하는 능동층을 구비한 박막 트랜지스터를 포함하고, 이러한 제조 방법은 다음 단계, 즉
기판에 능동층을 도포하는 단계;
포토레지스트를 도포, 노광, 현상하는 단계, 및
도포된 포토레지스트에서의 패턴에 따라 능동층을 패터닝하는 단계
를 포함한다.
본 발명은 또한 서로 하나의 채널에 의해 분리되는 소스 전극과 드레인 전극, 및 유전 물질에 의해 상기 채널과 분리되는 게이트 전극을 구비한 박막 트랜지스터를 포함하는 전자 장치에 관한 것으로, 이러한 장치는 기판을 가지고, 상기 기판의 한 면에는 내부에 상기 채널이 위치하는 유기 반도체 물질을 포함하는 능동층; 상기 소스 전극과 드레인 전극이 내부에 한정되는 제 1 전극 층; 유전 물질의 중간층, 및 상기 게이트 전극이 내부에서 한정되는 제 2 전극 층이 존재하고, 상기 제 1 전극 층으로 수직으로 투영될 때, 상기 게이트 전극은 상기 채널을 사실상 덮는다.
이러한 장치와 방법은 Huitema 등에 의해 2001년 네이처(Nature)지 414, 599의 H.E.A.로부터 알려져 있다. 이러한 알려진 장치는 액정 물질의 전자-광학 층을 구비한 디스플레이 디바이스이다. 이웃하는 트랜지스터 사이의 누설 전류를 방지하기 위해, 능동층이 구성된다. 알려진 장치에서의 능동층은 반도체 물질로서 폴리테닐렌-비닐렌을 포함하고, 금(gold)/PEDOT 전극을 가진다.
실험은 구조화된 능동층을 구비한 박막 트랜지스터는 구조화되지 않은 능동층을 구비한 비교 가능한 박막 트랜지스터와는 다른 특징을 가짐을 보여주었다. 비록 20V보다 많은 게이트 전압에서 트랜지스터 사이의 누설 전류가 사실상 감소할지라도, 상당한 임계 전압이 존재하는 것이 발견되었다. 실제로, 이러한 사실은 디바이스를 작동시키기 위해서는 매우 높은 게이트 전압이 계속해서 인가되어야함을 의미한다. 이는 특히 휴대 가능한 디바이스에 문제가 되는 연관된 전력 소비 측면에서는 매우 불리한 사항이다.
도 1은 본 발명에 따른 장치의 개략 단면도.
도 2는 본 발명에 따른 장치와 알려진 장치에 대해 수행된 측정 결과를 도시하는 도면.
도 3은 본 발명에 따른 장치와 알려진 장치에 대해 수행되고, 다른 물질을 사용하는 실시예에서 수행된 측정 결과를 도시하는 도면.
그것으로서, 본 발명의 주요한 목적은 도입부에서 언급된 타입의 방법을 제공하는 것으로, 이러한 방법에 의해 이웃하는 박막 트랜지스터 사이의 낮은 누설 전류와, 더 낮은 임계 전압을 모두 나타내는 장치가 실현된다.
이러한 목적은 포토레지스트가 놓이는 능동층에 보호층을 도포하고, 포토레지스트에서 한정된 패턴에 따라 보호층과 능동층을 패터닝함으로써 달성된다.
놀랍게도, 보호층을 가지고, 누설 전류와 임계 전압이 상당히 낮아지는 장치가 달성됨이 발견되었다. 종래 기술의 측정된 트랜지스터에서 상승한 임계 전압의 발생에 대한 첫 번째 가설은 포토레지스트에서의 도체가 능동층을 도핑한다는 것이다. 즉, 능동층에서의 도핑은 도전율의 증가를 초래한다. 이는 또한 그 결과 도전율을 억제하기 위해 요구되는 게이트 전극 전압을 더 높게 만든다. 하지만, 본 발명의 장치에서의 보호층은 비결정 구조를 가진 매우 얇은 층일 수 있다. 그것으로서, 포토레지스트에서 도체는 단순히 이러한 보호층을 통해 확산될 수 있다. 이러한 사항은 특히 상승된 온도 하에서 포토레지스트의 경화가 수행될 때 들어맞는다. -특히- 디스플레이 디바이스의 제조 공정의 추가 단계에서는 더 높은 온도가 또한 사용된다. 그것으로서, 분명히 설명되지 않은 하나 이상의 효과가 발생한다. 따라서 포토레지스트 패턴이 추가적인 그리고 제어되지 않은 전극으로 작용하는 것으로 생각된다. 본 발명에 따른 디바이스에서는, 보호층의 존재로 인해 이러한 전극과 능동층 사이에는 더 이상 접점이 존재하지 않으므로, 이러한 전극은 더 이상은 능동적이지 않다. 문제의 보호층이 매우 얇을 수 있다는 사실은 분명히 이러한 것에 영향을 미치지 않는다.
트랜지스터의 올바른 작동을 보장하기 위해, 여기서는 보호층이 전기적으로 비전도성인 물질이고, 적합한 물질은 반도체 물질, 특히 전기적으로 절연 물질인 것이 매우 바람직하다. 적합한 물질에는, 특히 폴리메틸메타크릴레이트, 폴리비닐알콜, 폴리비닐페놀, 폴리아크릴레이트, 폴리스티렌, 폴리비닐 클로라이드, 폴리에스테르, 폴리에테르, 벤조시클로부텐, 폴리이미드, 에폭시드, 유리-충진 폴리머, 및 무기 유전체가 포함된다. 보호층 물질은 능동층의 반도체 물질이 비가용성이거나 약간만 가용성인 용매에 적용되는 것이 유리하다. 실제로는 포토레지스트의 용매에 가용성이지 않는 물질을 고르는 것이 유리하다. 또한, 이러한 포토레지스트에서 용해되지 않으려는 저항은 능동층에 물질을 도포한 후 그 물질을 경화시킴으로써 실현될 수 있다. 이러한 것이 바람직하다면, 용해도의 관점에서 다른 물질의 2가지 부분적인 층으로 보호층이 이루어질 수 있다는 것은 당연하다.
본 발명의 장점은 다른 층에 대한 온도 처리가 하나의 단일 가열 단계에서 수행될 수 있다는 점이다. 그러한 열 처리는, 예를 들어 전구 물질을 유기 반도체 물질로 변형하고, 포토레지스트를 경화하는데 있어 필요하게 된다.
적합한 유기 반도체의 예로는 폴리테닐렌-비닐렌, 폴리-3-펜틸티오펜, 폴리-3-헥실티오펜, 폴리-3-헵틸티오펜과 같은 폴리-3-알킬티오펜, 펜타센, 프탈로시아닌, 벤조디티오펜, 테트라시아노나프토퀴논, 테트라키스메틸아니모에틸렌, 올리고티오펜, 폴리아릴아민, 폴리페닐렌-비닐렌, 폴리푸라닐렌-비닐렌, 폴리피롤, 폴리페닐렌, 폴리플루오렌, 폴리아세틸렌, 폴리푸란, 폴리아닐린, 기능화 버키 볼(functionalized bucky ball), 공중합체, 및 이들의 화합물과, 제한된 결합 길이를 가진 반도체가 내부에서 통합된 공중합체가 포함된다. 또한, 이들 폴리머 물질의 치환된 변형체도 사용될 수 있다. 치환의 예로는 알킬 및 알콕시 그룹과, 알킬렌디옥시 그룹과 같은 고리 모양의 그룹이 있다. 그러한 그룹에 대한 선호되는 선택은 C1 내지 C10 알킬, 알콕시 또는 알킬렌이다.
유리한 실시예에서, 능동층은 운반체 물질과 반도체 물질의 혼합물을 포함한다. 이러한 식으로, 보호층을 능동층에 부착시키는 것이 개선될 수 있음이 발견되었다. 실제로, 일부 반도체 물질, 특히 펜타센(pentacene)과 올리고티오펜(oligothiophene)과 같은 올리고머(oligomer)가 약한 부착성과 나쁜 기계적인 안정성을 보여주는 것으로 나타난다. 소량 또는 다량의 운반체 물질을 추가함으로써, 이러한 기계적인 안정성이 상당히 개선된다. 이는 능동층이 스핀 코팅에 의해 좀더 쉽게 도포될 수 있고, 이들 능동층 위에 적층하는 것이 더 쉽다는 것을 의미한다. 이러한 능동층은 사전 공개되지 않은 출원 번호 PCT-IB02/03940(PHNL010691)호로부터 알려져 있다. 보호층과 결합하여 그러한 화합물을 사용함으로써, 능동층은 반도체 물질과 같은 올리고머로 구조화될 수 있다. 지금까지는, 산업적으로 실행 가능한 방식으로 이것을 실현하는 것이 쉽지 않았다. 이로 인해, 운반체 물질은 보호층에서의 물질에 대해 사용되는 용매에 가용적이지 않다는 점이 중요하다.
또 다른 유리한 실시예에서는, 능동층과 보호층이 건식 에칭에 의해 구조화된다. 반응성 이온 에칭이라고도 알려진 건식 에칭에서는, 용매가 사용되지 않고, 이러한 식으로 팽창(swelling)과 같은 원치 않은 영향은 회피된다. 또 다른 유리한 실시예에서는, 에칭 정지 층의 역할도 하는 금속 전극 층이 능동층과 기판 사이에 포함된다. 이에 대한 선호되는 금속은 금과 은과 같은 값비싼 금속이다.
유리한 일 실시예에서, 박막 트랜지스터에 대한 소스 전극과 드레인 전극은 능동층이 도포되기 전에 제 1 전극 층에서 한정된다. 또한, 유전 물질의 중간층이 도포되고, 박막 트랜지스터에 대한 게이트 전극이 전도성 물질의 제 2 전극 층에서 한정된다. 이러한 식으로, 하부-게이트 구조를 가지는 박막 트랜지스터가 얻어진다. 대안적인 상부-게이트 구조물에서는, 게이트 전극이 보호층이나 포토레지스트 위에 놓인다. 이는 보호층이 또한 게이트 유전체로서 사용하기에 적합해야 한다는 제한을 부여한다. 게다가 이러한 경우, 중간층은 반도체 층과 동일한 패턴을 가지고, 이는 수직 상호연결에 대한 더 큰 저항성을 초래한다. 또한, 게이트 전극이 포토레지스트의 도포에 앞서 놓인다면, 전도성 물질의 추가 층이 수직 상호 연결을 채우기 위해 사용되어야만 한다. 게이트 전극이 포토레지스트의 도포 후에 놓인다면, 2개의 층 유전체가 생성된다.
본 발명의 방법은 다수의 박막 트랜지스터를 동시에 실현하는 데 있어 매우 성공적으로 사용될 수 있다. 또한, WO 01/15233호에 이미 기술된 바와 같이, 박막 트랜지스터가 디스플레이 디바이스의 일부를 형성하는 것이 유리하다. 액정 전자-광학 층 대신, 전기영동 층과 같은 다른 타입의 전자-광학 층도 이후 사용될 수 있다.
본 발명의 두 번째 목적은 낮은 누설 전류와 낮은 임계 전압을 가지는, 도입부에서 언급된 타입의 장치를 제공하는 것이다. 이러한 목적은 기판으로부터 멀어지는 능동층의 면이 보호층과 접촉하게 하고, 이를 통해 상기 층이 동일한 패턴으로 구조화되게 함으로써 달성된다. 본 발명의 방법에 의해 얻어질 수 있는 이러한 구성은 원하는 결과를 준다.
유리한 일 실시예에서, 박막 트랜지스터는 하부-게이트 구조를 가진다. 즉, 이 경우 제 2 전극 층은 제 1 전극 층과 기판 사이에 위치한다. 이러한 점은 전술한 장점을 가지게 한다. 또 다른 실시예에서, 나중에 제거될 필요가 없는 포토레지스트가 구조화 전에 동일한 패턴으로 사용된다. 이는 박막 트랜지스터의 수명에 긍정적인 영향을 미치는 것으로 생각된다. 또한, 소스 전극과 드레인 전극은 소위 서로 맞물린 구조를 가질 때 유리하다. 이들 전극과 개재하는 채널의 바람직한 분해능(resolution)은 0.5 내지 5㎛의 크기를 가진다. 바람직하게, 박막 트랜지스터는 다수로 존재하고, 통합된 회로를 형성하기 위해 원하는 패턴으로 상호연결될 수 있다.
특히 유리한 일 실시예에서, 박막 트랜지스터는 제 1 디스플레이 소자의 성분이고, 박막 트랜지스터를 구비한 추가 디스플레이 소자가 존재하며, 상기 제 1 및 추가 디스플레이 소자는 매트릭스로 배열된다. 이 경우, 장치는 여러 개의 디스플레이 소자-픽셀이라고도 알려진-를 구비한 디스플레이 디바이스이다. 디스플레이 디바이스에 있어서, 이웃하는 트랜지스터 사이의 누설 전류는 매우 적은 것이 특히 중요하다.
본 발명의 이들 및 다른 양태는 이후 설명된 실시예를 참조하여 분명해지고 상세히 설명된다.
도 1에서 개략적으로 도시되고, 일정비율로 작성되지 않은 박막 트랜지스터(10)는 소스 전극(21)과 드레인 전극(22)이 그 위에 놓여 있는 전기 절연 기판(1)을 포함하는데, 상기 전극(21, 22)은 채널(23)에 의해 서로 분리되고, 제 1 전극 층(2)에서 한정된다. 또한, 기판(1) 위에는 제 2 전극 층(3)이 존재하고, 제 2 전극 층(3)기판(1) 내에는 게이트 전극(24)이 한정된다. 게이트 전극(24)이 제 1 전극 층(2)에 평행하게 투영될 때, 게이트 전극(24)은 채널(23)을 사실상 덮게 된다. 또한, 반도체 물질을 포함하는 중간층(4)과 능동층(5)이 존재한다.
상기 층(2, 3, 4, 5)은 제 2 전극 층(3), 중간층(4), 제 1 전극 층(2) 및 능동층(5)의 순서로 기판(1) 위에 존재한다. 기판을 평면화하기 위해, 도시되지 않은 폴리비닐알코올의 절연 평면화 층이 존재한다. 제 2 전극 층(3)은 금을 포함하고, 알려진 방식대로 노광되고 현상된 감광성 레지스트에 의해 원하는 대로 패터닝된다. 제 2 전극 층(3)과 중간층(4) 사이에는 중간층(4)에서 핀홀(pinhole)이 형성되는 것을 방지하기 위해, 예시되지 않은 CH3-(CH2)15-SH의 단층이 도포될 수 있다. 중간층(4)은 벤조시클로부텐, 폴리이미드, 폴리비닐페놀 또는 이 경우 포토레지스트 HPR504인 포토레지스트와 같은 광-능동성의(photo-active) 유기 유전체를 포함한다. 제 1 전극 층(2)은 이 경우 금을 포함한다. 제 1 전극 층(2)은 증발(vaporization)에 의해 도포되고, 알려진 방식대로 포토리쏘그래피 방식으로 구조화된다. 제 1 전극 층(2)에는, 폴리-3-헥실티오펜의 능동층(5)이 50㎚의 두께로 도포된다. 반도체 층(5)의 적어도 일부는 채널(23)에 있다.
본 발명에 따르면, 능동층(5) 위에는 보호층(6)이 존재하고, 이러한 보호층은 이 예에서 폴리메틸메타크릴레이트(PMMA)를 포함하고, 40㎚의 두께를 가진다. 능동층이 클로로포름에서 스핀 될 때, 에틸메틸케톤이 보호층에 대한 용매로서 사용된다. 이 경우 CK6020L인 포토레지스트(7)는 스핀 코팅에 의해 보호층으로 도포된다. 이는 안전한 용매(safe-solvent) 버전으로 공급된다. UV 복사(λ=365㎚)에 의해 포토레지스트(7)의 노광 후, 포토레지스트는 90℃에서 건조된다. 1분의 기간 동안 120℃에서 건조된 후, 보호층(6)과 능동층(5)은 반응성 이온 에칭에 의해 패터닝된다. 이로 인해 제 1 전극 층(2)은 에칭 정지 층의 역할을 하게 된다.
도 2는 소스와 게이트 전극(21, 22) 사이의 전류(Id)(단위 A)가 게이트 전극(24) 상의 전압의 함수로서 그려지는 그래프를 도시한다. 유기 반도체 물질의 p-타입 특성 때문에, 게이트 전극에 음의 전압이 인가될 때 전류가 흐른다. 실시예의 다른 예에서는, 사전 공개되지 않은 출원 EP03100177.9(PHNL030112)호에 기술된 바와 같이, n-타입 반도체 물질 또는 n-타입과 p-타입 특성을 가진 능동층도 사용될 수 있다. 실선은 본래의 특성을 보여주고, 가장 아래의 점선은 보호층(6)이 없는 결과를 보여주며, 가장 위의 점선은 보호층(6)이 있는 결과를 보여준다.
도 3은 도 2와 동일한 그래프를 도시하지만, 다른 물질에 대한 것이다. 이 경우, 펜타센이 반도체 물질로서 사용되었다. 이의 전구 물질(이탈기로서 테트라-클로로시클로헥사딘 결합을 가진)이 운반체 물질로서 폴리스티렌을 가진 능동층으로서 도포된다. 이는 이후 200℃에서 펜타센으로 바뀐다. 보호층으로서, 상업적으로 이용 가능한 물질인 Zeonex가 스핀에 의해 도포되었고, 이 경우 용매로는 시클로헥산이 사용되었다. HPR504가 포토레지스트로서 사용되었다. 여기서는 운반체 물질이 1중량%의 양만큼 포함되었다. 사용된 용매는 디클로로메탄이었다. 실선은 구조화되지 않고, 상부 층이 없는 본래의 특성을 도시한다. 그래프에서 가장 오른쪽의 점선은 보호층(6)이 사용되지 않을 때의 결과를 도시한다. 다른 점선은 능동층이 구조화될 때의 결과를 도시한다.
전술한 바와 같이, 본 발명은 유기 반도체 물질을 포함하는 능동층을 구비한 박막 트랜지스터를 포함하는 전자 장치의 제조에 이용 가능하다.

Claims (10)

  1. 유기 반도체 물질을 포함하는 능동층을 구비한 박막 트랜지스터를 포함하는 전자 장치 제조 방법으로서,
    - 상기 유기 반도체 물질이나 그것의 전구 물질을 구비한 상기 능동층을 기판에 도포하는 단계;
    - 보호층을 상기 능동층에 도포하는 단계;
    - 포토레지스트를 도포하고, 노광하며, 현상하는 단계;
    - 상기 포토레지스트에서 상기 패턴에 따라 상기 보호층과 상기 능동층을 패터닝하는 단계를 포함하는, 전자 장치 제조 방법.
  2. 제 1항에 있어서, 상기 능동층은 운반체 물질과 상기 유기 반도체 물질의 화합물을 포함하는 것을 특징으로 하는, 전자 장치 제조 방법.
  3. 제 2항에 있어서, 펜타센은 유기 반도체 물질인 것을 특징으로 하는, 전자 장치 제조 방법.
  4. 제 1항에 있어서, 상기 보호층과 상기 능동층은 건식 에칭의 도움을 받아 한 단계로 구조화되는 것을 특징으로 하는, 전자 장치 제조 방법.
  5. 제 4항에 있어서, 상기 능동층과 상기 기판 사이에, 에칭 중지 층의 역할을 하는 금속 전극 층이 존재하는 것을 특징으로 하는, 전자 장치 제조 방법.
  6. 제 1항에 있어서, 상기 능동층의 도포 전에 다음 단계, 즉
    - 제 1 전극 층에서 상기 박막 트랜지스터에 대한 소스 전극과 드레인 전극을 한정하는 단계;
    - 유전 물질의 중간층을 도포하는 단계; 및
    - 전도성 물질의 제 2 전극 층에서 상기 박막 트랜지스터의 게이트 전극을 한정하는 단계가 수행되는 것을 특징으로 하는, 전자 장치 제조 방법.
  7. 서로 하나의 채널에 의해 분리되는 소스 전극과 드레인 전극, 및 유전 물질에 의해 상기 채널과 분리되는 게이트 전극을 구비한 박막 트랜지스터를 포함하는 전자 장치로서, 상기 장치는 기판을 가지고, 상기 기판의 한 면에는
    - 유기 반도체 물질을 포함하고 그 내부에 상기 채널이 위치하는 능동층;
    - 상기 소스 전극과 드레인 전극이 그 내부에 한정되는 제 1 전극 층;
    - 유전 물질의 중간층, 및
    - 상기 게이트 전극이 그 내부에서 한정되는 제 2 전극 층으로서, 상기 제 1 전극 층으로 수직으로 투영될 때, 상기 게이트 전극은 상기 채널을 사실상 덮는, 전자 장치에 있어서,
    상기 기판으로부터 반대쪽을 향하는 능동층의 면은 보호층과 접촉하고, 상기 보호층은 유사한 패턴으로 구조화되는 것을 특징으로 하는, 박막 트랜지스터를 포함하는 전자 장치.
  8. 제 7항에 있어서, 상기 능동층은 운반체 물질을 포함하고, 상기 보호층은 유기 물질을 포함하여, 상기 운반체 물질과 상기 유기 물질은 서로 다른 것을 특징으로 하는, 박막 트랜지스터를 포함하는 전자 장치.
  9. 제 7항에 있어서, 상기 제 2 전극 층은 상기 기판과 상기 제 1 전극 층 사이에 위치하는 것을 특징으로 하는, 박막 트랜지스터를 포함하는 전자 장치.
  10. 제 7항에 있어서, 상기 박막 트랜지스터는 제 1 디스플레이 소자의 성분이고;
    박막 트랜지스터를 구비한 디스플레이 소자가 추가로 존재하며, 상기 제 1 및 추가 디스플레이 소자는 매트릭스로 배열되는 것을 특징으로 하는, 박막 트랜지스터를 포함하는 전자 장치.
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