KR20050107291A - 동작 모드가 별도로 설정되는 메모리 장치들을 구비하는메모리 시스템 및 동작 모드 설정 방법 - Google Patents

동작 모드가 별도로 설정되는 메모리 장치들을 구비하는메모리 시스템 및 동작 모드 설정 방법 Download PDF

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Abstract

동작 모드가 별도로 설정되는 메모리 장치들을 구비하는 메모리 시스템 및 동작 모드 설정 방법이 개시된다. 본 발명의 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들을 구비하는 메모리 모듈 및 메모리 컨트롤러를 구비한다. 메모리 컨트롤러는 클럭 신호 및 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하고, 상기 메모리 장치들 중 대응되는 메모리 장치만을 별도로 제어하는 인식 신호를 발생한다. 상기 메모리 장치는 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 대응되는 상기 인식 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는다. 상기 인식 신호의 수는 상기 메모리 장치의 수와 동일하다. 상기 커맨드 어드레스 신호는 MRS(Mode Register Set) 커맨드이다. 본 발명에 따른 메모리 시스템 및 동작 모드 설정 방법은 메모리 시스템의 동일한 랭크에 속하는 메모리 장치들의 동작 모드를 별도로 제어할 수 있는 장점이 있다.

Description

동작 모드가 별도로 설정되는 메모리 장치들을 구비하는 메모리 시스템 및 동작 모드 설정 방법{Mode set memory devices by component in a memory system and method thereof}
발명은 메모리 시스템에 관한 것으로서, 특히 각각의 메모리 장치가 별도의 MRS(Mode Register Set) 커맨드에 의하여 동작 모드가 설정될 수 있는 메모리 시스템 및 동작 설정 방법에 관한 것이다.
일반적으로 디램(DRAM :Dynamic Random Access Memory)은 MRS(Mode Register Set) 커맨드에 의하여 CAS 레이턴시(latency), 버스트 렝스(burst length) 등의 여러 가지 파라미터와 동작 모드를 설정한다.
반도체 메모리 장치에서 랭크(rank)라 함은 하나의 칩 선택 신호에 의하여 제어되는 다수개의 디램들을 말한다. 일반적인 메모리 시스템에서 랭크의 개수는 하나일 수도 있고 복수 개일 수도 있다.
동일한 랭크에 있는 모든 디램들은 칩 선택 신호, 커맨드 및 어드레스 신호들이 통과하는 버스를 공유한다. 따라서, 어드레스 버스를 이용하여 MRS 커맨드를 전송하는 경우 동일한 랭크 내부의 디램들은 모두 동일한 동작 모드를 설정하게 된다.
그러나, 동일한 랭크 안의 각각의 디램의 동작 모드 또는 파라미터를 서로 다르게 제어해야할 필요가 있다.
도 1은 일반적인 메모리 시스템의 구조를 설명하는 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(10)와 메모리 모듈(20)을 구비한다. 메모리 모듈(20)은 복수개의 메모리 장치들(30)을 구비한다. 복수개의 메모리 장치들(30)은 하나의 칩 선택 신호(미도시)에 응답하여 제어된다. 즉, 도 1에 도시된 메모리 모듈(20)은 하나의 랭크를 구비한다. 메모리 모듈(20)의 메모리 장치들(30)은 메모리 컨트롤러(10)로부터 클럭 신호(CK)와 커맨드 어드레스 신호(CA)를 공통으로 수신한다. 그리고, 메모리 장치들(30) 각각은 메모리 컨트롤러(10)와 데이터(DATA1 ~ DATA9) 및 데이터 스트로브 신호(미도시)를 주고받는다.
도 2는 도 1의 메모리 장치의 구조를 설명하는 도면이다.
도 2를 참조하면, 메모리 장치(30)는 커맨드 디코더(31), 내부 클럭 발생부(32), 데이터 입출력 버퍼(34) 및 메모리 셀 어레이(36)를 구비한다. 커맨드 디코더(31)는 메모리 컨트롤러(10)로부터 커맨드 어드레스 신호(CA)를 수신하고 디코딩 하여 내부 커맨드(IMRS, IREAD, IWRITE)를 발생한다.
내부 커맨드(IMRS, IREAD, IWRITE)는 입력되는 커맨드 어드레스 신호(CA)에 따라서 기입 커맨드(IWRITE), 독출 커맨드(IREAD) 또는 MRS 커맨드(IMRS)일 수 있다. 내부 클럭 발생부(32)는 클럭 신호(CK)와 내부 커맨드(IMRS, IREAD, IWRITE)에 응답하여 내부 클럭 신호(ICLK)를 발생한다.
데이터 입출력 버퍼(34)는 내부 클럭 신호(ICLK)에 응답하여 데이터 스트로브 신호(DQS)와 함께 입력되는 데이터(DATA)를 내부 데이터(IDATA)로서 메모리 셀 어레이(36)에 저장한다.
또는 데이터 입출력 버퍼(34)는 메모리 셀 어레이(36)에 저장된 내부 데이터(IDATA)를 내부 클럭 신호(ICLK)에 응답하여 외부의 메모리 컨트롤러(10)로 출력한다.
그러나, 도 1에 도시된 것처럼, 각각의 메모리 장치(30)는 메모리 컨트롤러(10)로부터 데이터(IDATA)를 수신하는 시점은 동일하지만 클럭 신호(CK)를 수신하는 시점이 서로 다르다. 각각의 메모리 장치(30)가 클럭 신호(CK)를 수신하는 시점은 시간 T 만큼씩 차이가 난다.
따라서, 클럭 신호(CK)에 응답하여 발생되는 내부 클럭 신호(ICLK)의 발생 시점도 각각의 메모리 장치(30)마다 다르다. 각각의 메모리 장치(30)의 내부 클럭 신호(ICLK)의 발생시점의 차이는 데이터(IDATA)를 저장하는 시점 또는 출력하는 시점이 각각의 메모리 장치(30)마다 다르게 되는 원인이 된다.
도 3은 도 1의 메모리 시스템의 데이터 독출 동작을 설명하는 타이밍도이다.
도 3에서는 메모리 모듈(20)의 제 1 메모리 장치(M1), 제 5 메모리 장치(M5) 및 제 9 메모리 장치(M9)의 독출 동작에 대해서 설명한다. 도 3에서 알 수 있는 것과 같이, 제 1 메모리 장치(M1), 제 5 메모리 장치(M5) 및 제 9 메모리 장치(M9)가 각각 클럭 신호(CK1, CK5, CK9)를 수신하는 시점이 다르다.
따라서, 각각의 메모리 장치(M1, M5, M9)가 내부 클럭 신호(ICLK1, ICLK5, ICLK9)를 발생하는 시점도 다르다. 도 3에서는 제 1 내부 클럭 신호(ICLK1)가 발생되는 시점이 제 5 내부 클럭 신호(ICLK5)가 발생되는 시점보다 4T 시간만큼 빠르고 제 9 내부 클럭 신호(ICLK9)가 발생되는 시점이 제 5 내부 클럭 신호(ICLK5)가 발생되는 시점보다 4T 시간만큼 느린 것으로 도시되어 있다.
도 3은 데이터 독출 동작을 설명하고 있으므로, 메모리 셀 어레이(36)에 저장된 내부 데이터(IDATA)가 내부 클럭 신호(ICLK1, ICLK5, ICLK9)에 동기 되어 출력된다.
제 1 데이터(DATA1)와 제 5 데이터(DATA5) 및 제 9 데이터(DATA9)가 출력되는 시점이 서로 다른 것을 알 수 있다. 즉, 외부로 출력되는 데이터들(DATA1, DATA5, DATA9)은 데이터 스큐(skew)(DSK)를 가진다.
도 4는 도 1의 메모리 시스템의 데이터 기입 동작을 설명하는 타이밍도이다.
도 4에서 알 수 있는 것과 같이, 제 1 메모리 장치(M1), 제 5 메모리 장치(M5) 및 제 9 메모리 장치(M9)가 각각 클럭 신호(CK1, CK5, CK9)를 수신하는 시점이 다르다.
따라서, 각각의 메모리 장치(M1, M5, M9)가 내부 클럭 신호(ICLK1, ICLK5, ICLK9)를 발생하는 시점도 다르다. 도 4에서는 제 1 내부 클럭 신호(ICLK1)가 발생되는 시점이 제 5 내부 클럭 신호(ICLK5)가 발생되는 시점보다 4T 시간만큼 빠르고 제 9 내부 클럭 신호(ICLK9)가 발생되는 시점이 제 5 내부 클럭 신호(ICLK5)가 발생되는 시점보다 4T 시간만큼 느린 것으로 도시되어 있다. 도 4는 데이터 기입 동작을 설명하고 있으므로, 외부에서 입력되는 데이터(DATA)가 내부 클럭 신호(ICLK1, ICLK5, ICLK9)에 동기 되어 메모리 셀 어레이(36)에 저장된다.
제 1 내부 데이터(IDATA1)와 제 5 내부 데이터(IDATA5) 및 제 9 내부 데이터(IDATA9)가 발생되는 시점이 서로 다른 것을 알 수 있다. 즉, 메모리 셀 어레이(36)에 저장되는 내부 데이터들(IDATA1, IDATA5, IDATA9)은 데이터 스큐(DSK)를 가진다.
이와 같이 도 1의 메모리 모듈(20)의 메모리 장치들(30)은 클럭 신호(CK)의 수신 시점이 각각의 메모리 장치(30)마다 다름으로 인하여 데이터(DATA)를 저장하거나 독출하는데 스큐가 발생된다.
따라서, 메모리 장치들(30)이 내부 클럭 신호(ICLK)를 서로 동일한 시점에 발생하도록 할 필요가 있다. 그러기 위해서는 동일한 랭크 내부의 메모리 장치들(30)의 동작 모드 또는 파라미터를 각각 다르게 제어할 수 있는 방법이 필요하다.
본 발명이 이루고자하는 기술적 과제는 동작 모드를 다르게 설정할 수 있는 메모리 장치들을 구비하는 메모리 시스템을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 메모리 시스템이 구비하는 각각의 메모리 장치들의 동작 모드를 서로 다르게 설정하는 동작 모드 설정 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들을 구비하는 메모리 모듈 및 메모리 컨트롤러를 구비한다.
메모리 컨트롤러는 클럭 신호 및 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하고, 상기 메모리 장치들 중 대응되는 메모리 장치만을 별도로 제어하는 인식 신호를 발생한다. 상기 인식 신호의 수는 상기 메모리 장치의 수와 동일하다.
상기 메모리 장치는 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 대응되는 상기 인식 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는다.
상기 커맨드 어드레스 신호는 MRS(Mode Register Set) 커맨드이다. 상기 MRS 커맨드는 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드이다.
상기 각각의 메모리 장치는 내부 클럭 발생부, 커맨드 디코더, 데이터 입출력 버퍼 및 메모리 셀 어레이를 구비한다.
내부 클럭 발생부는 상기 클럭 신호 및 내부 커맨드를 수신하고 상기 인식 신호에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절한다. 커맨드 디코더는 상기 커맨드 어드레스 신호를 디코딩 하여 상기 내부 커맨드를 상기 내부 클럭 발생부로 인가한다.
데이터 입출력 버퍼는 데이터 및 데이터 스트로브 신호를 수신하고 상기 내부 클럭 신호에 응답하여 내부 데이터를 출력하거나 수신한다. 메모리 셀 어레이는 상기 데이터 입출력 버퍼로부터 상기 내부 데이터를 수신하여 저장하거나 상기 입출력 버퍼로 내부 데이터를 출력한다. 상기 내부 커맨드는 상기 MRS 커맨드일 수 있다. 상기 내부 클럭 발생부는 상기 인식 신호가 활성화되면 상기 내부 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하여 상기 메모리 장치들의 상기 내부 클럭 신호의 발생 시점이 서로 일치되도록 하는 제어부를 구비한다.
상기 인식 신호는 대응되는 상기 메모리 장치의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력된다. 상기 메모리 장치들은 대응되는 상기 인식 신호와 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정한 후에 정상 동작을 수행한다. 상기 복수개의 메모리 장치들은 칩 선택 신호에 응답하여 동시에 활성화될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 복수개의 메모리 랭크들 및 메모리 컨트롤러를 구비한다.
복수개의 메모리 랭크들은 칩 선택 신호에 응답하여 동시에 활성화 또는 비활성화 된다. 메모리 컨트롤러는 상기 각각의 메모리 랭크들을 제어하는 클럭 신호를 발생한다.
상기 복수개의 메모리 랭크들 중 일부는 내부의 각각의 메모리 장치가 별도의 MRS 커맨드에 응답하여 별개의 동작 모드를 설정한다. 상기 복수개의 메모리 랭크들 중 나머지는 내부의 메모리 장치가 MRS 커맨드에 응답하여 동일한 동작 모드를 설정한다.
상기 메모리 컨트롤러는 상기 별도의 MRS 커맨드에 응답하여 동작되는 상기 메모리 장치들을 각각 활성화 또는 비활성화 시키는 인식 신호를 발생하고, 활성화된 상기 인식 신호에 대응되는 상기 메모리 장치는 대응되는 상기 MRS 커맨드에 응답하여 동작 모드를 설정하고, 비활성화된 상기 인식 신호에 대응되는 상기 메모리 장치는 대응되는 상기 MRS 커맨드에 응답하여 동작 모드를 설정하지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들을 구비하는 메모리 모듈 및 상기 메모리 장치들을 제어하는 클럭 신호 및 커맨드 어드레스 신호를 발생하는 메모리 컨트롤러를 구비하고, 상기 복수개의 메모리 장치들은 각각 대응되는 인식 신호 및 MRS 커맨드에 응답하여 내부 클럭 신호의 발생 시점을 제어한다. 상기 인식 신호의 수는 상기 메모리 장치들의 수와 동일하다.
상기 인식 신호는 상기 메모리 컨트롤러로부터 발생되고, 상기 인식 신호가 활성화되면 대응되는 상기 메모리 장치는 상기 MRS 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 제어하고, 상기 인식 신호가 비 활성화되면 대응되는 상기 메모리 장치는 상기 MRS 커맨드에 응답하여 상기 내부 클럭 신호의 발생시점을 제어하지 않는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 동작 모드 설정 방법은 복수개의 메모리 장치들에 각각의 MRS 커맨드를 인가하여 동작 모드를 설정하는 방법에 있어서, MRS 키 어드레스 코드의 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨인지 로우 레벨인지 판단하는 단계, MRS 키 어드레스 코드의 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면, 인식 신호를 대응되는 메모리 장치들로 인가하는 단계, 상기 인식 신호와 상기 MRS 커맨드에 응답하여 상기 메모리 장치들의 동작 모드를 설정하는 단계 및 정상 동작을 수행하는 단계를 구비한다. 상기 동작 모드를 설정하는 단계는 상기 인식 신호가 활성화 상태인지 비활성화 상태인지를 판단하는 단계 및 상기 인식 신호가 활성화 상태이면, MRS 커맨드에 응답하여 상기 메모리 장치의 동작 모드를 설정하는 단계를 구비한다.
상기 메모리 장치의 동작 모드를 설정하는 단계는 클럭 신호 및 MRS 커맨드를 수신하고 상기 인식 신호에 응답하여 내부 클럭 신호의 발생 시점을 조절하는 단계 및 데이터 및 데이터 스트로브 신호를 수신하고 상기 내부 클럭 신호에 응답하여 상기 데이터를 내부 데이터로서 저장하거나 내부 데이터를 상기 내부 클럭 신호에 응답하여 상기 데이터로서 출력하는 단계를 구비한다.
상기 내부 클럭 신호의 발생 시점을 조절하는 단계는 상기 인식 신호가 활성화되면 상기 MRS 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하여 상기 메모리 장치들의 상기 내부 클럭 신호의 발생 시점이 서로 일치되도록 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들을 구비하는 메모리 모듈 및 클럭 신호 및 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하는 메모리 컨트롤러를 구비한다.
상기 메모리 장치들은 각각 상기 메모리 장치의 제 1 핀을 통하여 수신되는 신호를 상기 메모리 장치가 정상 동작을 수행하도록 하는 노말 동작 신호 또는 상기 메모리 장치의 동작 모드를 설정하도록 제어하는 인식 신호로서 간주하며, 상기 인식 신호는 상기 메모리 컨트롤러로부터 발생되고 상기 메모리 장치들의 수와 동일한 수만큼 발생된다.
상기 제 1 핀은 데이터 마스크 핀 또는 데이터 스트로브 핀 이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들을 구비하는 메모리 모듈 및 클럭 신호 및 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하고, 상기 메모리 장치들 중 대응되는 메모리 장치만을 별도로 제어하는 인식 신호를 발생하는 메모리 컨트롤러를 구비한다.
상기 복수개의 메모리 장치들은 각각 제 1 모드에서, 대응되는 상기 인식 신호 및 상기 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정되며, 제 2 모드에서, 소정의 커맨드 어드레스 신호에 응답하여 상기 제 1 모드에서 설정된 동작 모드에 따라 동작한다.
상기 복수개의 메모리 장치들 중에서 일부는 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 리프레시 동작 모드를 설정하고,
상기 복수개의 메모리 장치들 중에서 다른 일부는 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정한다.
상기 제 1 모드는 상기 메모리 장치들의 정상 동작 이전에 상기 메모리 장치들의 동작 모드를 설정하는 모드이고, 상기 제 2 모드는 상기 메모리 장치들이 정상 동작을 수행하는 모드이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 복수개의 제 1 메모리 장치들 및 복수개의 제 2 메모리 장치들을 구비한다. 상기 복수개의 제 1 및 제 2 메모리 장치들은 인식 신호에 응답하여 동작 모드를 설정하며, 정상 동작 모드에서 동일한 커맨드 어드레스 신호에 응답하여 서로 다른 동작을 수행한다.
상기 복수개의 제 1 및 제 2 메모리 장치들은 각각 제 1 모드에서, 대응되는 상기 인식 신호 및 소정의 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정된다.
상기 복수개의 제 1 메모리 장치들은 상기 제 1 모드에서, 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 리프레시 동작 모드를 설정하고, 상기 복수개의 제 2 메모리 장치들은 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정한다.
상기 메모리 시스템은 클럭 신호 및 상기 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하고, 상기 인식 신호를 발생하는 메모리 컨트롤러를 더 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 제 1 메모리 장치 및 제 2 메모리 장치를 구비하는 메모리 시스템에 관한 것이다. 상기 제 1 및 제 2 메모리 장치들은 정상 동작 모드에서 동일한 커맨드 어드레스 신호에 응답하여 서로 다른 동작을 수행한다.
상기 제 1 및 제 2 메모리 장치들은 각각 제 1 모드에서, 칩 선택 신호 및 소정의 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정된다.
상기 제 1 및 제 2 메모리 장치들은 상기 제 1 모드에서, 인가되는 상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 상기 칩 선택 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는다.
상기 메모리 시스템은 클럭 신호 및 상기 커맨드 어드레스 신호를 이용하여 상기 제 1 및 제 2 메모리 장치들의 동작을 제어하고, 상기 칩 선택 신호를 발생하는 메모리 컨트롤러를 더 구비한다.
상기 제 1 메모리 장치는 상기 메모리 컨트롤러로부터 상기 클럭 신호 및 상기 커맨드 어드레스 신호를 직접 수신하고, 상기 제 2 메모리 장치는 클럭 신호 및 상기 커맨드 어드레스 신호를 상기 제 1 메모리 장치를 통하여 수신한다.
상기 제 1 메모리 장치 및 상기 제 2 메모리 장치는 상기 메모리 컨트롤러로부터 상기 클럭 신호 및 상기 커맨드 어드레스 신호를 직접 수신한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들을 장착하는 복수개의 제 1 메모리 모듈들 및 복수개의 메모리 장치들을 장착하는 복수개의 제 2 메모리 모듈들을 구비한다.
상기 제 1 및 제 2 메모리 모듈들은 정상 동작 모드에서 동일한 커맨드 어드레스 신호에 응답하여 서로 다른 동작을 수행한다. 상기 복수개의 제 1 및 제 2 메모리 모듈들은 각각 제 1 모드에서, 칩 선택 신호 및 소정의 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정된다.
상기 복수개의 제 1 메모리 모듈들은 상기 제 1 모드에서, 상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 리프레시 동작 모드를 설정하고, 상기 복수개의 제 2 메모리 모듈들은 상기 첩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 5를 참조하면, 메모리 시스템(500)은 복수개의 메모리 장치들(530)을 구비하는 메모리 모듈(520) 및 메모리 컨트롤러(510)를 구비한다. 메모리 컨트롤러(510)는 클럭 신호(CK) 및 커맨드 어드레스 신호(CA)를 이용하여 메모리 장치들(530)의 동작을 제어하고, 메모리 장치들(530) 중 대응되는 메모리 장치(530)만을 별도로 제어하는 인식 신호(ID)를 발생한다.
메모리 장치(530)는 대응되는 인식 신호(ID)가 활성화되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드를 설정하고, 대응되는 인식 신호(ID)가 비활성화 되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드를 설정하지 않는다.
도 6은 도 5의 메모리 장치의 구조를 설명하는 도면이다.
각각의 메모리 장치(530)는 내부 클럭 발생부(610), 커맨드 디코더(620), 데이터 입출력 버퍼(630) 및 메모리 셀 어레이(640)를 구비한다.
도 5의 메모리 시스템(500)의 메모리 모듈(520)에 도시된 메모리 장치들(530)은 하나의 랭크를 형성한다. 즉, 메모리 장치들(530)이 하나의 칩 선택 신호(미도시)에 응답하여 제어된다.
메모리 모듈(520)에는 하나의 랭크가 구비하는 메모리 장치들(530)만 도시되었으나 메모리 모듈(520)은 랭크를 더 구비할 수 있다. 도 1의 메모리 시스템(100)이 데이터 스큐(skew)를 가지는 문제점을 해결하기 위하여 도 5의 메모리 시스템(500)은 인식 신호(ID)를 이용한다.
각각의 메모리 장치(530)는 대응되는 인식 신호(ID)를 메모리 컨트롤러(510)로부터 수신하여 제어된다. 활성화 된 인식 신호(ID)를 수신하는 메모리 장치(530)는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드가 설정된다. 비활성화 된 인식 신호(ID)를 수신하는 메모리 장치(530)는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드가 설정되지 않는다. 즉, 각각의 메모리 장치(530)가 수신되는 인식 신호(ID)에 따라 동작 모드를 서로 다르게 설정할 수 있다.
설정되는 동작 모드의 내용은 다양할 수 있다. 예를 들어, 도 1에서 문제된 내부 클럭 신호의 발생 시점을 조절하는 모드일 수도 있고 CAS 레이턴시(latency)나 버스트 렝스(burst length) 등의 파라미터를 다르게 설정하는 모드일 수도 있다.
이하에서는 설명의 편의를 위하여 내부 클럭 신호의 발생 시점을 조절하는 동작 모드 설정에 한정하여 도 5의 메모리 시스템(500)의 동작을 설명한다.
그러나, 인식 신호(ID)를 이용하여 각각의 메모리 장치(530)의 동작 모드를 서로 다르게 설정하는 본 발명의 기술적 사상이 내부 클럭 신호의 발생 시점을 조절하는 것에만 한정되는 것이 아님은 당업자에게 자명하다.
메모리 모듈(520)의 메모리 장치들(530)은 클럭 신호(CK)를 도 1의 메모리 모듈(20)과 동일한 방식으로 수신한다. 따라서, 제 1 메모리 장치(M1)와 제 5 메모리 장치(M5) 및 제 9 메모리 장치(M9)는 클럭 신호(CK)를 수신하는 시점이 다르다.
그러나, 종래와는 달리 도 5의 메모리 장치들(530)은 내부 클럭 신호(ICLK)를 발생하는 시점이 모두 동일하다. 커맨드 어드레스 신호(CA)에 응답하여 각각의 메모리 장치(530)가 내부 클럭 신호(ICLK)의 발생 시점을 조절하기 때문이다.
커맨드 어드레스 신호(CA)는 MRS(Mode Register Set) 커맨드(IMRS)이다. 기입 커맨드(IWRITE)나 독출 커맨드(IREAD)가 아니다. MRS 커맨드(IMRS)는 메모리 장치(530)의 내부 클럭 신호(ICLK)의 발생 시점을 조절한다.
MRS 커맨드(IMRS)는 MRS 키 어드레스 코드의 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 메모리 컨트롤러(510)가 인식 신호(ID)를 발생하지 아니하는 모드이다. 반대로, MRS 키 어드레스 코드의 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 메모리 컨트롤러(510)가 인식 신호(ID)를 발생한다.
본 발명의 실시예에 사용되는 MRS 커맨드(IMRS)는 A0 ~ A12까지의 어드레스 코드 부분과 BA0, BA1, BA2의 3개의 뱅크 어드레스 부분으로 구분된다. 어드레스 코드의 논리 레벨에 따라 버스트 렝스(burst length), 카스 레이턴시(CAS latency) 등의 값이 결정된다. 뱅크 어드레스의 논리 값에 따라 현재가 MRS 사이클인지 아닌지가 결정된다. 어드레스 코드와 뱅크 어드레스를 합쳐 MRS 키 어드레스 코드라고 부른다. 종래의 MRS 커맨드는 BA0와 BA1의 두 개의 뱅크 어드레스만을 구비한다.
그러나, 본 발명의 실시예에서 사용되는 MRS 커맨드(IMRS)는 BA2 라는 제 3 뱅크 어드레스를 더 구비한다.
MRS 커맨드(IMRS)의 MRS 키 어드레스 코드의 제 3 뱅크 어드레스(BA2)의 논리 레벨이 로우 레벨이면 메모리 컨트롤러(510)가 인식 신호(ID)를 발생하지 아니하는 모드이다. 반대로, MRS 키 어드레스 코드의 제 3 뱅크 어드레스(BA2)의 논리 레벨이 하이 레벨이면 메모리 컨트롤러(510)가 인식 신호(ID)를 발생하는 모드이다.
MRS 커맨드(IMRS)의 제 3 뱅크 어드레스(BA2)의 논리 레벨이 하이 레벨이어서 메모리 컨트롤러(510)가 인식 신호(ID)를 발생하면 인식 신호(ID)의 논리 레벨에 따라 대응되는 메모리 장치(530)는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드를 설정하거나 설정하지 아니한다. 도 6의 커맨드 디코더(620)는 커맨드 어드레스 신호(CA)를 디코딩 하여 내부 커맨드(IMRS, IREAD, IWRITE)를 내부 클럭 발생부(610)로 인가한다. 인식 신호(ID)가 발생되는 경우 커맨드 어드레스 신호(CA)는 MRS 커맨드이므로 커맨드 디코더(620)가 발생하는 내부 커맨드는 MRS 커맨드(IMRS)이다.
내부 클럭 발생부(610)는 클럭 신호(CK) 및 내부 커맨드(IMRS, IREAD, IWRITE), 즉 MRS 커맨드(IMRS)를 수신하고 인식 신호(ID)에 응답하여 내부 클럭 신호(ICLK)의 발생 시점을 조절한다.
내부 클럭 발생부(610)는 인식 신호(ID)가 활성화되면 MRS 커맨드(IMRS)에 응답하여 내부 클럭 신호(ICLK)의 발생 시점을 조절하여 메모리 장치들(530)의 내부 클럭 신호(ICLK)의 발생 시점이 서로 일치되도록 하는 제어부(650)를 구비한다.
도 7은 인식 신호와 MRS 커맨드의 관계를 설명하는 도면이다.
도 7에서 인식 신호(ID)는 로우 레벨일 경우 활성화되는 것으로 도시된다. 그러나 인식 신호(ID)가 반드시 로우 레벨에서만 활성화되는 것이 아님은 당업자에게 자명하다. 인식 신호(ID)는 동시에 모두 활성화될 수도 있고 도 7에 도시된 것처럼 시간 간격을 가지고 순차적으로 활성화될 수도 있다. 제 1 인식 신호(ID1)만 활성화되고 나머지 인식 신호(ID2~ ID9)는 비활성화 되면 제 1 메모리 장치(M1)만 MRS 커맨드(IMRS)를 수신하여 동작 모드를 설정하고 나머지 메모리 장치들(M2~M9)은 MRS 커맨드(IMRS)에 응답하지 아니한다.
이때 제 1 메모리 장치(M1)로 인가된 MRS 커맨드(IMRS)는 제 1 메모리 장치(M1)의 내부 클럭 신호(ICLK1)의 발생 시점을 4T 시간만큼 늦추어 제 5 메모리 장치(M5)의 내부 클럭 신호(ICLK5) 발생시점과 동일하게 하는 내용을 가진다.
제 5 인식 신호(ID5)만 활성화되고 나머지 인식 신호(ID1 ~ ID4, ID6 ~ID9)는 비활성화 되면 제 5 메모리 장치(M5)만 MRS 커맨드(IMRS)를 수신하여 동작 모드를 설정하고 나머지 메모리 장치들(M1~M4, M6~M9)은 MRS 커맨드(IMRS)에 응답하지 아니한다. 이때 제 5 메모리 장치(M5)로 인가된 MRS 커맨드(IMRS)는 제 5 메모리 장치(M5)의 내부 클럭 신호(ICLK5)의 발생 시점을 종래의 발생시점과 동일하게 유지시키는 내용을 가진다.
제 9 인식 신호(ID9)만 활성화되고 나머지 인식 신호(ID1~ ID8)는 비활성화 되면 제 9 메모리 장치(M9)만 MRS 커맨드(IMRS)를 수신하여 동작 모드를 설정하고 나머지 메모리 장치들(M1~M8)은 MRS 커맨드(IMRS)에 응답하지 아니한다. 이때 제 9 메모리 장치(M9)로 인가된 MRS 커맨드(IMRS)는 제 9 메모리 장치(M9)의 내부 클럭 신호(ICLK9)의 발생 시점을 4T 시간만큼 빠르게 하여 제 9 메모리 장치(M9)의 내부 클럭 신호(ICLK9) 발생시점과 동일하게 하는 내용을 가진다.
내부 클럭 발생부(610)의 제어부(650)는 인식 신호(ID)가 활성화되면 MRS 커맨드(IMRS)에 응답하여 동작 모드를 제어하고 인식 신호(ID)가 비활성화 되면 MRS 커맨드(IMRS)에 응답하지 아니한다. 이와 같이, 제어부(650)는 인식 신호(ID)에 응답하여 MRS 커맨드(IMRS)를 수신하거나 수신하지 아니하는 스위치와 같은 기능을 수행한다.
데이터 입출력 버퍼(630)는 데이터(DATA) 및 데이터 스트로브 신호(DQS)를 수신하고 내부 클럭 신호(ICLK)에 응답하여 내부 데이터(IDATA)를 출력하거나 수신한다.
메모리 셀 어레이(640)는 데이터 입출력 버퍼(630)로부터 내부 데이터(IDATA)를 수신하여 저장하거나 데이터 입출력 버퍼(630)로 내부 데이터(IDATA)를 출력한다.
이와 같이, 본 발명의 실시예에 따른 메모리 시스템(500)의 메모리 장치들(530)은 활성화된 인식 신호(ID)를 수신하는 경우에만 입력되는 MRS 커맨드(IMRS)에 응답하여 동작 모드를 설정한다. 여기서 동작 모드는 앞서 설명된 것처럼 내부 클럭 신호(ICLK)의 발생 시점에 관한 것 일수도 있고 각종 파라미터의 설정에 관한 것 일수도 있다.
메모리 컨트롤러(510)는 동작 모드를 별도로 설정하고 싶은 메모리 장치(530)로만 활성화된 인식 신호(ID)를 인가하고 MRS 커맨드(IMRS)를 입력함으로써 동일한 랭크에 속하는 메모리 장치들을 별도로 제어할 수 있다. 도 5에는 하나의 메모리 모듈(520)이 하나의 랭크를 구비하는 것으로 도시되어 있다. 그러나, 메모리 모듈(520)은 복수개의 랭크를 구비할 수 있다.
복수개의 랭크들 중 일부 랭크들의 메모리 장치들은 종래의 메모리 시스템(100)과 같이 MRS 커맨드에 의하여 동작 모드가 동시에 설정되고 나머지 랭크들에 속한 메모리 장치들은 인식 신호에 응답하여 서로 다른 동작 모드를 설정할 수 있다.
인식 신호(ID)는 대응되는 메모리 장치(530)의 데이터 핀(미도시), 데이터 마스크 핀(미도시) 및 데이터 스트로브 핀(미도시) 중 하나의 핀으로 입력될 수 있다. 즉, 인식 신호(ID)를 위한 새로운 핀을 만들지 아니하고 기존의 핀을 이용하여 인식 신호(ID)를 인가한다.
인식 신호(ID)를 인가하여 메모리 장치들(530)의 동작 모드를 별도로 설정하는 동작은 메모리 시스템(500)의 모드 설정 초기에 수행된다. 각각의 메모리 장치들(530)의 동작 모드가 설정된 후 메모리 시스템(500)은 정상 동작을 수행한다. 여기서 정상 동작이란 데이터의 기입 동작 또는 독출 동작 등을 의미한다. 도 8은 도 5의 메모리 시스템의 데이터 독출 동작을 설명하는 타이밍도이다.
도 8을 참조하면, 도 3의 타이밍도와 달리 내부 클럭 신호(ICLK1, ICLK5, ICLK9)의 발생 시점이 동일하다. 그리고, 데이터 입출력 버퍼(630)로부터 출력되는 데이터(DATA1, DATA5, DATA9)도 스큐없이 동시에 출력되는 것을 알 수 있다.
도 9는 도 5의 메모리 시스템의 데이터 기입 동작을 설명하는 타이밍도이다.
도 9를 참조하면, 도 4의 타이밍도와 달리 내부 클럭 신호(ICLK1, ICLK5, ICLK9)의 발생 시점이 동일하다. 그리고, 데이터 입출력 버퍼(630)로부터 메모리 셀 어레이(640)로 저장되는 내부 데이터(IDATA1, IDATA5, IDATA9)도 스큐 없이 동시에 저장되는 것을 알 수 있다.
도 10은 도 5의 메모리 시스템의 동작을 설명하는 플로우 차트이다.
도 11은 도 10의 1030 단계를 설명하는 플로우 차트이다.
도 12는 도 11의 1120 단계를 설명하는 플로우 차트이다.
도 10을 참조하면, 메모리 시스템의 동작 모드 설정 방법(1000)은 MRS 키 어드레스 코드의 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨인지 로우 레벨인지 판단한다.(1010 단계)
앞서 설명된 것과 같이 MRS 키 어드레스 코드의 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면, 인식 신호(ID)를 대응되는 메모리 장치들(530)로 인가한다.(1020 단계) 만일 MRS 키 어드레스 코드의 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 인식 신호(ID)는 발생되지 아니한다.
인식 신호(ID)와 MRS 커맨드(IMRS)에 응답하여 메모리 장치들(530)의 동작 모드를 설정한다.(1030 단계)
좀 더 설명하면, 1030 단계는 인식 신호(ID)가 활성화 상태인지 비활성화 상태인지를 판단하고(1110 단계), 인식 신호(ID)가 활성화 상태이면, MRS 커맨드(IMRS)에 응답하여 메모리 장치의 동작 모드를 설정한다.(1120 단계)설정되는 동작 모드의 내용은 앞서 설명한 것과 같이 다양할 수 있다. 즉, 내부 클럭 신호(ICLK)의 발생시점을 조절할 수도 있고 각종 파라미터의 값을 설정할 수도 있다.
내부 클럭 신호(ICLK)의 발생시점을 조절하는 MRS 커맨드(IMRS)라면, 클럭 신호(CK) 및 MRS 커맨드(IMRS)를 수신하고 인식 신호(ID)에 응답하여 내부 클럭 신호(ICLK)의 발생 시점을 조절한다.(1210 단계)
즉, 인식 신호(ID)가 활성화되면 MRS 커맨드(IMRS)에 응답하여 내부 클럭 신호(ICLK)의 발생 시점을 조절하여 메모리 장치들(530)의 내부 클럭 신호(ICLK)의 발생 시점이 서로 일치되도록 한다.
그리고, 데이터(DATA) 및 데이터 스트로브 신호(DQS)를 수신하고 내부 클럭 신호(ICLK)에 응답하여 데이터(DATA)를 내부 데이터(IDATA)로서 저장하거나 내부 데이터(IDATA)를 내부 클럭 신호(ICLK)에 응답하여 데이터(DATA)로서 출력한다.(1220 단계) 각각의 메모리 장치들(530)의 동작 모드가 설정되면 메모리 시스템의 정상적인 동작을 수행한다.(1040 단계) 정상적인 동작이란 데이터(DATA)의 기입 또는 독출 동작을 의미한다.
도 13은 본 발명의 실시예에 따른 메모리 시스템을 위한 토폴로지들을 도시하는 블록 다이어그램이다.
도 5의 본 발명의 실시예에 따른 메모리 시스템(500)의 메모리 모듈(520)은 다양한 구조를 가질 수 있다. 도 13 내지 도 18은 메모리 모듈(520)의 다양한 구조를 설명한다.
도 13 내지 도 18에는 도 5에 도시된 인식 신호(ID)를 생략하였다. 그러나, 인식 신호(ID)는 여전히 데이터 핀(DQ), 데이터 마스크 핀(DM) 및 데이터 스트로브 핀(DQS)를 통하여 인가될 수 있다.
도 13의 메모리 모듈(520A)은 도 5의 본 발명의 실시예에 따른 메모리 모듈(520)의 구조와 유사하며 터미네이션(540A)을 더 구비한다. .
클락 신호(CK, /CK) 및 커맨드 어드레스 신호(CA)는 버스(112A)를 통하여 메모리 장치들(530M1-530M9)로 인가되고, 터미네이션(540A)은 버스(112A)의 끝단에 연결된다. 터미네이션(400A)에 의하여 클락 신호(CK, /CK) 및 커맨드 어드레스 신호(CA)의 특성이 개선될 수 있다.
도 14는 본 발명의 실시예에 따른 메모리 시스템을 위한 토폴로지들을 도시하는 블록 다이어그램이다.
도 14에 도시된 바와 같이, 클락 신호(CK,/CK) 및 커맨드 어드레스 신호(CA)를 전송하는 버스(112B)는 메모리 모듈(520B)의 메모리 장치들(530M1~530M9)의 사이에 들어갈 수 있고, 버스(112B)는 반대 방향으로 연장될 수 있다.
또한, 터미네이션들(540B)은 메모리 장치들(530M1-530M9)의 양쪽 끝에 장착되어 버스(112B)에 연결된다. 도 14의 메모리 모듈(520B)은 버스(112B)가 메모리 장치들(530M1-530M9)의 가운데에서 양 끝으로 제공됨으로써, 메모리 장치들(530M1-530M9)에서 수신되는 클락 신호(CK,/CK)의 스큐가 감소될 수 있다.
도 5의 메모리 모듈(520)에서 클락 신호(CK)의 트랜지션은 메모리 장치(530M1)에서 수신된 후 시간 8T의 주기로 메모리 장치(530M9)에서 수신될 수 있다. 도 14의 버스(112B)를 따라서 각각의 메모리 장치에 대해 T의 추가적인 전달 지연을 가정하면, 클락 신호(CK)의 트랜지션은 메모리 장치(530M5)에서 트랜지션이 수신된 후 시간 4T의 주기로 메모리 장치(530M1)에서 수신될 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 시스템에 대한 추가적인 토폴로지들을 도시하는 블록 다이어그램이다.
도 15에 도시된 바와 같이, 개별적인 버스들(112C, 114C)이 메모리 모듈(520C)의 메모리 장치들(530M1~530M9)의 다른 그룹들에 제공될 수 있다. 예를 들어, 메모리 장치들(530M1-530M5)이 버스(112C)에 연결될 수 있고, 메모리 장치들(530M6-530M9)이 버스(114C)에 연결될 수 있다.
또한, 터미네이션들(540C)이 각각의 버스들(112C 및 114C)의 끝단에 제공될 수 있다. 도 15에서, 메모리 장치들(530M1~530M9)의 중앙으로 들어가는 버스들(112C 및 114C)을 도시하고 있지만, 버스들(112C 및 114C)은 메모리 장치들(530M1~530M9)의 반대편 끝단들로 들어갈 수 있다. 따라서, 메모리 장치들(530M1~530M9)에서 수신되는 클락 신호(CK)의 트랜지션의 최대 스큐는 도 14에 대해서 논의된 바와 같이 감소될 수 있다.
개별적인 버스들(112C 및 114C)을 제공함으로써, 본 발명의 실시예에 따른 선택적인 동작 모드 선택 동작들은 동시에 메모리 모듈(520C)의 다른 메모리 장치들에 대해 수행될 수 있다. 예를 들어, 메모리 장치들(530M1-530M5)에 대한 5개의 연속하는 동작 모드 선택 동작들이 메모리 장치들(530M6-530M9)에 대한 4개의 연속하는 동작 모드 선택 동작들과 병렬적으로 수행될 수 있다.
따라서, 두 개의 개별적인 버스들(112C, 114C)을 사용하여 9개의 메모리 장치들 각각의 동작 모드를 제어하는데 필요한 시간이 하나의 버스를 사용하여 9개의 메모리 장치들 각각의 동작 모드를 제어하는데 필요한 시간보다 줄어들 수 있다.
도 16은 본 발명의 실시예에 따른 메모리 시스템에 대한 추가적인 토폴로지들을 도시하는 블록 다이어그램이다.
도 16에 도시된 바와 같이, 메모리 컨트롤러(미도시)로부터의 클락 신호(CK,/CK) 및 커맨드 어드레스 신호(CA)를 전송하는 버스(112D)는 버스들(504A 및 504B)에 연결되는 레지스터(541A)에 연결된다. 위상-동기-루프(PLL) 회로(543)가 메모리 컨트롤러(미도시)로부터 수신된 클락 신호(CK,/CK)를 개선하기 위해서 제공될 수 있고, 터미네이션들(540D)은 버스들(504A-504B)의 끝단에서 제공될 수 있다.
레지스터(541A)로부터 출력되는 개별적인 버스들(504A-B)을 제공함으로써, 다른 메모리 장치들에서 수신되는 클락 신호의 트랜지션의 최대 스큐가 감소될 수 있다. 도시된 바와 같이, 레지스터(541A)와 위상-동기-루프 회로(543)는 함께 제공될 수 있다. 한편, 레지스터(541A)는 위상-동기-루프 회로(543) 없이 제공될 수 있거나, 또는 위상-동기-루프 회로(543)는 레지스터(541A) 없이 제공될 수 있다.
도 17은 본 발명의 실시예에 따른 메모리 시스템에 대한 추가적인 토폴로지들을 도시하는 블록 다이어그램이다.
도 22에 도시된 바와 같이, 메모리 모듈(200E) 모든 메모리 장치들에 대한 클락 신호(CK,/CK), 커맨드 어드레스 신호(CA)들과 데이터 신호들(DATA)이 메모리 컨트롤러(미도시)로부터 레지스터(541B)에 제공될 수 있고, 도 16에 서와 같이, 클락 신호(CK,/CK), 커맨드 어드레스 신호(CA)들은 개별적으로 버퍼링되어 버스들(604A-B) 상에 제공될 수 있다.
또한, 레지스터(541B)는 개별적 데이터 신호들(DATA), 개별적 데이터 마스크 신호들(DM), 및 개별적 데이터 스트로브 신호들(DQS)을 개별적인 버스들을 거쳐 각각의 메모리 장치들(530M1-530M9)에 제공할 수 있다. 또한, 터미네이션들(540E)이 각각의 버스들(604A-B)에 대해 제공될 수 있다. 도 17에 도시하지는 않았지만, 위상 동기 루프(PLL) 회로가 도 16에 대해서 논의한 바와 같이 클락 신호(CK)에 대해 제공될 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 시스템에 대한 추가의 토폴로지들을 도시하는 블록 다이어그램이다.
도 18에 도시된 바와 같이, 클락 신호(CK,/CK), 커맨드 어드레스 신호(CA)를 전송하는 버스(112E)에 대한 플라이-바이(fly-by) 토폴로지가 메모리 장치들(530M1-530M9)을 구비하는 메모리 모듈(520F)에 제공된다. 그러한 토폴로지는 메모리 컨트롤러(미도시)와 결합하기 위한 유리한 레이아웃을 제공할 수 있다.
상기에서 논의한 바와 같이, 도 5에서 설명된 본 발명의 실시예에 따른 동작 모드를 선택적으로 선택하는 방법들이 도 13 내지 도 18에 도시된 동일한 클락 신호, 커맨드 어드레스 신호를 전송하는 버스를 공유하는 다른 메모리 장치들의 내부 클락 신호들의 타이밍을 선택적으로 조정하는데 사용될 수 있다.
또한, 본 발명의 실시예들에 따른 기술적 사상은 내부 클락 신호 타이밍을 제외한 동일한 클락 신호 커맨드 어드레스 신호를 전송하는 버스를 공유하는 메모리 장치들의 동작 특성들을 선택적으로 설정, 조정, 및/또는 변경하는데 사용될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 동일한 클락 신호 커맨드 어드레스 신호를 전송하는 버스를 공유하는 다른 메모리 장치들의 드라이버의 강도(strength)를 다르게 설정하는데 사용될 수 있다.
본 발명의 실시예에 따른 기술적 사상이 이용되는 다른 예가 이하에서 설명된다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 19는 복수개의 메모리 장치들(1930M1~1930M9)을 구비하는 메모리 모듈(1920) 및 메모리 컨트롤러(1910)를 구비한다. 메모리 컨트롤러(1910)는 클럭 신호(CK) 및 커맨드 어드레스 신호(CA)를 이용하여 메모리 장치들(1930M1~1930M9)의 동작을 제어하고, 메모리 장치들(1930M1~1930M9) 중 대응되는 메모리 장치만을 별도로 제어하는 인식 신호(ID1~ID9)를 발생한다.
복수개의 메모리 장치들(1930M1~1930M9)은 각각 제 1 모드에서, 대응되는 인식 신호(ID1~ID9) 및 커맨드 어드레스 신호(CA)에 응답하여 동작 모드가 서로 다르게 설정되며, 제 2 모드에서, 소정의 커맨드 어드레스 신호(CA)에 응답하여 제 1 모드에서 설정된 동작 모드에 따라 동작한다.
여기서, 상기 제 1 모드는 메모리 장치들(1930M1~1930M9)의 정상 동작 이전에 메모리 장치들(1930M1~1930M9)의 동작 모드를 설정하는 모드이다. 그리고, 상기 제 2 모드는 메모리 장치들(1930M1~1930M9)이 정상 동작을 수행하는 모드이다.
즉, 제 1 모드에서 도 19의 메모리 모듈(1920)의 메모리 장치들(1930M1~1930M9)은 커맨드 어드레스 신호(CA)에 응답하여 동작 모드가 설정된다. 이때, 대응되는 인식 신호(ID1~ID9)가 활성화되어 있는지 여부에 따라 동작 모드가 설정되는지 안 되는 지가 결정된다.
복수개의 메모리 장치들(1930M1~1930M9)은 대응되는 인식 신호(ID1~ID9)가 활성화되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드를 설정한다. 그리고, 대응되는 인식 신호(ID1~ID9)가 비활성화 되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드를 설정하지 않는다.
따라서, 인식 신호(ID1~ID9)를 이용하여 메모리 장치들(1930M1~1930M9)의 동작 모드를 서로 다르게 설정할 수 있다. 예를 들어, 커맨드 어드레스 신호(CA)를 인가하면서 메모리 장치들(1930M1~1930M5)에 대응되는 인식 신호(ID1~ID5)는 활성화시키고 메모리 장치들(1930M6~1930M9)에 대응되는 인식 신호(ID6~ID9)는 비활성화 시키면 메모리 장치들(1930M1~1930M5)만 인가되는 커맨드 어드레스 신호(CA)에 대응되는 동작 모드를 설정하고 나머지 메모리 장치들(1930M6~1930M9)은 동작 모드를 설정하지 아니한다.
그리고, 인식 신호(ID1~ID5)는 비활성화 시키고 인식 신호(ID6~ID9)를 활성화시킨 후, 다른 동작 모드를 설정하기 위한 커맨드 어드레스 신호(CA)를 인가하면 메모리 장치들(1930M6~1930M9)은 다른 동작 모드를 설정한다.
제 1 모드에서 이와 같은 방법에 의해서 메모리 장치들(1930M1~1930M9)의 동작 모드를 다르게 설정한 후, 제 2 모드에서 소정의 커맨드 어드레스 신호(CA)를 인가하면 메모리 장치들(1930M1~1930M9)은 서로 다른 동작 모드로 동작한다.
구체적인 실시 예로써, 도 19의 복수개의 메모리 장치들(1930M1~1930M9) 중에서 일부(1930M1~1930M5)는 대응되는 인식 신호(ID1~ID5)가 활성화되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 리프레시 동작 모드를 설정하고, 복수개의 메모리 장치들(1930M1~1930M9) 중에서 다른 일부(1930M6~1930M9)는 대응되는 인식 신호(ID6~ID9)가 활성화되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정할 수 있다.
딥 파워 다운 모드는 메모리 장치의 내부 전압원은 턴 오프 시키고, 외부 전압원만 턴 온 상태를 유지시키는 모드이다. 따라서 딥 파워 다운 모드의 상태에 있는 메모리 장치는 리프레시 동작을 수행할 수 없다.
즉, 먼저 리프레시 동작 모드를 설정하기 위한 커맨드 어드레스 신호(CA)를 인가하면서 메모리 장치들(1930M1~1930M5)에 대응되는 인식 신호(ID1~ID5)는 활성화시키고 메모리 장치들(1930M6~1930M9)에 대응되는 인식 신호(ID6~ID9)는 비활성화 시킨다.
그러면 메모리 장치들(1930M1~1930M5)만 인가되는 커맨드 어드레스 신호(CA)에 응답하여 리프레시 동작 모드를 설정하고 나머지 메모리 장치들(1930M6~1930M9)은 리프레시 동작 모드를 설정하지 아니한다.
그리고, 인식 신호(ID1~ID5)는 비활성화 시키고 인식 신호(ID6~ID9)를 활성화시킨 후, 딥 파워 다운 동작 모드를 설정하기 위한 커맨드 어드레스 신호(CA)를 인가하면 메모리 장치들(1930M6~1930M9)은 딥 파워 다운 동작 모드를 설정한다.
인식 신호(ID1~ID9) 및 커맨드 어드레스 신호(CA)에 응답하여 리프레시 모드 또는 딥 파워 다운 모드를 설정하는 메모리 장치의 내부 구조는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
메모리 모듈(1930)이 정상적으로 동작하는 제 2 모드에서, 리프레시 동작을 지시하는 커맨드 어드레스 신호(CA)가 인가되면 메모리 장치들(1930M1~1930M5)은 리프레시 동작을 하지만 메모리 장치들(1930M6~1930M9)은 딥 파워 다운 모드로 동작한다.
여기서, 메모리 모듈(1930)이 정상적으로 동작하는 제 2 모드에서, 리프레시 동작을 지시하는 커맨드 어드레스 신호(CA)에 응답하여 메모리 장치들이 리프레시 동작 및 딥 파워 다운 동작을 수행한다고 설명하였으나, 리프레시 동작을 지시하는 커맨드 어드레스 신호(CA)가 아니고 딥 파워 다운 동작을 지시하는 커맨드 어드레스 신호(CA)에 응답하여 메모리 장치들이 리프레시 동작 및 딥 파워 다운 동작을 수행하도록 할 수 있다.
즉, 제 2 모드에서 메모리 장치들이 서로 별개의 동작 모드로 동작하도록 지시하는 커맨드 어드레스 신호(CA)는 설계자에 의해서 다양하게 결정될 수 있다.
리프레시 동작에 의해서 보존해야할 데이터를 저장하고 있는 메모리 장치는 리프레시 동작을 하도록 설정하고, 보존하지 아니하여도 되는 데이터를 저장하고 있는 메모리 장치는 딥 파워 다운 모드로 설정한다면, 상기와 같이 메모리 장치들마다 동작 모드를 다르게 설정함으로써 소비 전력을 감소시킬 수 있다.
도 19의 메모리 모듈(1920)에 적용되는 본 발명의 실시예에 따른 기술적 사상은 도 19에 도시된 메모리 모듈(1920) 구조에 한정되지 아니하며, 도 13 내지 도 18에 도시된 다양한 메모리 모듈 구조에도 적용될 수 있다.
메모리 컨트롤러(1910)에서 발생되는 커맨드 어드레스 신호(CA)는 MRS(Mode Register Set) 커맨드일 수 있다. 이에 대해서는 도 20을 이용하여 설명된다.
도 20은 본 발명의 실시예에 따른 MRS 커맨드를 설명하는 테이블이다.
일반적으로, MRS 커맨드는 A0 ~ A12까지의 어드레스 코드 부분과 BA0, BA1의 2개의 뱅크 어드레스 부분으로 구분된다. 어드레스 코드의 논리 레벨에 따라 버스트 렝스(burst length), 카스 레이턴시(CAS latency) 등의 값이 결정된다.
뱅크 어드레스의 논리 값에 따라 현재가 MRS 사이클인지 아닌지가 결정된다. 어드레스 코드와 뱅크 어드레스를 합쳐 MRS 키 어드레스 코드라고 부른다. 본 발명의 실시예에서 사용되는 MRS 커맨드는 BA2 라는 제 3 뱅크 어드레스를 더 구비한다.
MRS 커맨드의 MRS 키 어드레스 코드의 제 3 뱅크 어드레스(BA2)의 논리 레벨에 따라 메모리 컨트롤러(1910)가 인식 신호(ID)를 활성화시키는지 아닌지가 결정된다. 제 3 뱅크 어드레스(BA2)의 논리 레벨이 로우 레벨이면 메모리 컨트롤러(1910)가 인식 신호(ID)를 비활성화 시킨다. 이는 MRS 키 어드레스 코드의 제 3 뱅크 어드레스(BA2)가 없는 종래의 MRS 커맨드와 동일하다.
반대로, MRS 키 어드레스 코드의 제 3 뱅크 어드레스(BA2)의 논리 레벨이 하이 레벨이면 메모리 컨트롤러(1910)가 인식 신호(ID)를 활성화 시켜 출력한다. 본 발명의 실시예에서, 커맨드 어드레스 신호(CA) 즉, MRS 커맨드의 제 3 뱅크 어드레스(BA2)의 논리 레벨이 하이 레벨이면 어드레스 코드들(A0~A12)을 제어하여 메모리 장치들(1930M1~1930M9)이 리프레시 동작 또는 딥 파워 다운 동작을 설정하도록 한다.
MRS 커맨드는 도 20의 테이블 내에 도시된 바와 같이 다양한 동작 모드들을 정의할 수 있다. 예를 들어, 제 3 뱅크 어드레스 (BA2)가 로우 레벨을 가지는 경우, 제 2 뱅크 어드레스(BA1)는 장래 사용을 위해서 보전될 수 있고(RFU), 제 1 뱅크 어드레스(BA0)가 로우 레벨이면 모드 레지스터 셋(MRS) 사이클이 선택된다.
제 1 뱅크 어드레스(BA0)가 하이 레벨이면 확장된 모드 레지스터 셋(EMRS) 사이클이 선택된다. 제 3 뱅크 어드레스(BA2)가 로우 레벨인 MRS 사이클 내에서, 어드레스 코드(A9-A12)는 장래 사용을 위해 보전될 수 있고(RFU), 어드레스 코드(A8)는 지연 동기 루프(DLL) 리셋 명령을 제어할 수 있다.
어드레스 코드(A7)는 테스트 모드(TM) 명령을 제어할 수 있고, 어드레스 코드들(A4-A6)는 CAS 지연(latency) 명령을 제어할 수 있고, 어드레스 코드(A3)는 버스트 타입(BT) 명령을 제어할 수 있고, 어드레스 코드들(A0-A3)은 버스트 길이 명령을 제어할 수 있다.
이상에서 설명된 바와 같이, 도 19의 메모리 시스템(1900)의 메모리 장치들(1930M1~1930M9)은 소정의 커맨드 어드레스 신호(CA)에 응답하여 리프레시 동작과 딥 파워 다운 동작을 별도로 수행할 수 있다. 즉, 메모리 장치들(1930M1~1930M9)이 동일한 커맨드 어드레스 신호(CA)에 응답하여 서로 다른 동작을 수행한다.
인식 신호(ID1~ID9)는 도 5의 실시예에서와 마찬가지로 대응되는 메모리 장치(1930M1~1930M9)의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력될 수 있다.
도 21은 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 21을 참조하면, 메모리 시스템(2100)은 제 1 메모리 장치(M1) 및 제 2 메모리 장치(M2)를 구비하는 메모리 시스템에 있어서 제 1 및 제 2 메모리 장치들(M1, M2)은 정상 동작 모드에서 동일한 커맨드 어드레스 신호(CA)에 응답하여 서로 다른 동작을 수행한다.
좀 더 설명하면, 제 1 및 제 2 메모리 장치들(M1, M2)은 각각 제 1 모드에서 칩 선택 신호(CS1, CS2) 및 소정의 커맨드 어드레스 신호(CA)에 응답하여 동작 모드가 서로 다르게 설정된다.
메모리 시스템(2100)은 클럭 신호(CK) 및 커맨드 어드레스 신호(CA)를 이용하여 제 1 및 제 2 메모리 장치들(M1, M2)의 동작을 제어하고, 칩 선택 신호(CS1, CS2)를 발생하는 메모리 컨트롤러(2110)를 더 구비한다.
도 21의 메모리 시스템(2100)도 도 19의 메모리 모듈(1920)의 메모리 장치들(1930M1~1930M9)과 마찬가지로 커맨드 어드레스 신호(CA)에 응답하여 서로 다른 동작 모드가 설정될 수 있다.
일반적으로, 모바일(mobil)용 장치들에는 메모리 모듈 대신 각각의 메모리 칩들이 장착된다. 도 21의 메모리 시스템(2100)은 본 발명의 기술적 사상이 이러한 모바일용 장치들에 적용되는 경우이다.
도 19의 인식 신호(ID) 대신 칩 선택 신호(CS1, CS2)가 이용된다. 제 1 및 제 2 메모리 장치들(M1, M2)은 제 1 모드에서 인가되는 칩 선택 신호(CS1, CS2)가 활성화되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드를 설정하고, 칩 선택 신호(CS1, CS2)가 비활성화 되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 동작 모드를 설정하지 않는다.
좀 더 설명하면, 제 1 메모리 장치(M1)는 제 1 모드에서 칩 선택 신호(CS1)가 활성화되면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 리프레시 동작 모드를 설정한다. 이 때, 칩 선택 신호(CS2)는 비활성화 상태를 유지한다.
또한 이때의 커맨드 어드레스 신호(CA)는 앞서 설명된 바와 같이 제 3 뱅크 어드레스(BA2)가 논리 하이 레벨을 가지며, 어드레스 코드들(A0~A12)은 제 1 메모리 장치(M1)의 리프레시 동작을 제어하기 위한 정보를 저장한다.
칩 선택 신호(CS1)를 비활성화 시킨 후, 제 2 메모리 장치(M2)로 인가되는 칩 선택 신호(CS2)를 활성화시키면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 제 2 메모리 장치(M2)의 딥 파워 다운(deep power down) 동작 모드가 설정된다.
이와 같이 제 1 모드에서 제 1 메모리 장치(M1)와 제 2 메모리 장치(M2)의 동작 모드가 서로 다르게 설정되면, 정상 동작 모드에서 제 1 및 제 2 메모리 장치(M1, M2)는 동일한 커맨드 어드레스 신호(CA)에 응답하여 서로 다르게 동작한다.
데이터를 유지해야할 메모리 장치는 리프레시 동작을 하도록 설정하고 데이터가 삭제되어도 되는 메모리 장치는 딥 파워 다운 모드로 동작하도록 설정함으로써 전체 소비 전력을 줄일 수 있다.
도 21의 메모리 시스템(2100)의 제 1 메모리 장치(M1) 및 제 2 메모리 장치(M2)는 메모리 컨트롤러(2110)로부터 클럭 신호(CK) 및 커맨드 어드레스 신호(CA)를 직접 수신하는 구조이다. 그러나, 당업자라면 각각의 메모리 장치가 동일한 커맨드 어드레스 신호(CA)에 응답하여 서로 다른 동작 모드로 동작하는 메모리 시스템 구조는 도 21에 도시된 메모리 시스템(2100)에 한정되지 아니한다는 것을 이해할 수 있을 것이다.
도 22는 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 22의 메모리 시스템(2200)의 제 1 메모리 장치(M1)는 메모리 컨트롤러(2210)로부터 클럭 신호(CK) 및 커맨드 어드레스 신호(CA)를 직접 수신하고, 제 2 메모리 장치(M2)는 클럭 신호(CK) 및 커맨드 어드레스 신호(CA)를 제 1 메모리 장치(M1)를 통하여 수신하는 구조를 가진다.
도 22의 메모리 시스템(2200)의 동작 원리는 도 21의 메모리 시스템(2100)의 동작 원리와 동일하며 구조만 다르므로 상세한 설명을 생략한다.
도 23은 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 23의 메모리 시스템은 도 19 내지 22에서 개시된 기술적 사상을 복수개의 메모리 모듈들(MM11, MM12, MM21, MM22)에 적용한 것이다. 메모리 시스템(2300)은 복수개의 메모리 장치들을 장착하는 복수개의 제 1 메모리 모듈들(MM11, MM12) 및 복수개의 메모리 장치들을 장착하는 복수개의 제 2 메모리 모듈들(MM21, MM22)을 구비한다.
제 1 및 제 2 메모리 모듈들(MM11, MM12, MM21, MM22)은 정상 동작 모드에서 동일한 커맨드 어드레스 신호(CA)에 응답하여 서로 다른 동작을 수행한다.
제 1 메모리 모듈들(MM11, MM12)은 활성화된 칩 선택 신호(CS1) 및 커맨드 어드레스 신호(CA)에 응답하여 리프레시 동작 모드를 설정한다. 이 때, 칩 선택 신호(CS2)는 비활성화 상태를 유지한다.
또한 이때의 커맨드 어드레스 신호(CA)는 앞서 설명된 바와 같이 제 3 뱅크 어드레스(BA2)가 논리 하이 레벨을 가지며, 어드레스 코드들(A0~A12)은 제 1 메모리 모듈들(MM11, MM12)의 리프레시 동작을 제어하기 위한 정보를 저장한다.
칩 선택 신호(CS1)를 비활성화 시킨 후, 제 2 메모리 모듈들(MM21, MM22)로 인가되는 칩 선택 신호(CS2)를 활성화시키면 인가되는 커맨드 어드레스 신호(CA)에 응답하여 제 2 메모리 모듈들(MM21, MM22)의 딥 파워 다운(deep power down) 동작 모드가 설정된다.
이와 같이 제 1 모드에서 제 1 메모리 모듈들(MM11, MM12)과 제 2 메모리 모듈(MM21,MM22)의 동작 모드가 서로 다르게 설정되면, 정상 동작 모드에서 제 1 및 제 2 메모리 모듈들(MM11, MM12, MM21, MM22)은 동일한 커맨드 어드레스 신호(CA)에 응답하여 서로 다르게 동작한다.
데이터를 유지해야할 메모리 모듈들은 리프레시 동작을 하도록 설정하고 데이터가 삭제되어도 되는 메모리 모듈들은 딥 파워 다운 모드로 동작하도록 설정함으로써 전체 소비 전력을 줄일 수 있다.
도 23에 개시된 메모리 시스템(2300)의 동작 원리는 도 19내지 22에 도시된 메모리 시스템들(1900, 2100, 2200)과 동일하므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 시스템 및 동작 모드 설정 방법은 메모리 시스템의 동일한 랭크에 속하는 메모리 장치들의 동작 모드를 별도로 제어할 수 있는 장점이 있다.
또한, 메모리 시스템 내부의 메모리 모듈들 별로 또는 메모리 장치들 별로 서로 다른 동작 모드를 설정함으로써 소비 전력을 감소시키는 등의 메모리 시스템 동작 성능을 향상시킬 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 메모리 시스템의 구조를 설명하는 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하는 도면이다.
도 3은 도 1의 메모리 시스템의 데이터 독출 동작을 설명하는 타이밍도이다.
도 4는 도 1의 메모리 시스템의 데이터 기입 동작을 설명하는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 6은 도 5의 메모리 장치의 구조를 설명하는 도면이다.
도 7은 인식 신호와 MRS 커맨드의 관계를 설명하는 도면이다.
도 8은 도 5의 메모리 시스템의 데이터 독출 동작을 설명하는 타이밍도이다.
도 9는 도 5의 메모리 시스템의 데이터 기입 동작을 설명하는 타이밍도이다.
도 10은 도 5의 메모리 시스템의 동작을 설명하는 플로우 차트이다.
도 11은 도 10의 1030 단계를 설명하는 플로우 차트이다.
도 12는 도 11의 1120 단계를 설명하는 플로우 차트이다.
도 13은 본 발명의 실시예에 따른 메모리 시스템을 위한 토폴로지들을 도시하는 블록 다이어그램이다.
도 14는 본 발명의 실시예에 따른 메모리 시스템을 위한 토폴로지들을 도시하는 블록 다이어그램이다.
도 15는 본 발명의 실시예에 따른 메모리 시스템에 대한 추가적인 토폴로지들을 도시하는 블록 다이어그램이다.
도 16은 본 발명의 실시예에 따른 메모리 시스템에 대한 추가적인 토폴로지들을 도시하는 블록 다이어그램이다.
도 17은 본 발명의 실시예에 따른 메모리 시스템에 대한 추가적인 토폴로지들을 도시하는 블록 다이어그램이다.
도 18은 본 발명의 실시예에 따른 메모리 시스템에 대한 추가의 토폴로지들을 도시하는 블록 다이어그램이다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 20은 본 발명의 실시예에 따른 MRS 커맨드를 설명하는 테이블이다.
도 21은 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 22는 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.
도 23은 본 발명의 다른 실시예에 따른 메모리 시스템의 구조를 설명하는 도면이다.

Claims (67)

  1. 복수개의 메모리 장치들을 구비하는 메모리 모듈 ; 및
    클럭 신호 및 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하고, 상기 메모리 장치들 중 대응되는 메모리 장치만을 별도로 제어하는 인식 신호를 발생하는 메모리 컨트롤러를 구비하며,
    상기 인식 신호는 상기 메모리 장치들의 수만큼 발생되는 것을 특징으로 하는 메모리 시스템.
  2. 제 1항에 있어서, 상기 메모리 장치는,
    대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 대응되는 상기 인식 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는 것을 특징으로 하는 메모리 시스템.
  3. 제 2항에 있어서, 상기 커맨드 어드레스 신호는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 메모리 시스템.
  4. 제 3항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드인 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  5. 제 3항에 있어서, 상기 각각의 메모리 장치는,
    상기 클럭 신호 및 내부 커맨드를 수신하고 상기 인식 신호에 응답하여 내부 클럭 신호의 발생 시점을 조절하는 내부 클럭 발생부 ;
    상기 커맨드 어드레스 신호를 디코딩 하여 상기 내부 커맨드를 상기 내부 클럭 발생부로 인가하는 커맨드 디코더 ;
    데이터 및 데이터 스트로브 신호를 수신하고 상기 내부 클럭 신호에 응답하여 내부 데이터를 출력하거나 수신하는 데이터 입출력 버퍼 ; 및
    상기 데이터 입출력 버퍼로부터 상기 내부 데이터를 수신하여 저장하거나 상기 입출력 버퍼로 내부 데이터를 출력하는 메모리 셀 어레이를 구비하고,
    상기 내부 커맨드는 상기 MRS 커맨드일 수 있는 것을 특징으로 하는 메모리 시스템.
  6. 제 5항에 있어서, 상기 내부 클럭 발생부는,
    상기 인식 신호가 활성화되면 상기 내부 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하여 상기 메모리 장치들의 상기 내부 클럭 신호의 발생 시점이 서로 일치되도록 하는 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
  7. 제 1 항에 있어서, 상기 인식 신호는,
    대응되는 상기 메모리 장치의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력되는 것을 특징으로 하는 메모리 시스템.
  8. 제 1항에 있어서, 상기 메모리 장치들은,
    대응되는 상기 인식 신호와 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정한 후에 정상 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  9. 제 1항에 있어서, 상기 복수개의 메모리 장치들은,
    칩 선택 신호에 응답하여 동시에 활성화되는 것을 특징으로 하는 메모리 시스템.
  10. 칩 선택 신호에 응답하여 동시에 활성화 또는 비활성화 되는 복수개의 메모리 랭크(rank)들 ; 및
    상기 각각의 메모리 랭크들을 제어하는 클럭 신호를 발생하는 메모리 컨트롤러를 구비하고,
    상기 복수개의 메모리 랭크들 중 일부는,
    내부의 각각의 메모리 장치가 인식 신호 및 별도의 MRS 커맨드에 응답하여 별개의 동작 모드를 설정하며,
    상기 인식 신호의 수와 상기 메모리 장치의 수가 동일한 것을 특징으로 하는 메모리 시스템.
  11. 제 10항에 있어서, 상기 복수개의 메모리 랭크들 중 나머지는,
    내부의 메모리 장치가 MRS 커맨드에 응답하여 동일한 동작 모드를 설정하는 것을 특징으로 하는 메모리 시스템.
  12. 제 10항에 있어서, 상기 메모리 컨트롤러는,
    상기 별도의 MRS 커맨드에 응답하여 동작되는 상기 메모리 장치들을 각각 활성화 또는 비활성화 시키는 상기 인식 신호를 발생하고,
    활성화된 상기 인식 신호에 대응되는 상기 메모리 장치는 대응되는 상기 MRS 커맨드에 응답하여 동작 모드를 설정하고,
    비활성화된 상기 인식 신호에 대응되는 상기 메모리 장치는 대응되는 상기 MRS 커맨드에 응답하여 동작 모드를 설정하지 않는 것을 특징으로 하는 메모리 시스템.
  13. 제 12 항에 있어서, 상기 인식 신호는,
    대응되는 상기 메모리 장치의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력되는 것을 특징으로 하는 메모리 시스템.
  14. 제 13항에 있어서, 상기 인식 신호를 수신하는 메모리 장치들은,
    대응되는 상기 인식 신호와 상기 MRS 커맨드에 응답하여 동작 모드를 설정한 후에 정상 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  15. 제 13항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드인 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  16. 복수개의 메모리 장치들을 구비하는 메모리 모듈 ; 및
    상기 메모리 장치들을 제어하는 클럭 신호 및 커맨드 어드레스 신호를 발생하는 메모리 컨트롤러를 구비하고,
    상기 복수개의 메모리 장치들은 각각,
    대응되는 인식 신호 및 MRS 커맨드에 응답하여 내부 클럭 신호의 발생 시점을 제어하며,
    상기 인식 신호의 수는 상기 복수개의 메모리 장치들의 수와 동일한 것을 특징으로 하는 메모리 시스템.
  17. 제 16항에 있어서, 상기 인식 신호는,
    상기 메모리 컨트롤러로부터 발생되고,
    상기 인식 신호가 활성화되면 대응되는 상기 메모리 장치는 상기 MRS 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 제어하고,
    상기 인식 신호가 비 활성화되면 대응되는 상기 메모리 장치는 상기 MRS 커맨드에 응답하여 상기 내부 클럭 신호의 발생시점을 제어하지 않는 것을 특징으로 하는 메모리 시스템.
  18. 제 16 항에 있어서, 상기 인식 신호는,
    대응되는 상기 메모리 장치의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력되는 것을 특징으로 하는 메모리 시스템.
  19. 제 16항에 있어서, 상기 각각의 메모리 장치는,
    상기 클럭 신호 및 내부 커맨드를 수신하고 상기 인식 신호에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하는 내부 클럭 발생부 ;
    상기 커맨드 어드레스 신호를 디코딩 하여 상기 내부 커맨드를 상기 내부 클럭 발생부로 인가하는 커맨드 디코더 ;
    데이터 및 데이터 스트로브 신호를 수신하고 상기 내부 클럭 신호에 응답하여 내부 데이터를 출력하거나 수신하는 데이터 입출력 버퍼 ; 및
    상기 데이터 입출력 버퍼로부터 상기 내부 데이터를 수신하여 저장하거나 상기 입출력 버퍼로 내부 데이터를 출력하는 메모리 셀 어레이를 구비하고,
    상기 내부 커맨드는 상기 MRS 커맨드일 수 있는 것을 특징으로 하는 메모리 시스템.
  20. 제 19항에 있어서, 상기 내부 클럭 발생부는,
    상기 인식 신호가 활성화되면 상기 내부 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하여 상기 메모리 장치들의 상기 내부 클럭 신호의 발생 시점이 서로 일치되도록 하는 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
  21. 제 16항에 있어서, 상기 인식 신호를 수신하는 메모리 장치들은,
    대응되는 상기 인식 신호와 상기 MRS 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 설정한 후에 정상 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  22. 제 16항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드인 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  23. 복수개의 메모리 장치들에 각각의 MRS 커맨드를 인가하여 동작 모드를 설정하는 방법에 있어서,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨인지 로우 레벨인지 판단하는 단계 ;
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면, 인식 신호를 대응되는 메모리 장치들로 인가하는 단계 ;
    상기 인식 신호와 상기 MRS 커맨드에 응답하여 상기 메모리 장치들의 동작 모드를 설정하는 단계 ; 및
    정상 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 동작 모드 설정 방법.
  24. 제 23항에 있어서,
    상기 동작 모드를 설정하는 단계는,
    상기 인식 신호가 활성화 상태인지 비활성화 상태인지를 판단하는 단계 ; 및
    상기 인식 신호가 활성화 상태이면, MRS 커맨드에 응답하여 상기 메모리 장치의 동작 모드를 설정하는 단계를 구비하는 것을 특징으로 하는 동작 모드 설정 방법.
  25. 제 24항에 있어서, 상기 메모리 장치의 동작 모드를 설정하는 단계는,
    클럭 신호 및 MRS 커맨드를 수신하고 상기 인식 신호에 응답하여 내부 클럭 신호의 발생 시점을 조절하는 단계 ; 및
    데이터 및 데이터 스트로브 신호를 수신하고 상기 내부 클럭 신호에 응답하여 상기 데이터를 내부 데이터로서 저장하거나 내부 데이터를 상기 내부 클럭 신호에 응답하여 상기 데이터로서 출력하는 단계를 구비하는 것을 특징으로 하는 동작 모드 설정 방법.
  26. 제 25항에 있어서, 상기 내부 클럭 신호의 발생 시점을 조절하는 단계는.
    상기 인식 신호가 활성화되면 상기 MRS 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하여 상기 메모리 장치들의 상기 내부 클럭 신호의 발생 시점이 서로 일치되도록 하는 것을 특징으로 하는 동작 모드 설정 방법.
  27. 제 23 항에 있어서, 상기 인식 신호는,
    대응되는 상기 메모리 장치의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력되는 것을 특징으로 하는 동작 모드 설정 방법.
  28. 복수개의 메모리 장치들을 구비하는 메모리 모듈 ; 및
    클럭 신호 및 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하는 메모리 컨트롤러를 구비하고,
    상기 메모리 장치들은 각각,
    상기 메모리 장치의 제 1 핀을 통하여 수신되는 신호를 상기 메모리 장치가 정상 동작을 수행하도록 하는 노말 동작 신호 또는 상기 메모리 장치의 동작 모드를 설정하도록 제어하는 인식 신호로서 간주하며,
    상기 인식 신호는,
    상기 메모리 컨트롤러로부터 발생되고 상기 메모리 장치들의 수와 동일한 수만큼 발생되는 것을 특징으로 하는 메모리 시스템.
  29. 제 28항에 있어서, 상기 제 1 핀은,
    데이터 마스크 핀 또는 데이터 스트로브 핀 인 것을 특징으로 하는 메모리 시스템.
  30. 제 28항에 있어서, 상기 메모리 장치는,
    대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호 에 응답하여 동작 모드를 설정하고, 대응되는 상기 인식 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않으며,
    상기 커맨드 어드레스 신호는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 메모리 시스템.
  31. 제 30항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 장치가 상기 제 1 핀을 통하여 수신되는 신호를 상기 노말 동작 신호로서 간주하고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 장치가 상기 제 1 핀을 통하여 수신되는 신호를 상기 인식 신호로서 간주하는 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  32. 제 31항에 있어서, 상기 각각의 메모리 장치는,
    상기 클럭 신호 및 내부 커맨드를 수신하고 상기 인식 신호에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하는 내부 클럭 발생부 ;
    상기 커맨드 어드레스 신호를 디코딩 하여 상기 내부 커맨드를 상기 내부 클럭 발생부로 인가하는 커맨드 디코더 ;
    데이터 및 데이터 스트로브 신호를 수신하고 상기 내부 클럭 신호에 응답하여 내부 데이터를 출력하거나 수신하는 데이터 입출력 버퍼 ; 및
    상기 데이터 입출력 버퍼로부터 상기 내부 데이터를 수신하여 저장하거나 상기 입출력 버퍼로 내부 데이터를 출력하는 메모리 셀 어레이를 구비하고,
    상기 내부 커맨드는 상기 MRS 커맨드일 수 있는 것을 특징으로 하는 메모리 시스템.
  33. 제 32항에 있어서, 상기 내부 클럭 발생부는,
    상기 인식 신호가 활성화되면 상기 내부 커맨드에 응답하여 상기 내부 클럭 신호의 발생 시점을 조절하여 상기 메모리 장치들의 상기 내부 클럭 신호의 발생 시점이 서로 일치되도록 하는 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
  34. 복수개의 메모리 장치들을 구비하는 메모리 모듈 ; 및
    클럭 신호 및 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하고, 상기 메모리 장치들 중 대응되는 메모리 장치만을 별도로 제어하는 인식 신호를 발생하는 메모리 컨트롤러를 구비하며,
    상기 복수개의 메모리 장치들은 각각,
    제 1 모드에서, 대응되는 상기 인식 신호 및 상기 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정되며,
    제 2 모드에서, 소정의 커맨드 어드레스 신호에 응답하여 상기 제 1 모드에서 설정된 동작 모드에 따라 동작하는 것을 특징으로 하는 메모리 시스템.
  35. 제 34항에 있어서, 상기 복수개의 메모리 장치들은,
    대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 대응되는 상기 인식 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는 것을 특징으로 하는 메모리 시스템.
  36. 제 34항에 있어서, 상기 복수개의 메모리 장치들 중에서 일부는,
    대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 리프레시 동작 모드를 설정하고,
    상기 복수개의 메모리 장치들 중에서 다른 일부는,
    대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정하는 것을 특징으로 하는 메모리 시스템.
  37. 제 36항에 있어서, 상기 커맨드 어드레스 신호는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 메모리 시스템.
  38. 제 37항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드인 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  39. 제 34항에 있어서, 상기 인식 신호는,
    대응되는 상기 메모리 장치의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력되는 것을 특징으로 하는 메모리 시스템.
  40. 제 34항에 있어서, 상기 제 1 모드는,
    상기 메모리 장치들의 정상 동작 이전에 상기 메모리 장치들의 동작 모드를 설정하는 모드이고, 상기 제 2 모드는 상기 메모리 장치들이 정상 동작을 수행하는 모드인 것을 특징으로 하는 메모리 시스템.
  41. 복수개의 제 1 메모리 장치들 ; 및
    복수개의 제 2 메모리 장치들을 구비하는 메모리 시스템에 있어서,
    상기 복수개의 제 1 및 제 2 메모리 장치들은
    인식 신호에 응답하여 동작 모드를 설정하며, 정상 동작 모드에서 동일한 커맨드 어드레스 신호에 응답하여 서로 다른 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  42. 제 41항에 있어서,
    상기 복수개의 제 1 및 제 2 메모리 장치들은 각각,
    제 1 모드에서, 대응되는 상기 인식 신호 및 소정의 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정되는 것을 특징으로 하는 메모리 시스템.
  43. 제 42항에 있어서, 상기 복수개의 제 1 및 제 2 메모리 장치들은,
    상기 제 1 모드에서, 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 대응되는 상기 인식 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는 것을 특징으로 하는 메모리 시스템.
  44. 제 42항에 있어서, 상기 복수개의 제 1 메모리 장치들은,
    상기 제 1 모드에서, 대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 리프레시 동작 모드를 설정하고,
    상기 복수개의 제 2 메모리 장치들은,
    대응되는 상기 인식 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정하는 것을 특징으로 하는 메모리 시스템.
  45. 제 44항에 있어서, 상기 커맨드 어드레스 신호는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 메모리 시스템.
  46. 제 45항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드인 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  47. 제 42항에 있어서, 상기 제 1 모드는,
    상기 복수개의 제 1 및 제 2 메모리 장치들의 정상 동작 이전에 상기 메모리 장치들의 동작 모드를 설정하는 모드인 것을 특징으로 하는 메모리 시스템.
  48. 제 41항에 있어서, 상기 인식 신호는,
    대응되는 상기 메모리 장치의 데이터 핀, 데이터 마스크 핀 및 데이터 스트로브 핀 중 하나의 핀으로 입력되는 것을 특징으로 하는 메모리 시스템.
  49. 제 41항에 있어서,
    클럭 신호 및 상기 커맨드 어드레스 신호를 이용하여 상기 메모리 장치들의 동작을 제어하고, 상기 인식 신호를 발생하는 메모리 컨트롤러를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  50. 제 1 메모리 장치 ; 및
    제 2 메모리 장치를 구비하는 메모리 시스템에 있어서,
    상기 제 1 및 제 2 메모리 장치들은 정상 동작 모드에서 동일한 커맨드 어드레스 신호에 응답하여 서로 다른 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  51. 제 50항에 있어서,
    상기 제 1 및 제 2 메모리 장치들은 각각,
    제 1 모드에서, 칩 선택 신호 및 소정의 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정되는 것을 특징으로 하는 메모리 시스템.
  52. 제 51항에 있어서, 상기 제 1 및 제 2 메모리 장치들은,
    상기 제 1 모드에서, 인가되는 상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 상기 칩 선택 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는 것을 특징으로 하는 메모리 시스템.
  53. 제 51항에 있어서, 상기 제 1 메모리 장치는,
    상기 제 1 모드에서, 상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 리프레시 동작 모드를 설정하고,
    상기 제 2 메모리 장치는,
    상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정하는 것을 특징으로 하는 메모리 시스템.
  54. 제 53항에 있어서, 상기 커맨드 어드레스 신호는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 메모리 시스템.
  55. 제 54항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드인 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  56. 제 51항에 있어서, 상기 제 1 모드는,
    상기 제 1 및 제 2 메모리 장치들의 정상 동작 이전에 상기 메모리 장치들의 동작 모드를 설정하는 모드인 것을 특징으로 하는 메모리 시스템.
  57. 제 50항에 있어서,
    클럭 신호 및 상기 커맨드 어드레스 신호를 이용하여 상기 제 1 및 제 2 메모리 장치들의 동작을 제어하고, 상기 칩 선택 신호를 발생하는 메모리 컨트롤러를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  58. 제 57항에 있어서, 상기 제 1 메모리 장치는,
    상기 메모리 컨트롤러로부터 상기 클럭 신호 및 상기 커맨드 어드레스 신호를 직접 수신하고, 상기 제 2 메모리 장치는,
    클럭 신호 및 상기 커맨드 어드레스 신호를 상기 제 1 메모리 장치를 통하여 수신하는 것을 특징으로 하는 메모리 시스템.
  59. 제 57항에 있어서, 상기 제 1 메모리 장치 및 상기 제 2 메모리 장치는,
    상기 메모리 컨트롤러로부터 상기 클럭 신호 및 상기 커맨드 어드레스 신호를 직접 수신하는 것을 특징으로 하는 메모리 시스템.
  60. 복수개의 메모리 장치들을 장착하는 복수개의 제 1 메모리 모듈들 ; 및
    복수개의 메모리 장치들을 장착하는 복수개의 제 2 메모리 모듈들을 구비하는 메모리 시스템에 있어서,
    상기 제 1 및 제 2 메모리 모듈들은 정상 동작 모드에서 동일한 커맨드 어드레스 신호에 응답하여 서로 다른 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  61. 제 60항에 있어서, 상기 복수개의 제 1 및 제 2 메모리 모듈들은 각각,
    제 1 모드에서, 칩 선택 신호 및 소정의 커맨드 어드레스 신호에 응답하여 동작 모드가 서로 다르게 설정되는 것을 특징으로 하는 메모리 시스템.
  62. 제 61항에 있어서, 상기 복수개의 제 1 및 제 2 메모리 모듈들은,
    상기 제 1 모드에서, 인가되는 상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하고, 상기 칩 선택 신호가 비활성화 되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 동작 모드를 설정하지 않는 것을 특징으로 하는 메모리 시스템.
  63. 제 61항에 있어서, 상기 복수개의 제 1 메모리 모듈들은,
    상기 제 1 모드에서, 상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 리프레시 동작 모드를 설정하고,
    상기 복수개의 제 2 메모리 모듈들은,
    상기 칩 선택 신호가 활성화되면 인가되는 상기 커맨드 어드레스 신호에 응답하여 딥 파워 다운(deep power down) 동작 모드를 설정하는 것을 특징으로 하는 메모리 시스템.
  64. 제 63항에 있어서, 상기 커맨드 어드레스 신호는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 메모리 시스템.
  65. 제 64항에 있어서, 상기 MRS 커맨드는,
    MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 로우 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하지 아니하는 모드이고, 상기 MRS 키 어드레스 코드의 3개의 뱅크 어드레스 중 제 3 뱅크 어드레스의 논리 레벨이 하이 레벨이면 상기 메모리 컨트롤러가 상기 인식 신호를 발생하는 모드인 것을 의미하는 것을 특징으로 하는 메모리 시스템.
  66. 제 61항에 있어서, 상기 제 1 모드는,
    상기 복수개의 제 1 및 제 2 메모리 모듈들의 정상 동작 이전에 상기 메모리 모듈들의 동작 모드를 설정하는 모드인 것을 특징으로 하는 메모리 시스템.
  67. 제 60항에 있어서,
    클럭 신호 및 상기 커맨드 어드레스 신호를 이용하여 상기 복수개의 제 1 및 제 2 메모리 모듈들의 동작을 제어하고, 상기 칩 선택 신호를 발생하는 메모리 컨트롤러를 더 구비하는 것을 특징으로 하는 메모리 시스템.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972243B1 (ko) * 2006-05-16 2010-07-26 가부시키가이샤 히타치세이사쿠쇼 메모리 모듈
KR101132797B1 (ko) * 2010-03-30 2012-04-02 주식회사 하이닉스반도체 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
WO2023184705A1 (zh) * 2022-04-02 2023-10-05 长鑫存储技术有限公司 数据传输电路、方法及存储装置
US11816361B2 (en) 2022-04-02 2023-11-14 Changxin Memory Technologies, Inc. Circuit and method for transmitting data to memory array, and storage apparatus
US11837304B2 (en) 2022-04-02 2023-12-05 Changxin Memory Technologies, Inc. Detection circuit

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101364443B1 (ko) 2007-01-31 2014-02-17 삼성전자주식회사 메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리,이 시스템의 신호 구성 방법
KR100942940B1 (ko) * 2007-09-28 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US8098539B2 (en) * 2009-08-26 2012-01-17 Qualcomm Incorporated Hybrid single and dual channel DDR interface scheme by interleaving address/control signals during dual channel operation
KR101688050B1 (ko) 2009-12-22 2016-12-21 삼성전자 주식회사 반도체 장치 및 반도체 장치의 리드 또는 라이트 동작 수행 방법
KR20140064546A (ko) 2012-11-20 2014-05-28 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 컴퓨터 시스템
US9165639B2 (en) * 2013-11-11 2015-10-20 Rambus Inc. High capacity memory system using standard controller component
CN107615387B (zh) * 2015-06-19 2021-12-21 爱德斯托科技有限公司 存储器装置和控制存储器装置中的超深掉电模式的方法
US9734878B1 (en) * 2016-02-15 2017-08-15 Qualcomm Incorporated Systems and methods for individually configuring dynamic random access memories sharing a common command access bus
KR102578171B1 (ko) * 2016-08-31 2023-09-14 에스케이하이닉스 주식회사 반도체 시스템
US10559351B2 (en) * 2017-02-20 2020-02-11 Texas Instruments Incorporated Methods and apparatus for reduced area control register circuit
US10318464B1 (en) * 2018-06-28 2019-06-11 Montage Technology Co., Ltd. Memory system and method for accessing memory system
KR102634962B1 (ko) * 2018-09-06 2024-02-08 에스케이하이닉스 주식회사 반도체장치
US10622982B1 (en) * 2019-01-10 2020-04-14 Western Digital Technologies, Inc. Measurement, calibration and tuning of memory bus duty cycle
CN112860174A (zh) * 2019-11-27 2021-05-28 瑞昱半导体股份有限公司 数据写入系统与方法
CN115705874A (zh) * 2021-08-03 2023-02-17 西安紫光国芯半导体有限公司 一种存储芯片及堆叠芯片
CN115857806B (zh) * 2022-11-30 2023-10-20 深圳市亿诚伟业电子有限公司 一种多功能存储器的集成电路系统及其控制方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972243B1 (ko) * 2006-05-16 2010-07-26 가부시키가이샤 히타치세이사쿠쇼 메모리 모듈
KR101132797B1 (ko) * 2010-03-30 2012-04-02 주식회사 하이닉스반도체 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
US8369179B2 (en) 2010-03-30 2013-02-05 Hynix Semiconductor Inc. Semiconductor module including module control circuit and method for controlling the same
WO2023184705A1 (zh) * 2022-04-02 2023-10-05 长鑫存储技术有限公司 数据传输电路、方法及存储装置
US11816361B2 (en) 2022-04-02 2023-11-14 Changxin Memory Technologies, Inc. Circuit and method for transmitting data to memory array, and storage apparatus
US11837304B2 (en) 2022-04-02 2023-12-05 Changxin Memory Technologies, Inc. Detection circuit

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