KR20050104834A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
Description
Claims (9)
- 실리콘 기판 상에 필드 산화막을 형성하는 단계;상기 필드 산화막 상에 제1영역 내지 제3영역으로 정의된 폴리 실리콘막을 형성하는 단계;제1이온 주입을 실시하여 상기 폴리 실리콘막의 제1영역 내지 제3영역에 제1저항값을 부여하는 단계;제2이온 주입을 실시하여 상기 폴리 실리콘막의 제2영역과 제3영역에 제2저항값을 부여하는 단계;제3이온 주입을 실시하여 상기 폴리 실리콘막의 제3영역에 제3저항값을 부여하는 단계;식각을 실시하여 상기 제1영역의 폴리 실리콘막을 제1저항값을 갖는 제1폴리 실리콘막 패턴으로 형성하고, 상기 제2영역의 폴리 실리콘막을 제2저항값을 갖는 제2폴리 실리콘막 패턴으로 형성하고, 상기 제3영역의 폴리 실리콘막을 제3저항값을 갖는 제3폴리 실리콘막 패턴으로 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1이온 주입은 이온 마스크를 사용하지 않는 블랭킷 상태에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1저항값은 10 내지 20Kohm/sq이고, 상기 제2저항값은 1 내지 2Kohm/sq이고, 상기 제3저항값은 로우 티씨알(low TCR) 저항으로서 수 내지 수십ohm/sq인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 폴리 실리콘막은 620 내지 660℃의 온도에서 SiH4를 포함하는 반응 가스를 사용하여 800 내지 1,200Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제3저항값은 부여하기 위한 제3이온 주입은 25 내지 35KeV의 에너지를 사용하여 7.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1폴리 실리콘막 패턴, 제2폴리 실리콘막 패턴 및 제3폴리 실리콘막 패턴 각각에 오믹 콘택 영역을 형성하는 단계;상기 오믹 콘택 영역을 갖는 결과물 상에 상기 오믹 콘택 영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계; 및상기 콘택홀을 통하여 상기 오믹 콘택 영역과 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 오믹 콘택 영역은 30 내지 50KeV의 에너지를 사용하여 1.0E14 내지 1.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 절연막 패턴은 비피에스지막 패턴인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 금속 배선은 티타늄막과 질화 티타늄막으로 이루어진 장벽 금속막과 상기 장벽 금속막 상에 형성되는 알루미늄막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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