KR100621231B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치의 제조 방법이 개시된다. 실리콘 기판 상에 필드 산화막을 형성한 후, 상기 필드 산화막 상에 제1영역 내지 제3영역으로 정의된 폴리 실리콘막을 형성한다. 그리고, 각각의 이온 주입을 실시하여 상기 폴리 실리콘막의 제1영역에는 제1저항값을 부여하고, 제2영역에는 제2저항값을 부여하고, 제3영역에는 제3저항값을 부여한다. 이어서, 식각을 실시하여 상기 제1영역의 폴리 실리콘막을 제1저항값을 갖는 제1폴리 실리콘막 패턴으로 형성하고, 상기 제2영역의 폴리 실리콘막을 제2저항값을 갖는 제2폴리 실리콘막 패턴으로 형성하고, 상기 제3영역의 폴리 실리콘막을 제3저항값을 갖는 제3폴리 실리콘막 패턴으로 형성한다. 따라서, 이온 주입을 2회만 실시하여도 3종류의 레지스터의 형성이 가능하다.

Description

반도체 장치의 제조 방법{method for forming a semiconductor device}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 폴리 실리콘 레지스터 소자의 제조 방법에 관한 것이다.
일반적으로, 폴리 실리콘 레지스터 소자의 경우 아날로그 소자로서 널리 사용되고 있다. 특히, 최근에는 높은 저항값을 갖는 폴리 실리콘 레지스터와 낮은 저항값을 갖는 폴리 실리콘 레지스트를 단일 기판 상에 형성한 멀티형의 폴리 실리콘 레지스터 소자가 각광받고 있다.
상기 멀티형의 폴리 실리콘 레지스터 소자의 제조를 개략적으로 살펴보면 다음과 같다. 먼저, 기판 상에 폴리 실리콘막을 형성한 후, 3종류의 다른 저항값은 부여하기 위하여 각각의 이온 주입을 실시한다. 이때, 이온 마스크로서는 포토레지스트 패턴을 사용하는데, 각각의 이온 주입마다 포토레지스트 패턴을 형성해야 한다. 그리고, 식각을 실시하여 상기 폴리 실리콘막을 각각의 저항값을 갖는 폴리 실 리콘막 패턴들로 형성한다. 이어서, 오믹 콘택 영역 및 금속 배선을 형성함으로서 멀티형의 폴리 실리콘 레지스터 소자를 얻는다. 그러나, 상기 멀티형의 폴리 실리콘 레지스터 소자의 형성에서는 각각의 이온 주입마다 포토레지스트 패턴를 별도로 형성해야 하기 때문에 공정이 다소 복잡해진다.
아울러, 상기 멀티형의 폴리 실리콘 레지스터 소자는 약 수 내지 수십ohm/sq의 저항값을 갖는 로우 티씨알(low TCR) 저항을 포함한다. 그러나, 저항값 자체가 약 수 내지 수십ohm/sq를 가질 경우에는 상기 로우 티씨알 저항이 차지하는 면적이 넓어지는 단점을 갖는다. 그리고, 상기 단점을 해결하기 위하여 도판트 소스의 극성 특성을 이용하여 상기 로우 티씨알 저항을 제조하는 방법을 적용하지만, 2가지 유형의 이온 주입을 실시해야 하기 때문에 다소 공정이 복잡해진다.
따라서, 종래의 멀티형 폴리 실리콘 레지스터 소자와 같은 반도체 장치의 제조에서는 공정이 복잡한 단점으로 인하여 반도체 장치의 제조에 따른 신뢰성이 결여되는 문제점이 발생한다.
따라서, 본 발명의 목적은 단순한 공정을 실시하여도 멀티형의 폴리 실리콘 레지스트 소자를 포함하는 반도체 장치를 용이하게 제조하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은 실리콘 기판 상에 필드 산화막을 형성하는 단계; 상기 필드 산화막 상에 제1영역 내지 제3영역으로 정의된 폴리 실리콘막을 형성하는 단계; 상기 폴리 실리콘막의 제1영역 내지 제3영역에 이온 마스크를 사용하지 않는 블랭킷 상태에서 제1이온 주입을 실시하여 제1저항값을 부여하는 단계; 상기 폴리 실리콘막의 제 2 영역을 노출시키는 마스크를 사용하여 상기 제 2 영역에 제2이온 주입을 실시하여 제2저항값을 부여하는 단계; 상기 폴리 실리콘막의 제 3 영역을 노출시키는 마스크를 사용하여 상기 제 3 영역에 제3이온 주입을 실시하여 제3저항값을 부여하는 단계; 상기 제 1 내지 제 3 영역을 포함하는 상기 폴리 실리콘막을 패터닝하여 상기 제1저항값을 갖는 제1폴리 실리콘막 패턴, 상기 제2저항값을 갖는 제2폴리 실리콘막 패턴 및 상기 제3저항값을 갖는 제3폴리 실리콘막 패턴으로 형성하는 단계를 포함한다.
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계속해서, 상기 제1폴리 실리콘막 패턴, 제2폴리 실리콘막 패턴 및 제3폴리 실리콘막 패턴 각각에 오믹 콘택 영역을 형성하는 단계;
상기 오믹 콘택 영역을 갖는 결과물 상에 상기 오믹 콘택 영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계; 및
상기 콘택홀을 통하여 상기 오믹 콘택 영역과 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것이 바람직하다.
이때, 상기 오믹 콘택 영역은 30 내지 50KeV의 에너지를 사용하여 1.0E14 내지 1.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시하는 것이 바람직하다. 특히, 상 기 오믹 콘택 영역을 P+ 타입으로 형성할 경우에는 보론 등과 같은 소스를 사용하여 이온 주입을 실시하는 것이 바람직하다.
그리고, 상기 절연막 패턴은 층간 절연막 패턴으로서 비피에스지막 패턴인 것이 바람직하다. 아울러, 상기 절연막 패턴은 절연막을 형성한 후, 식각을 통하여 패터닝함으로서 얻을 수 있다. 또한, 상기 금속 배선은 티타늄막과 질화 티타늄막으로 이루어진 장벽 금속막과 상기 장벽 금속막 상에 형성되는 알루미늄막을 포함하는 것이 바람직하다. 특히, 상기 알루미늄막을 적용할 경우에는 적층 이후에 열처리를 더 수행하는 것이 바람직하다. 또한, 상기 장벽 금속막의 경우에는 티타늄막과 질화 티타늄막이 순차적으로 적층된 다층막인 것이 바람직하지만, 각각을 단독으로 사용하여도 무방하다.
아울러, 본 발명에서는 상기 제1이온 주입은 이온 마스크를 사용하지 않는 블랭킷 상태에서 실시하는 것이 바람직하다. 때문에, 제조 공정의 단순화를 꾀할 수 있다. 그리고, 각각의 이온 주입을 실시하여 형성하는 상기 제1저항값은 10 내지 20Kohm/sq이고, 상기 제2저항값은 1 내지 2Kohm/sq이고, 상기 제3저항값은 로우 티씨알(low TCR) 저항으로서 수 내지 수십ohm/sq인 것이 바람직하다. 이때, 상기 제3저항값은 부여하기 위한 제3이온 주입은 25 내지 35KeV의 에너지를 사용하여 7.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시하는 것이 바람직한데, 이온 주입 소스로서는 보론을 주로 선택한다.
또한, 상기 폴리 실리콘막은 620 내지 660℃의 온도에서 SiH4를 포함하는 반 응 가스를 사용하여 800 내지 1,200Å의 두께를 갖도록 형성하는 것이 바람직하다. 이는, 100ppm/℃ 이하의 티씨알 특성과 약 600ohm/sq의 저항값을 갖는 폴리 실리콘막 패턴을 용이하게 형성하기 위함이다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(10)을 마련한다. 그리고, 상기 기판(10) 상에 필드 산화막(12)을 형성한다. 이어서, 상기 필드 산화막(12) 상에 폴리 실리콘막(14)을 형성한다. 상기 폴리 실리콘막(14)은 약 640℃의 온도에서 SiH4를 포함하는 반응 가스를 사용하여 약 1,000Å의 두께를 갖도록 형성한다. 이때, 상기 폴리 실리콘막(14)은 제1영역(15), 제2영역(16) 및 제3영역(17)으로 구분되도록 정의한다.
이어서, 제1이온 주입 공정을 실시한다. 이때, 상기 제1이온 주입에서는 포토레지스트 패턴과 같은 이온 마스크를 사용하지 않고, 블랭킷 상태에서 실시한다. 이에 따라, 상기 폴리 실리콘막(14)의 제1영역(15), 제2영역(16) 및 제3영역(17)은 약 10 내지 20Kohm/sq의 저항값이 부여된다. 그리고, 상기 폴리 실리콘막(14)의 제2영역(15)을 노출시키는 포토레지스트 패턴을 이온 마스크로 사용한 제2이온 주 입을 실시한다. 이에 따라, 상기 폴리 실리콘막(14)의 제2영역(15)에는 약 1 내지 2Kohm/sq의 저항값이 부여된다. 그리고, 상기 폴리 실리콘막(14)의 제3영역(17)을 노출시키는 포토레지스트 패턴을 이온 마스크로 사용한 제3이온 주입을 실시한다. 이에 따라, 상기 폴리 실리콘막(14)의 제3영역(17)에는 로우 티씨알 저항으로서 약 수 내지 수십ohm/sq의 저항값이 부여된다. 이때, 상기 로우 티씨알 저항을 형성하기 위한 제3이온 주입은 약 30KeV의 에너지를 사용하여 약 7.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시한다. 아울러, 이온 주입을 위한 소스로서는 주로 보론을 선택한다.
상기 멀티형 폴리 실리콘 레지스트 소자 중에서 로우 티씨알 저항은 폴리 실리콘막의 적용과 상기 이온 주입의 적용을 통하여 100ppm/℃ 이하의 티씨알 특성과 600ohm/sq의 면저항을 갖도록 형성할 수 있다. 아울러, 상기 공정 조건의 적용으로 로우 티씨알 저항을 형성할 경우에는 기판의 면적 확보에 큰 지장을 주지 않는다.
이와 같이, 상기 이온 주입을 실시함으로서 상기 폴리 실리콘막의 제1영역은 약 10 내지 20Kohm/sq의 저항값을 갖고, 제2영역은 약 1 내지 2Kohm/sq의 저항값을 갖고, 제3영역은 로우 티씨알 저항으로서 수 내지 수십ohm/sq의 저항값을 갖는다.
도 1d를 참조하면, 상기 폴리 실리콘막(14)을 식각하여 패턴으로 형성한다. 이와 같이, 상기 식각을 실시함으로서 상기 폴리 실리콘막(14)의 제1영역(15)은 약 10 내지 20Kohm/sq의 저항값을 갖는 제1폴리 실리콘막 패턴(15a)으로 형성되고, 상기 폴리 실리콘막(14)의 제2영역(16)은 약 1 내지 2Kohm/sq의 저항값을 갖는 제2폴 리 실리콘막 패턴(16a)으로 형성되고, 상기 폴리 실리콘막(14)의 제3영역(17)은 로우 티씨알 저항으로서 수 내지 수십ohm/sq의 저항값을 갖는 제3폴리 실리콘막 패턴(17a)으로 형성된다. 즉, 상기 식각에 의해 하이 폴리 레지스터, 미들 폴리 레지스터 및 로우 티씨알 레지스트를 얻는 것이다. 이때, 상기 하이 폴리 레지스터, 미들 폴리 레지스터 및 로우 티씨알 레지스트 각각은 제1폴리 실리콘막 패턴(15a), 제2폴리 실리콘막 패턴(16a) 및 제3폴리 실리콘막 패턴(17a)에 해당한다.
도 1e 내지 도 1g를 참조하면, 상기 제1폴리 실리콘막 패턴(15a), 제2폴리 실리콘막 패턴(16b) 및 제3폴리 실리콘막 패턴(17a) 각각에 오믹 콘택 영역(18)을 형성한다. 이때, 상기 오믹 콘택 영역(18)은 30 내지 50KeV의 에너지를 사용하여 1.0E14 내지 1.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시하는데, 주로 보론 소스를 적용하여 P+형의 오믹 콘택 영역을 형성한다.
이어서, 상기 오믹 콘택 영역(18)을 갖는 결과물 상에 상기 오믹 콘택 영역(18)을 노출시키는 콘택홀(20a)을 갖는 절연막 패턴(20)을 형성한다. 이때, 상기 절연막 패턴(20)은 주로 비피에스지막 패턴을 적용한다. 따라서, 상기 절연막으로서는 비피에스지막을 형성한다.
그리고, 상기 콘택홀(20a)을 통하여 상기 오믹 콘택 영역(18)과 연결되는 금속 배선(22)을 형성한다. 상기 금속 배선(22)의 형성은 적층 및 식각을 통하여 얻을 수 있다. 이때, 상기 금속 배선(22)은 티타늄막과 질화 티타늄막으로 이루어진 장벽 금속막과 상기 장벽 금속막 상에 형성되는 알루미늄막을 포함한다. 아울러, 상기 금속 배선(22)의 획득을 위한 식각을 실시한 후, 상기 금속 배선(22)의 안정성을 도모하기 위한 열처리를 더 실시한다.
이와 같이, 본 발명에 의하면 3가지의 레지스터들을 하나의 기판 상에 형성하기 위한 이온 주입 공정을 두 차례만 실시하여도 가능한다. 때문에, 공정의 단순화가 이루어진다. 아울러, 특성이 우수한 로우 티씨알 저항의 제조 또한 용이하게 실시할 수 있다.
따라서, 본 발명은 반도체 장치의 제조에 따른 생산성이 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 실리콘 기판 상에 필드 산화막을 형성하는 단계;
    상기 필드 산화막 상에 제1영역 내지 제3영역으로 정의된 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막의 제1영역 내지 제3영역에 이온 마스크를 사용하지 않는 블랭킷 상태에서 제1이온 주입을 실시하여 제1저항값을 부여하는 단계;
    상기 폴리 실리콘막의 제 2 영역을 노출시키는 마스크를 사용하여 상기 제 2 영역에 제2이온 주입을 실시하여 제2저항값을 부여하는 단계;
    상기 폴리 실리콘막의 제 3 영역을 노출시키는 마스크를 사용하여 상기 제 3 영역에 제3이온 주입을 실시하여 제3저항값을 부여하는 단계;
    상기 제 1 내지 제 3 영역을 포함하는 상기 폴리 실리콘막을 패터닝하여 상기 제1저항값을 갖는 제1폴리 실리콘막 패턴, 상기 제2저항값을 갖는 제2폴리 실리콘막 패턴 및 상기 제3저항값을 갖는 제3폴리 실리콘막 패턴으로 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1저항값은 10 내지 20Kohm/sq이고, 상기 제2저항값은 1 내지 2Kohm/sq이고, 상기 제3저항값은 로우 티씨알(low TCR) 저항으로서 수 내지 수십ohm/sq인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 폴리 실리콘막은 620 내지 660℃의 온도에서 SiH4를 포함하는 반응 가스를 사용하여 800 내지 1,200Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제3저항값은 부여하기 위한 제3이온 주입은 25 내지 35KeV의 에너지를 사용하여 7.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1폴리 실리콘막 패턴, 제2폴리 실리콘막 패턴 및 제3폴리 실리콘막 패턴 각각에 오믹 콘택 영역을 형성하는 단계;
    상기 오믹 콘택 영역을 갖는 결과물 상에 상기 오믹 콘택 영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계; 및
    상기 콘택홀을 통하여 상기 오믹 콘택 영역과 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 오믹 콘택 영역은 30 내지 50KeV의 에너지를 사용하여 1.0E14 내지 1.0E15 atoms/cm2 이상의 도즈량을 갖도록 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 절연막 패턴은 비피에스지막 패턴인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 금속 배선은 티타늄막과 질화 티타늄막으로 이루어진 장벽 금속막과 상기 장벽 금속막 상에 형성되는 알루미늄막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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