KR101026475B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

저항을 갖는 반도체 소자를 제조하기 위한 방법이 개시된다. 개시된 본 발명에 따른 반도체 소자의 제조 방법은, 기판 상에 제1금속막 패턴, 제1반사 방지막 패턴 및 제1텅스텐 플러그를 갖는 하부 금속 배선과, 제1절연막 패턴을 형성한 후, 상기 제1텅스텐 플러그 및 이에 인접한 제1절연막 패턴 상에 순차로 적층된 저항막 패턴 및 하드 마스크막 패턴을 형성한다. 그리고, 제2금속막 및 제2반사 방지막을 순차적으로 형성한 후, 이들을 식각하여 제2금속막 패턴 및 제2반사 방지막 패턴을 형성하고, 상기 제2반사 방지막 패턴의 표면을 노출시키는 비아홀을 갖는 제2절연막 패턴을 형성한다. 이어서, 상기 비아홀에 텅스텐 플러그를 형성한 후, 상기 텅스텐 플러그와 연결되는 제3금속막 패턴을 형성한다. 이에 따라, 반도체 소자의 금속 배선의 하부에 반도체 소자의 저항이 형성된 구조를 갖는다.

Description

반도체 소자의 제조 방법{method for forming a semiconductor device}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 12 : 제1금속막 패턴
14 : 제1반사 방지막 패턴 16 : 제1텅스텐 플러그
18 : 제1절연막 패턴 20a : 저항막 패턴
22a : 하드 마스막 패턴 26a : 스페이서
28a : 제2금속막 패턴 30a : 제2반사 방지막 패턴
34 : 제2텅스텐 플러그 36 : 제2절연막 패턴
38 : 제3금속막 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 수동 소자인 저항(resistor)을 갖는 반도체 소자를 제조하기 위한 방법에 관한 것이다.
반도체 소자는 셀 영역과 주변 회로 영역을 포함한다. 상기 주변 회로 영역 에는 주로 금속 배선, 저항, 증폭기 등과 같은 회로가 구성된다. 반도체 소자 중에서 특히, RF 소자는 무선 통신에 사용되는 부품이다. 그리고, RF 소자에 사용되는 저항의 경우에는 커패시터나 인덕터(inductor) 못지 않게 중요한 요소이다. 여기서, 상기 저항은 기생 커패시턴스가 작아야한다. 아울러, 상기 저항은 신호 차단이나 바이어스 차단을 위한 큰 저항과 튜닝(tuning)이나 축퇴(degeneration) 용도로 사용하는 작은 저항의 두 종류로 구분한다.
현재에는 상기 저항으로서 폴리 실리콘막으로 형성하는 폴리 저항을 주로 사용하고 있다. 그러나, 상기 폴리 저항은 고속 동작을 요구하는 반도체 소자 또는 무선 주파수를 요구하는 RF 소자와 같은 반도체 소자에 적용하기에는 그 한계가 있다. 또한, 상기 폴리 저항은 별도의 가공 공정을 거쳐야만 형성할 수 있다.
따라서, 최근에는 간단한 공정의 실시와 아울러 고속 동작 및 무선 주파수를 요구하는 반도체 소자에 적극적으로 적용하기 위한 저항의 개발에 부단한 노력을 기울이고 있다.
본 발명의 목적은 금속 저항을 갖는 반도체 소자를 제조하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은, 기판 상에 제1금속막 패턴, 제1반사 방지막 패턴 및 제1텅스텐 플러그를 갖는 하부 금속 배선과 상기 하부 금속 배선 사이에 제1절연막 패턴을 형성하는 단계; 상기 제1텅스텐 플러그 및 이에 인접한 제1절연막 패턴 상에 순차로 적층된 저항막 패턴 및 하드 마스크막 패턴을 형성하는 단계; 상기 하드 마스크막 패턴을 갖는 결과물 상에 제2금속막 및 제2반사 방지막을 순차적으로 형성하는 단계; 상기 제2반사 방지막 및 제2금속막을 순차적으로 식각하여 제2금속막 패턴 및 제2반사 방지막 패턴을 형성하는 단계; 상기 제2반사 방지막 패턴을 갖는 결과물 상에 상기 제2반사 방지막 패턴의 표면을 노출시키는 비아홀을 갖는 제2절연막 패턴을 형성하는 단계; 상기 비아홀에 텅스텐 플러그를 형성하는 단계; 및 상기 텅스텐 플러그와 연결되는 제3금속막 패턴을 형성하는 단계;를 포함한다.
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또한, 본 발명에 따른 반도체 소자의 제조 방법은, 상기 저항막 패턴 및 하드 마스크막 패턴을 형성하는 단계 후, 그리고, 상기 제2금속막 및 제2반사 방지막을 순차적으로 형성하는 단계 전, 상기 저항막 패턴 및 하드 마스크막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함한다.
상기 스페이서는 산화물로 이루어지는 것이 바람직하며, 상기 스페이서는 산화막의 적층 및 전면 식각에 의해 형성하는 것이 바람직하다. 상기 하드 마스크막 패턴은 충분한 절연을 위하여 산화막 패턴인 것이 바람직하다.
이와 같이, 본 발명에 의하면, 금속 저항을 반도체 소자의 금속 배선 아래에 형성할 수 있다. 특히, 스페이서를 형성함으로서 금속 저항의 절연 기능을 충분히 확보할 수 있다. 때문에, 금속 저항을 갖는 결과물 상에 형성되는 반도체 소자의 패턴에 거의 영향을 끼치지 않는다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 제1금속막 및 제1반사 방지막을 형성한다. 이때, 상기 제1금속막은 알루미늄막을 주로 선택하고, 제1반사 방지막은 티타늄막, 질화 티타늄막 또는 이들의 다층막을 주로 선택한다. 아울러, 제1반사 방지막은 후속되는 사진 식각 공정시 상기 제1금속막의 광반사를 저지하기 위하여 형성한다.
이어서, 상기 제1반사 방지막 및 제1금속막을 순차적으로 식각한다. 이에 따라, 기판(10) 상에는 제1금속막 패턴(12) 및 제1반사 방지막 패턴(14)이 형성된다. 그리고, 상기 제1반사 방지막 패턴(14)을 갖는 결과물 상에 제1절연막을 형성한다. 계속해서, 제1절연막을 패터닝하여 제1반사 방지막 패턴(14)의 표면을 노출시키는 제1비아홀(16a)을 갖는 제1층간 절연막 패턴(18)을 형성한다. 그리고, 제1층간 절연막 패턴(18)의 제1비아홀(16a)에 제1텅스텐 플러그(16)를 형성한다. 텅스텐 플러그(16)의 형성은 적층 및 연마에 의해 주로 달성된다.
이에 따라, 기판(10) 상에는 제1금속막 패턴(12), 제1반사 방지막 패턴(14) 및 제1텅스텐 플러그(16)를 갖는 하부 금속 배선과 상기 하부 금속 배선 사이에 절 연을 위한 제1절연막 패턴(18)이 형성된다.
도 1b 및 도 1c를 참조하면, 상기 제1절연막 패턴(18) 및 하부 금속 배선 상에 저항막(20) 및 산화막으로 이루어지는 하드 마스크막(22)을 형성한다. 이때, 저항막(20)은 금속막이다. 그리고, 하드 마스크막(22) 상에 포토레지스트 패턴(24)을 형성한다. 이어서, 포토레지스트 패턴(24)을 식각 마스크로 사용한 식각을 실시하여 하드 마스크막(22)을 하드 마스크막 패턴(22a)으로 형성한다. 그리고, 산소 플라즈마를 사용한 에싱(ashing)을 실시하여 포토레지스트 패턴(24)을 완전히 제거한다. 계속해서, 하드 마스크막 패턴(22a)을 사용한 식각을 실시하여 저항막(20)을 저항막 패턴(22a)으로 형성한다. 이때, 저항막 패턴(22a)은 하부 금속 배선과 연결되도록 패터닝한다. 여기서, 상기 저항막 패턴(22a) 및 하드 마스크막 패턴(22a)은 하부 금속 배선의 제1텅스텐 플러그(16) 및 이에 인접한 제1절연막 패턴(18) 부분 상에 순차로 적층된다.
이에 따라, 기판(10) 상에는 저항막 패턴(20a) 및 상기 저항막 패턴(20a)과 연결되는 하부 금속 배선으로 이루어지는 반도체 소자의 저항이 형성된다.
도 1d 및 도 1e를 참조하면, 상기 저항막 패턴(20a)과 하드 마스크막 패턴(22a)을 갖는 제1절연막 패턴(18) 상에 스페이서 절연막(26)을 형성한다. 이때, 스페이서 절연막(26)은 주로 산화물로 이루어지는 산화막을 선택한다. 이어서, 스페이서 절연막(26)을 전면 식각한다. 이에 따라, 상기 저항막 패턴(20a) 및 하드 마스크막 패턴(22a)의 측벽에 스페이서(26a)가 형성된다. 때문에, 스페이서(26a)와 상기 하드 마스크막 패턴(22a)에 의해 상기 저항막 패턴(20a)을 완전하게 실링이 이루어진다.
도 1f 및 도 1g를 참조하면, 스페이서(26a)가 형성된 결과물을 갖는 제1층간 절연막 패턴(18) 상에 제2금속막(28) 및 제2반사 방지막(30)을 순차적으로 형성한다. 이때, 제2금속막(28) 및 제2반사 방지막(30) 각각은 상기 제1금속막 및 제2반사 방지막과 동일한 물질로 이루어진다. 이어서, 포토레지스트 패턴(32)을 식각 마스크로 사용하는 식각을 실시한다. 이에 따라, 제2금속막(28) 및 제2반사 방지막(30)은 제2금속막 패턴(28a) 및 제2반사 방지막 패턴(30a)으로 형성된다. 그리고, 상기 제2반사 방지막 패턴(30a)을 갖는 결과물 상에 제2절연막을 형성한다. 계속해서, 상기 제2절연막을 식각하여 제2반사 방지막 패턴(30a)의 표면을 노출시키는 제2비아홀(34a)을 갖는 제2절연막 패턴(36)을 형성한다. 그리고, 제2절연막 패턴(36)의 제2비아홀(34a)에 제2텅스텐 플러그(34)를 형성한다. 이때, 제2텅스텐 플러그(34)의 형성은 주로 적층 및 연마에 의해 달성된다. 이어서, 제2텅스텐 플러그(34)와 연결되는 제3금속막 패턴(38)을 형성한다. 이때, 제3금속막 패턴(38)의 형성은 주로 적층 및 식각에 의해 달성된다.
따라서, 반도체 소자의 저항을 갖는 결과물 상에 제2금속막 패턴(28a), 제2반사 방지막 패턴(30a), 제2텅스텐 플러그(34) 및 제3금속막 패턴(38)으로 이루어지는 금속 배선이 형성된다.
이와 같이, 본 발명에 의하면 반도체 소자의 저항을 형성한 후, 금속 배선을 용이하게 형성할 수 있다. 따라서, 본 발명의 반도체 소자는 반도체 소자의 금속 배선의 하부에 반도체 소자의 저항이 형성된 구조를 갖는다. 특히, 하드 마스크막 및 스페이서에 의한 실링을 통하여 반도체 소자의 저항인 저항막 패턴을 충분하게 절연시키기 때문에 그 상부에 어떠한 구조물(패턴)의 형성도 가능하다. 때문에, 최근의 반도체 소자 특히, RF 소자에 본 발명의 방법을 적극적으로 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 기판 상에 제1금속막 패턴, 제1반사 방지막 패턴 및 제1텅스텐 플러그를 갖는 하부 금속 배선과 상기 하부 금속 배선 사이에 제1절연막 패턴을 형성하는 단계;
    상기 제1텅스텐 플러그 및 이에 인접한 제1절연막 패턴 상에 순차로 적층된 저항막 패턴 및 하드 마스크막 패턴을 형성하는 단계;
    상기 하드 마스크막 패턴을 갖는 결과물 상에 제2금속막 및 제2반사 방지막을 순차적으로 형성하는 단계;
    상기 제2반사 방지막 및 제2금속막을 순차적으로 식각하여 제2금속막 패턴 및 제2반사 방지막 패턴을 형성하는 단계;
    상기 제2반사 방지막 패턴을 갖는 결과물 상에 상기 제2반사 방지막 패턴의 표면을 노출시키는 비아홀을 갖는 제2절연막 패턴을 형성하는 단계;
    상기 비아홀에 텅스텐 플러그를 형성하는 단계; 및
    상기 텅스텐 플러그와 연결되는 제3금속막 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 저항막 패턴 및 하드 마스크막 패턴을 형성하는 단계 후, 그리고, 상기 제2금속막 및 제2반사 방지막을 순차적으로 형성하는 단계 전,
    상기 저항막 패턴 및 하드 마스크막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 스페이서는 산화물로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 하드 마스크막 패턴은 산화막 패턴인 것을 특징으로 하는 반도체 소자의 제조 방법.
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