KR101044381B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

저항을 갖는 반도체 소자를 제조하기 위한 방법이 개시된다. 제1절연막 상에 제1금속막 및 반사 방지막을 순차적으로 형성하고, 상기 반사 방지막 상에 제2절연막 패턴, 저항막 패턴 및 제3절연막 패턴을 순차적으로 형성한다. 이어서, 랜드 구조를 갖는 반사 방지막 패턴 및 제1금속막 패턴을 형성한 후, 제4절연막을 형성한다. 그리고, 상기 제4절연막을 식각하여 랜드 구조의 저항막 패턴의 표면을 부분적으로 노출시키는 제1비아홀 및 랜드 구조와 인접한 부분의 반사 방지막 패턴의 표면을 부분적으로 노출시키는 제2비아홀을 갖는 제4절연막 패턴을 형성하고, 상기 제1비아홀 및 제2비아홀 내에 금속 플러그를 형성한 후, 상기 금속 플러그와 연결되는 제2금속막 패턴을 형성한다. 이에 따라, 상기 저항막 패턴과 연결되는 제2금속막 패턴을 형성함으로서 저항이 완성된다.

Description

반도체 소자의 제조 방법{method for forming a semiconductor device}
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 12 : 제1절연막
14a : 제1금속막 패턴 16a : 반사 방지막 패턴
18a : 제2절연막 패턴 20a : 저항막 패턴
22a : 제3절연막 패턴 28 : 제4절연막 패턴
30 : 금속 플러그 32 : 제2금속막 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 수동 소자인 저항(resistor)을 갖는 반도체 소자를 제조하기 위한 방법에 관한 것이다.
반도체 소자는 셀 영역과 주변 회로 영역을 포함한다. 상기 주변 회로 영역에는 주로 금속 배선, 저항, 증폭기 등과 같은 회로가 구성된다. 반도체 소자 중에서 특히, RF 소자는 무선 통신에 사용되는 부품이다. 그리고, RF 소자에 사용되는 저항의 경우에는 커패시터나 인덕터(inductor) 못지 않게 중요한 요소이다. 여기서, 상기 저항은 기생 커패시턴스가 작아야한다. 아울러, 상기 저항은 신호 차단이나 바이어스 차단을 위한 큰 저항과 튜닝(tuning)이나 축퇴(degeneration) 용도로 사용하는 작은 저항의 두 종류로 구분한다.
현재에는 상기 저항으로서 폴리 실리콘막으로 형성하는 폴리 저항을 주로 사용하고 있다. 그러나, 상기 폴리 저항은 고속 동작을 요구하는 반도체 소자 또는 무선 주파수를 요구하는 RF 소자와 같은 반도체 소자에 적용하기에는 그 한계가 있다. 또한, 상기 폴리 저항은 별도의 가공 공정을 거쳐야만 형성할 수 있다.
따라서, 최근에는 간단한 공정의 실시와 아울러 고속 동작 및 무선 주파수를 요구하는 반도체 소자에 적극적으로 적용하기 위한 저항의 개발에 부단한 노력을 기울이고 있다.
본 발명의 목적은 금속 저항을 갖는 반도체 소자를 제조하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은,
제1절연막 상에 제1금속막 및 반사 방지막을 순차적으로 형성하는 단계;
상기 반사 방지막 상에 제2절연막 패턴, 저항막 패턴 및 제3절연막 패턴을 순차적으로 형성하는 단계;
상기 반사 방지막의 표면을 부분적으로 노출시키는 포토레지스트 패턴을 상 기 제3절연막 패턴을 갖는 결과물 상에 형성하는 단계;
상기 부분적으로 노출된 반사 방지막 및 하부의 제1금속막을 순차적으로 식각하여 랜드 구조를 갖는 반사 방지막 패턴 및 제1금속막 패턴을 형성하는 단계;
상기 제1금속막 패턴을 갖는 결과물 상에 제4절연막을 형성하는 단계;
상기 제4절연막을 식각하여 랜드 구조의 저항막 패턴의 표면을 부분적으로 노출시키는 제1비아홀 및 랜드 구조와 인접한 부분의 반사 방지막 패턴의 표면을 부분적으로 노출시키는 제2비아홀을 갖는 제4절연막 패턴을 형성하는 단계;
상기 제4절연막의 제1비아홀 및 제2비아홀 내에 금속 플러그를 형성하는 단계; 및
상기 금속 플러그와 연결되는 제2금속막 패턴을 형성하는 단계를 포함한다.
여기서, 금속 저항으로 사용하기 위한 상기 저항막 패턴은 질화 탄탈륨막 패턴인 것이 바람직하다. 그리고, 상기 제1금속막은 알루미늄막이고, 상기 금속 플러그는 텅스텐 플러그인 것이 바람직하다.
이와 같이, 본 발명에 의하면, 반도체 소자의 금속 배선을 형성할 때 금속 저항을 형성이 가능하다. 때문에, 성능이 우수한 금속 저항을 용이하게 형성할 수 있다. 아울러, 금속 저항으로서 질화 탄탈륨막 패턴을 사용하기 때문에 온도 변화 따른 양호한 특성을 갖는다. 아울러, 우수한 미스매치(mismatch) 특성 및 낮은 플리커 노이즈(flicker noise) 등 많은 장점을 갖는다. 또한, 금속 배선의 일부분을 저항으로 형성하기 때문에 넓은 영역에 저항을 형성할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 제1절연막(12)을 갖는 기판(10)을 마련한다. 그리고, 제1절연막(12) 상에 제1금속막(14) 및 반사 방지막(16)을 순차적으로 형성한다. 여기서, 제1금속막(14)은 알루미늄막이 주로 선택되고, 반사 방지막(16)은 주로 티타늄막, 질화 티타늄막 또는 이들의 다층막이 선택된다. 또한, 반사 방지막(16)은 후속되는 사진 식각 공정을 수행할 때 하부의 제1금속막(14)의 광반사로 인하여 발생하는 문제점을 줄이기 위하여 형성한다.
도 1b 내지 도 1d를 참조하면, 상기 반사 방지막(16) 상에 제2절연막(18), 저항막(20) 및 제3절연막(22)을 형성한다. 이때, 제2절연막(18)은 저항막(20)을 절연시키는 기능을 갖는다. 또한, 저항막(20)은 주로 질화 탄탈륨막을 선택한다. 아울러, 제3절연막(22)은 후속 공정에서 비아홀을 형성할 때 식각 정지막의 기능을 갖는다.
이어서, 제3절연막(22) 상에 포토레지스트막을 형성한다. 그리고, 포토레지스트막을 패터닝하여 포토레지스트 패턴(24)으로 형성한다. 이어서, 포토레지스트 패턴(24)을 식각 마스크로 사용한 식각을 실시하여 제3절연막(22), 저항막(20) 및 제2절연막(18)을 순차적으로 식각한다.
계속해서, 산소 플라즈마를 사용한 에싱(ashing)을 실시하여 기판(10) 상에 잔류하는 포토레지스트 패턴(24)을 완전히 제거한다. 이에 따라, 기판(10) 상에는 제2절연막 패턴(18a), 저항막 패턴(20a) 및 제3절연막 패턴(22a)이 순차적으로 형성된다.
도 1e를 참조하면, 상기 제3절연막 패턴(22a)을 갖는 결과물 상에 포토레지스트막을 형성한다. 이어서, 사진 식각 공정을 실시하여 상기 반사 방지막(16)의 표면을 부분적으로 노출시키는 포토레지스트 패턴(26)을 형성한다. 즉, 상기 제3절연막 패턴(22a)을 갖는 결과물은 노출시키지 않고, 상기 반사 방지막(16)의 표면 일부분만을 노출시키도록 포토레지스트 패턴(26)을 형성하는 것이다.
도 1f를 참조하면, 상기 포토레지스트 패턴(26)을 식각 마스크로 사용한 식각을 실시한다. 즉, 부분적으로 노출된 반사 방지막(16)을 식각하는 것이다. 아울러, 상기 식각에 의해 노출되는 하부의 제1금속막(14)도 식각한다. 이에 따라, 기판(10) 상에 반사 방지막 패턴(16a) 및 제1금속막 패턴(14a)이 형성된다. 이와 같이, 상기 식각을 수행함으로서 제1금속막 패턴(14a), 반사 방지막 패턴(16a), 제2절연막 패턴(18a), 저항막 패턴(20a) 및 제3절연막 패턴(22a)이 순차적으로 형성되는 부분은 랜드 구조를 갖는다. 즉, 저항으로 형성하기 위한 저항막 패턴(20a)을 갖는 부분은 랜드 구조를 갖는 것이다. 그리고, 상기 랜드 구조와 인접한 부분에는 제1금속막 패턴(14a) 및 반사 방지막 패턴(16a)이 형성되는데, 상기 제1금속막 패턴(14a) 및 반사 방지막 패턴(16a)은 하부 금속 배선의 기능을 갖는다.
이어서, 산소 플라즈마를 사용한 에싱을 실시하여 기판 상에 잔류하는 포토 레지스트 패턴(26)을 완전히 제거한다. 그리고, 상기 랜드 구조를 갖는 결과물 상에 제4절연막을 형성한다. 이때, 상기 제4절연막은 층간 절연막의 기능을 갖는다. 계속해서, 상기 제4절연막을 식각하여 상기 랜드 구조의 저항막 패턴(20a)의 표면을 부분적으로 노출시키는 제1비아홀(30a) 및 랜드 구조와 인접한 부분의 반사 방지막 패턴(16a)의 표면을 부분적으로 노출시키는 제2비아홀(30b)을 갖는 제4절연막 패턴(28)을 형성한다. 즉, 저항으로 형성하기 위하여 저항막 패턴(20a)과 전기적 연결을 위한 제1비아홀(30a) 및 하부의 금속 배선과 전기적 연결을 위한 제2비아홀(30b)을 형성하는 것이다.
그리고, 제1비아홀(30a)과 제2비아홀(30b) 내에 텅스텐으로 이루어지는 금속 플러그(30)를 형성한다. 금속 플러그(30)의 형성은 주로 적층 및 연마에 의해 달성된다. 이어서, 금속 플러그(30)와 연결되는 제2금속막 패턴(32)을 형성한다. 제2금속막 패턴(32)의 형성은 주로 적층 및 식각에 의해 달성된다. 이에 따라, 제2비아홀(30b)에 의해 하부의 금속 배선과 연결되는 제2금속막 패턴(32)의 경우에는 반도체 소자의 금속 배선으로 형성되고, 제1비아홀(30a)에 의해 저항막 패턴(20a)과 연결되는 제2금속막 패턴(32)의 경우에는 저항으로 형성된다.
이와 같이, 본 발명에 의하면 간단한 공정을 통하여 금속 저항을 용이하게 형성할 수 있다. 때문에, 최근의 반도체 소자 특히, RF 소자에 본 발명의 방법을 적극적으로 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 제1절연막 상에 제1금속막 및 반사 방지막을 순차적으로 형성하는 단계;
    상기 반사 방지막 상에 순차적으로 적층된 제2절연막 패턴, 저항막 패턴 및 제3절연막 패턴을 형성하는 단계;
    상기 제3절연막 패턴을 갖는 결과물 상에 상기 반사 방지막의 표면을 부분적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용한 식각으로 상기 노출된 반사 방지막 부분 및 그 하부의 제1금속막 부분을 순차적으로 식각하여 랜드 구조를 갖는 반사 방지막 패턴 및 제1금속막 패턴을 형성하는 단계;
    상기 식각 마스크로 사용한 포토레지스트 패턴을 제거하는 단계;
    상기 포토레지스트 패턴이 제거된 결과물 상에 제4절연막을 형성하는 단계;
    상기 제4절연막을 식각하여 랜드 구조의 저항막 패턴의 표면을 부분적으로 노출시키는 제1비아홀 및 랜드 구조와 인접한 부분의 반사 방지막 패턴의 표면을 부분적으로 노출시키는 제2비아홀을 갖는 제4절연막 패턴을 형성하는 단계;
    상기 제4절연막의 제1비아홀 및 제2비아홀 내에 금속 플러그를 형성하는 단계; 및
    상기 제4절연막 패턴 상에 상기 금속 플러그와 연결되는 제2금속막 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 저항막 패턴은 질화 탄탈륨막 패턴인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제1금속막은 알루미늄막이고, 상기 금속 플러그는 텅스텐 플러그인 것을 특징으로 하는 반도체 소자의 제조 방법.
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