KR20050073530A - 고체 촬상 장치의 제조 방법 - Google Patents

고체 촬상 장치의 제조 방법 Download PDF

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Abstract

반도체 기판(20) 상에, 입사광을 광전 변환하여 축적하는 다수의 포토다이오드(25)와 포토다이오드의 신호 전하를 독출하는 독출 수단(23a, 24a)을 포함하는 화소 셀을 2차원 형상으로 배열한 감광 영역을 형성하는 동시에, 감광 영역의 다수의 화소 셀을 행 방향으로 구동하는 수직 구동 회로 및 열 방향으로 구동하는 수평 구동 회로와, 출력 신호를 증폭하는 증폭 회로를, MOS 트랜지스터(24b, 24c, 23c)에 의해 형성한다. 포토다이오드 및 다수의 MOS 트랜지스터의 각 소자간의 소자 분리 영역(21)을 STI에 의해 형성하는 공정과, MOS 트랜지스터의 게이트 산화막(22)을 10㎚ 이하의 두께로 형성하는 공정을 구비하고, MOS 트랜지스터의 게이트 형성 공정 이후의 모든 열 처리 공정을, 900℃를 넘지 않는 온도 범위에서 행한다. 미세한 구조의 MOS형 고체 촬상 장치에서의 화상 결함의 발생을 충분히 억제하는 것이 가능하다.

Description

고체 촬상 장치의 제조 방법{METHOD FOR MANUFACTURING SOLID-STATE IMAGING DEVICE}
본 발명은, 증폭형 MOS 센서를 이용한 고체 촬상 장치의 제조 방법에 관한 것이다.
증폭형 MOS 센서를 이용한 고체 촬상 장치는, 각 화소마다 포토다이오드에서 검출한 신호를 트랜지스터에서 증폭하는 것으로, 고감도이다. 또, 이 고체 촬상 장치는, CMOS 로직 프로세스에 포토다이오드를 형성하는 프로세스를 추가함으로써 제조할 수 있어, 개발 기간의 단축, 저 비용, 저 소비 전력이라는 특징을 갖는다.
종래예의 MOS형 고체 촬상 장치의 회로 구성을 도 3에 도시한다. 이 고체 촬상 장치에서는, 포토다이오드(1), 그 신호를 전송하는 전송 트랜지스터(2), 신호 전하를 리셋하는 리셋 트랜지스터(3), 전송된 신호 전하를 증폭하는 증폭 트랜지스터(4), 및 신호를 독출하는 라인을 선택하는 수직 선택 트랜지스터(5)를 포함하는 각 단위 셀이 있는 화소(6)가, 다수개 2차원 형상으로 배열되어 화소 영역(7)을 구성하고 있다. 8은 화소부 전원으로의 접속부를 나타낸다. 이 화소 영역(7)의 주변 회로 영역에, 수직 선택 수단(9), 부하 트랜지스터군(10), 스위치 트랜지스터를 포함하는 행 신호 축적 수단(11), 및 열 선택 신호를 공급하는 수평 선택 수단(12)이 배치되어 있다.
수직 선택 수단(9)으로부터 수평 방향으로 배선되어 있는 수직 선택 트랜지스터 제어선(13)은, 각 화소(6)에서의 수직 선택 트랜지스터(5)의 게이트에 결선되어, 신호를 독출하는 행을 결정한다. 리셋 트랜지스터 제어선(14)은, 리셋 트랜지스터(3)의 게이트에 결선되어 있다. 전송 트랜지스터 제어선(15)은, 전송 트랜지스터(2)의 게이트에 접속되어 있다. 수직 선택 트랜지스터(5)의 소스는, 수직 신호선(16)에 결선되어 있다. 수직 신호선(16)의 일단은 부하 트랜지스터군(13)에 접속되고, 타단은, 1행분의 신호를 취입하는 스위치 트랜지스터를 포함하는 행 신호 축적 수단(11)에 결합되어 있다. 행 신호 축적 수단(11)에 축적된 신호는, 수평 선택 수단(12)으로부터 공급되는 선택 펄스에 의해 순차적으로 출력된다.
수직 선택 트랜지스터 제어선(13)을 하이 레벨로 하는 행 선택 펄스가 인가되면, 이 행의 수직 선택 트랜지스터(5)만 온하고, 이 행의 증폭 트랜지스터(4)와 부하 트랜지스터군(10)으로 소스 팔로워 회로가 구성된다. 수직 선택 트랜지스터 제어선(13)이 하이 레벨인 기간에, 리셋 트랜지스터 제어선(14)을 하이 레벨로 함으로써, 증폭 트랜지스터(4)의 게이트 영역이 결선되어 있는 부유 확산층의 전위가 리셋된다. 또한 수직 선택 트랜지스터 제어선(13)이 하이 레벨의 기간에 전송 트랜지스터 제어선(15)을 하이 레벨로 함으로써, 포토다이오드(1)에 축적된 신호 전하가 부유 확산층으로 전송된다. 이 때, 부유 확산층에 접속되어 있는 증폭 트랜지스터(4)의 게이트 전압은 부유 확산층의 전위가 되고, 이 전압과 거의 동등한 전압이 수직 신호선(16)에 나타나서, 스위치 트랜지스터를 포함하는 행 신호 축적 수단(11)에 신호가 전송된다. 다음에, 수평 선택 수단(12)으로부터 순차적으로 발생되는 열 선택 신호에 의해, 행 신호 축적 수단(11)의 신호가 1행분의 출력 신호로서 출력된다.
이상과 같은 MOS형 촬상 장치를 구성하는 일례로서, 일본국 특개 2001-345439호 공보에는, 미세한 CMOS 이미지 센서의 제조 방법이 개시되어 있다. 도 4는, 일본국 특개 2001-345439호 공보에 개시되어 있는 MOS형 고체 촬상 장치의 단면도를 도시한다. A영역은 화소 영역을 나타내고, B영역은 주변 회로 영역을 나타내고 있다.
P형의 실리콘 기판(20) 상에, 게이트 절연막(실리콘 산화막)(22)을 통해서, 게이트 전극(23a, 23b, 23c)이 형성되어 있다. 여기에서, A영역에서의 게이트 전극(23a)은, 독출 게이트 전극이고, 게이트 전극(23b)은 리셋 또는 어드레스 게이트 전극이다. 21은 STI(Shallow Trench Isolation) 구조의 소자 분리부(이하, STI라고 칭함)를 나타낸다. STI 구조는, 0.25㎛ 테크놀로지 이하의 미세 패턴의 경우에 이용된다.
A영역에서, 실리콘 기판(20)의 표면에는, N형 드레인 영역(24a), 포토다이오드의 N형 신호 축적 영역(25)이 형성되어 있다. B영역에서는, 실리콘 기판(20) 내에 N웰(26), P웰(27)이 형성되어 있고, 이 N웰(26), P웰(27) 내에 P형 LDD(Lightly Doped Drain) 영역(24b), N형 LDD 영역(24c)이 각각 형성되어 있다.
이와 같은 MOS형 고체 촬상 장치에서, 포토다이오드의 신호 축적 영역(25)에 축적된 신호 전하는, 독출 게이트 전극(23a)에 정(正) 전압을 가함으로써 N형의 드레인 영역(24a)에 독출된다. 그 결과, 드레인 영역(24a)의 전위가 변조된다. 드레인 영역(24a)은 증폭 트랜지스터의 게이트 전극(23b)과 전기적으로 접속되어 있고, 증폭된 전기 신호가 신호선에 출력된다. 여기에서, 드레인 영역(24a)을 전기적으로 리셋하기 위한 리셋 트랜지스터와 리셋 게이트선(23b), 증폭 트랜지스터, 증폭 트랜지스터를 어드레스하기 위한 어드레스 트랜지스터와 어드레스 게이트선(23b)이 이용된다.
상기 종래의 고체 촬상 장치에는, 다음과 같은 문제가 있었다.
(1) MOS형 고체 촬상 장치는, CMOS 로직 프로세스에 포토다이오드 형성 프로세스를 추가한 제조 방법을 이용하고 있기 때문에, 고체 촬상 장치의 특성의 하나인, 화상 결함(특히 백색 결함으로 대표됨)의 억제가 적극적으로 실시되어 있지 않다.
(2) MOS형 고체 촬상 장치의 제조 공정은, CMOS 로직 프로세스가 기본으로 되어 있기 때문에, N형 및 P형 트랜지스터의 기본 성능이 양호해지도록 튜닝되어 있다. 따라서, 열 처리 등의 제조 방법의 변경은, 트랜지스터 성능을 열화시킬 가능성이 있다.
미세한 CMOS 로직 프로세스는 소자 분리가 STI에 의해 행해지고, 게이트는 P-MOS 및 N-MOS의 듀얼 게이트이며, 열 처리에는 RTA(Rapid Thermal Anneal)을 채용하고 있다. 일반적으로는 RTA는 900℃를 넘고 1100℃ 이하인 고온 영역에서 행해지고, 또한 열 처리 시간이 0.1초인 소위 스파이크 어닐링을 비롯한 2분 이하의 시간에서 행하는 열 처리로서 정의할 수 있다. 그러나 이와 같은 구성에서는, 급격한 온도 변화에 기인하는 스트레스가 잔류하기 쉬워, 미세한 고체 촬상 장치를 제조하는 경우, 화상 결함을 억제하는 것이 곤란하다.
본 발명은, 미세한 구조의 MOS형 고체 촬상 장치에서의 화상 결함의 발생을 충분히 억제하는 것이 가능한 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 고체 촬상 장치의 제조 방법은, 반도체 기판 상에, 입사광을 광전 변환하여 축적하는 다수의 포토다이오드와 상기 포토다이오드의 신호 전하를 독출하는 독출 수단을 포함하는 화소 셀을 2차원 형상으로 배열한 감광 영역을 형성하는 동시에, 상기 감광 영역의 다수의 화소 셀을 행 방향으로 구동하는 수직 구동 회로 및 열 방향으로 구동하는 수평 구동 회로와, 출력 신호를 증폭하는 증폭 회로를, MOS 트랜지스터에 의해 형성하는 제조 방법이다. 그리고, 상기 포토다이오드 및 다수의 MOS 트랜지스터의 각 소자간의 소자 분리 영역을 STI(Shallow Trench Isolation)에 의해 형성하는 공정과, 상기 MOS 트랜지스터의 게이트 산화막을 10㎚ 이하의 두께로 형성하는 공정을 구비하고, 상기 MOS 트랜지스터의 게이트 형성 공정 이후의 모든 열 처리 공정을, 900℃를 넘지 않는 온도 범위에서 행하는 것을 특징으로 한다.
상기 구성의 본 발명의 고체 촬상 장치의 제조 방법에 의하면, 포토다이오드에 관한 다양한 응력의 완화 및 결정 결함의 발생을 억제할 수 있다. 그것에 의해, 미세한 구조의 MOS형 고체 촬상 장치에서의, 화상 결함의 발생을 충분히 억제하여, 소자의 성능을 향상시키는 것이 가능하다.
본 발명의 고체 촬상 장치의 제조 방법에 있어서, 상기 열 처리 공정을, 적어도 포토다이오드 형성 주입, 소스 드레인 주입, 및 기판 콘택트 주입 후에 1회 구비할 수 있다. 상기 열 처리 공정은 퍼니스를 이용하여 행할 수 있다. 바람직하게는, 상기 퍼니스를 이용하는 열 처리 공정을, 850℃ 이상 900℃ 이하 또한, 60분 이내에서 행한다.
또, 상기 MOS 트랜지스터의 게이트 형성 공정 이후의 열 처리 공정은, 900℃를 넘지 않는 온도로 15분 이상의 어닐링 공정을 포함할 수 있다. 이 경우에 바람직하게는, 상기 다수의 MOS 트랜지스터를 N형 트랜지스터만으로 구성한다.
이하, 본 발명에 의한 실시 형태에 대해서, 도면을 이용하여 구체적으로 설명한다. 또한, 이하에 참조하는 도면에서, A영역은 고체 촬상 장치의 화소 영역을 나타내고, B영역은 주변 회로 영역을 나타낸다.
(실시 형태 1)
실시 형태 1에서의 제조 방법은, 0.25㎛ 이하의 미세 CMOS 로직 테크놀로지를 이용하여, 소자 분리에 STI를 이용하고, 게이트 산화막은 10㎚ 이하로 제작하는 경우에 적합하다. 본 실시 형태는, 활성화 어닐링에 RTA를 이용하지 않는 점에 특징이 있다. 본 실시 형태에서의 고체 촬상 장치의 제조 방법에 대해서, 도 1a 내지 도 1f의 공정을 도시하는 단면도를 참조하여 설명한다.
우선 도 1a에 도시하는 바와 같이, 공지의 기술을 이용하여, P형의 실리콘 기판(20) 내에, STI 구조의 소자 분리 영역(21)이 형성된다. 다음에, 실리콘 기판(20)에 A영역의 포토다이오드의 신호 축적 영역(25)이 형성된다. 다음에, B영역의 P-MOS 트랜지스터 형성 영역에 N웰(26)이 형성되고, N-MOS 트랜지스터 형성 영역에 P웰(27)이 형성된다. 대표적인 도펀트로서는, N웰에는 인을, P웰에는 붕소를 이용한다. 다음에, 실리콘 기판(20) 상에, 게이트 절연막(22)으로서 실리콘 산화막이 형성된다. 다음에, 폴리사이드(Wsi/DPS)로 이루어지는 독출 게이트 전극(23a), 리셋 또는 어드레스 게이트 전극(23b), 및 MOS 전계 효과 트랜지스터의 게이트 전극(23c)이 형성된다.
다음에, 광 리소그래피와 이온 주입법을 이용하여, A영역에서의 독출 게이트 전극(23a)의 인접부에 N형 드레인 영역(24a)이, B영역에서의 N-MOS 트랜지스터의 소스 ·드레인 영역에 N형 LDD(Lightly Doped Drain) 영역(24c)이 형성된다. 다음에 P-MOS 트랜지스터의 소스 ·드레인 영역에 P형 LDD 영역(24b)이 형성된다.
다음에, 도 1b에 도시하는 바와 같이, 상압 CVD(Chemical Vapor Deposition)법 등을 이용하여, 전체면에 예를 들면 30㎚의 막 두께를 갖는 실리콘 질화막(28)이 형성된다. 또한, 실리콘 질화막(28) 상에, 감압 CVD법 등을 이용하여 85㎚의 막 두께를 갖는 실리콘 산화막(29)이 형성된다. 그 후, 광 리소그래피법에 의해 포토다이오드 영역의 윗쪽의 실리콘 산화막(29) 상에 광 레지스트막(30)이 선택적으로 형성된다.
다음에, 광 레지스트막(30)을 마스크로 하고, RIE(Reactive Ion Etching) 기술을 이용하여, 실리콘 질화막(28)과 실리콘 산화막(29)이 드라이 에칭된다. 그 결과, 도 1c에 도시하는 바와 같이, 게이트 전극(23a, 23b, 23c)의 측면에 게이트 측벽 절연막(사이드 웰 절연막)(32)이 형성되는 동시에, 포토다이오드의 신호 축적 영역(25) 상에 실리사이드 블록층(31)이 형성된다. 그 후, 광 레지스트막(30)이 제거된다. 여기에서, 폴리사이드가 드라이 에칭에 의해서 표면이 벗겨지게 되면, W(텅스텐)의 오염원이 될 뿐만 아니라, 표면 이상(異常) 산화가 일어나기 때문에, 벗겨지지 않도록 주의할 필요가 있다.
다음에, 도 1d에 도시하는 바와 같이, 광 리소그래피법과 이온 주입법을 이용하여, 신호 축적 영역(25)의 표면에 P+형의 표면 실드 영역(33)이 형성된다. 그 결과, P+NP형의 매설 포토다이오드가 형성된다. 여기에서, 표면 실드 영역(33)은, 포토다이오드의 표면에 있는 Si/SiO2 계면을 실드함으로써, 신호 축적 영역(25)에 의한 공핍층이 Si/SiO2 계면에까지 넓어지는 것을 방지하는 역할을 한다. 따라서, 표면 실드 영역(33)에 의해, Si/SiO2 계면 준위에 의한 리크 전류의 발생을 억제할 수 있다. 한편, B영역에서는, 소자 영역에 소스 ·드레인 영역(34a, 34b)이 형성된다. 여기에서, N-MOS 영역의 소스 ·드레인 영역(34a)의 형성에는 N+형의 이온 주입이 행해지고, P-MOS 영역의 소스 ·드레인 영역(34b)의 형성에는 P+형의 이온 주입이 행해진다.
다음에, 소스 ·드레인 영역(34a, 34b)에 주입된 이온의 활성화 어닐링을 행한다. 여기에서 통상의 CMOS 로직 프로세스에서는 RTA를 이용하지만, RTA는 단시간에 급격한 온도 상승을 행하기 때문에, 본 실시 형태에서는, 이하의 이유때문에 이용하지 않는다. 주된 이유는, 결정 결함을 유기하기 쉬운 것, STI 및 게이트에 의한 포토다이오드로의 응력 완화를 할 수 없는 것, 및, P+형의 표면 실드 영역(33)은 대단히 고 농도의 주입층이기 때문에 결함도 다량으로 발생하고, 불충분한 어닐링에서는 상기 결함이 크게 성장하여 2차 결함이 발생한다는 3가지이다. 따라서, 본 실시 형태에서는 RTA 대신에, 예를 들면 퍼니스 어닐링을 이용하여 활성화 어닐링을 행한다. 퍼니스 어닐링에 의하면, 온도를 예를 들면 850℃, 시간을 예를 들면 45분으로 설정함으로써, 충분한 열 처리를 행하는 것이 가능하다. 또, P+형의 표면 실드 영역(33)에 대한 활성화 어닐링은, RTA를 이용할 때에는 실드 영역(33)의 형성 후에 행하지만, 퍼니스 어닐링에 의하면, 일괄 처리하는 것이 가능해진다.
다음에, 후술하는 금속 실리사이드화의 전(前) 공정으로서, 프리아몰퍼스화 이온 주입이 행해진다. 이 프리아몰퍼스화의 이온 주입은, 예를 들면 가속 전압 20KeV, 도즈량 3.0 ×1014/㎠의 조건으로, As 이온을 이용하여 행해진다. 그 후, 스퍼터링법 등에 의해, 실리사이드 금속막으로서, 전체면에 예를 들면 40㎚의 막 두께를 갖는 Ti막이 형성된다(도시하지 않음). 또한, 실리사이드 금속은 Ti로 한정되지 않고, 예를 들면 Co, Ni, W 등의 고융점 금속을 이용해도 된다.
다음에, 질소 분위기 중에서, 온도가 예를 들면 675℃, 시간이 예를 들면 30초의 조건으로, RTP(Rapid Thermal Processing)이 행해진다. 이것에 의해, 도 1e에 도시하는 바와 같이, 실리콘 기판(20)의 소자 영역과 실리사이드 금속막이 직접 접하는 영역에서, 실리콘 기판(20) 중의 실리콘과 실리사이드 금속막 중의 Ti가 반응하고, 금속이 실리사이드화되어 Ti 실리사이드(TiSi)막(35)이 형성된다. 그 후, H2SO4나 HCl+H2O2 용액을 이용하여, 미반응의 실리사이드 금속막이 박리 제거되고, 또한, 온도가 예를 들면 850℃, 시간이 예를 들면 10초의 조건으로 RTP 열 처리가 행해진다. 이상과 같이 하여, 실리사이드 블록층(31)으로 커버되어 있지 않은 영역에, Ti 실리사이드(TiSi)막(35)을 형성할 수 있다.
다음에, 도 1f에 도시하는 바와 같이, 전체면에 층간 절연막(36)이 형성된 후, 이 층간 절연막(36)이 CMP(Chemical Mechanical Polish) 기술에 의해 평탄화된다. 이 위에, A영역 내의 신호선이나 접속 배선, B영역 내의 접속 배선 역할을 하는 Al 배선(37)이 선택적으로 형성된다. 이 이후의 다층 배선을 형성하는 공정에 대해서는, 설명을 생략한다.
이 제조 방법에 의하면, 포토다이오드에 관한 다양한 응력의 완화 및 결정 결함의 발생을 억제할 수 있다. 이것에 의해, 0.25㎛ 이하의 미세 CMOS 로직 테크놀로지를 이용하여 제작한 MOS형 고체 촬상 장치에 있어서, 백색 결함, 흑색 불균일과 같은 촬상 특성 불량을 해소할 수 있다.
(실시 형태 2)
실시 형태 2에서의 고체 촬상 장치의 제조 방법은, 모든 트랜지스터가 n채널 트랜지스터로 구성되어 있는 고체 촬상 장치(예를 들면 일본국 특개 2002-270808호 공보 참조)의 제조 공정에, 실시 형태 1의 공정을 적용하는 것에 특징이 있다. 이하, 도 2a 내지 도 2f의 제조 공정 단면도를 참조하여 본 실시 형태에 대해서 설명하는데, 실시 형태 1과 동일한 공정에 대해서는 설명을 간략화하고, 다른 공정에 대해서만 상세하게 설명한다.
우선, 도 2a에 도시하는 바와 같이, 공지의 기술을 이용하여, P형의 실리콘 기판(20) 내에, STI 구조의 소자 분리 영역(21)이 선택적으로 형성된다. 다음에, 실리콘 기판(20)에 A영역의 포토다이오드의 신호 축적 영역(25)이 형성된다. 다음에, B영역의 N-MOS 트랜지스터 형성 영역에 P웰(27)이 형성된다. 다음에, 실리콘 기판(20) 상에 게이트 절연막(22)으로서 실리콘 산화막이 형성된다. 다음에, 폴리사이드(Wsi/DPS)로 이루어지는 독출 게이트 전극(23a), 리셋 또는 어드레스 게이트 전극(23b), 및 MOS 전계 효과 트랜지스터의 게이트 전극(23c)이 형성된다.
다음에, 광 리소그래피와 이온 주입법을 이용하여, A영역에서의 독출 게이트 전극(23a)에 인접한 영역의 실리콘 기판(20)의 표면에 N형 드레인 영역(24a)이 형성되고, B영역에서의 N-MOS 트랜지스터의 소스 ·드레인 영역에 N형 LDD(Lightly Doped Drain) 영역(24c)이 형성된다.
다음에, 도 2b에 도시하는 바와 같이, 상압 CVD(Chemical Vapor Deposition)법 등을 이용하여, 전체면에 예를 들면 30㎚의 막 두께를 갖는 실리콘 질화막(28)이 형성된다. 또한, 실리콘 질화막(28) 상에 감압 CVD법 등을 이용하여 85㎚의 막 두께를 갖는 실리콘 산화막(29)이 형성된다. 그 후, 광 리소그래피법에 의해, 포토다이오드 영역의 윗쪽의 실리콘 산화막(29) 상에 광 레지스트막(30)이 형성된다.
다음에, 광 레지스트막(30)을 마스크로 하고, RIE(Reactive Ion Etching) 기술을 이용하여, 실리콘 질화막(28)과 실리콘 산화막(29)이 드라이 에칭된다. 이것에 의해, 도 2c에 도시하는 바와 같이, 게이트 전극(23a, 23b, 23c)의 측면에 게이트 측벽 절연막(사이드 웰 절연막)(32)이 형성되는 동시에, 포토다이오드의 신호 축적 영역(25) 상에 실리사이드 블록층(31)이 형성된다. 그 후, 광 레지스트막(30)이 제거된다. 여기에서, 폴리사이드가 드라이 에칭에 의해서 표면이 벗겨지게되면, W(텅스텐)의 오염원이 될 뿐만 아니라, 표면 이상 산화가 일어나기 때문에, 벗겨지지 않도록 주의할 필요가 있다.
다음에, 도 2d에 도시하는 바와 같이, 광 리소그래피법과 이온 주입법을 이용하여, A영역에서의 포토다이오드의 신호 축적 영역(25)의 표면에, P+형의 표면 실드 영역(33)을 형성한다. 그 결과, P+NP형의 매설 포토다이오드가 형성된다. 여기에서, 표면 실드 영역(33)은, 포토다이오드의 표면에 있는 Si/SiO2 계면을 실드함으로써, 신호 축적 영역(25)에 의한 공핍층이 Si/SiO2 계면에까지 넓어지는 것을 방지하는 역할을 한다. 따라서, 표면 실드 영역(33)에 의해, Si/SiO2 계면 준위에 의한 리크 전류의 발생을 억제할 수 있다. 한편, B영역에서는, N-MOS 영역에 소스 ·드레인 영역(34b)을 형성하기 위해서, N+형의 이온 주입이 행해진다.
다음에, 소스 ·드레인 영역에 주입된 이온의 활성화 어닐링을 행한다. 실시 형태 1과 동일하게, 활성화 어닐링에는, RTA를 이용하지 않고, 예를 들면 퍼니스 어닐링을 이용한다. 퍼니스 어닐링에 의하면, 온도를 예를 들면 850℃, 시간을 예를 들면 45분으로 설정함으로써 충분한 열 처리를 행하는 것이 가능하다.
또한, 실시 형태 1과 같이, P-MOS 및 N-MOS 트랜지스터를 함께 형성하는 경우, 퍼니스 어닐링을 행하면, P-MOS 트랜지스터의 게이트로부터 B의 번져나감이 발생하여, P-MOS 트랜지스터의 임계값 전압이 크게 변동한다. 그러나, N-MOS 트랜지스터만으로 고체 촬상 장치를 구성하는 경우에는, 그와 같은 문제를 해소할 수 있다. 또한, N-MOS 트랜지스터에서도, 상기 퍼니스 어닐링을 행함으로써, 임계값 전압, 포화 전류 및 서브스레스홀드 특성 등의 트랜지스터 특성이 약간 변동하는 경우도 있지만, 임계값 조정용 이온 주입이나 소스 ·드레인 주입으로 맞춤을 행함으로써 대응 가능하다.
다음에, 후술하는 금속 실리사이드화의 전(前) 공정으로서, 프리아몰퍼스화 이온 주입이 행해진다. 이 프리아몰퍼스화의 이온 주입은, 예를 들면 가속 전압 20KeV, 도즈량 3.0 ×1014/㎠의 조건으로, As 이온을 이용하여 행해진다. 그 후, 스퍼터링법 등에 의해, 실리사이드 금속막으로서, 전체면에 예를 들면 40㎚의 막 두께를 갖는 Ti막이 형성된다(도시하지 않음). 또한, 실리사이드 금속은 Ti로 한정되지 않고, 예를 들면 Co, Ni, W 등의 고융점 금속을 이용해도 된다.
다음에, 질소 분위기 중에서, 온도가 예를 들면 675℃, 시간이 예를 들면 30초의 조건으로, RTP가 행해진다. 이것에 의해, 도 2e에 도시하는 바와 같이, 실리콘 기판(20)의 소자 영역과 실리사이드 금속막이 직접 접하는 영역에서, 실리콘 기판(20) 중의 실리콘과 실리사이드 금속막 중의 Ti가 반응하고, 금속이 실리사이드화되어 Ti 실리사이드(TiSi)막(35)이 형성된다. 그 후, H2SO4나 HCl+H2O 2 용액을 이용하여, 미반응의 실리사이드 금속막이 박리 제거되고, 또한, 온도가 예를 들면 850℃, 시간이 예를 들면 10초의 조건으로, RTP 열 처리가 행해진다. 이상과 같이 하여, 실리사이드 블록층(31)으로 커버되어 있지 않은 영역에, Ti 실리사이드(TiSi)막(35)을 형성할 수 있다.
다음에, 도 2f에 도시하는 바와 같이, 전체면에 층간 절연막(36)이 형성된 후, 이 층간 절연막(36)이 CMP(Chemical Mechanical Polish) 기술에 의해 평탄화되고, 이 위에, A영역 내의 신호선이나 접속 배선, B영역 내의 접속 배선의 역할을 하는 Al 배선(37)이 선택적으로 형성된다. 이 이후의 다층 배선을 형성하는 공정에 대해서는, 설명을 생략한다.
이상과 같이, 본 발명의 실시 형태에 의하면, 종래 과제였던, P-MOS 및 N-MOS 트랜지스터 양쪽의 트랜지스터 특성, 특히 임계값 전압의 열화를 억제하면서, 포토다이오드에 관한 다양한 응력의 완화 및 결정 결함의 발생을 억제하는 최적의 어닐링 수법을 선택할 수 있다. 이것에 의해, 0.25㎛ 이하의 미세 CMOS 로직 테크놀로지를 이용하여 제작한 MOS형 고체 촬상 장치에 있어서, 백색 결함, 흑색 불균일이라는 촬상 특성 불량을 해결할 수 있다.
또한, 상기 실시 형태에서는, 게이트 전극에 폴리사이드(Wsi/DPS)를 이용하였지만, 도프 폴리실리콘(DPS)이나 주입 폴리실리콘을 이용해도 된다. 또, 금속 실리사이드를 Ti 실리사이드로 하였지만, Co, Ni, W 실리사이드여도 된다. 어느쪽의 금속을 이용해도 동일한 특성을 얻을 수 있다.
도 1a 내지 도 1f는 본 발명의 실시 형태 1에서의 고체 촬상 장치의 제조 공정을 도시하는 단면도,
도 2a 내지 도 2f는 본 발명의 실시 형태 2에서의 고체 촬상 장치의 제조 공정을 도시하는 단면도,
도 3은 증폭형 MOS 센서를 이용한 고체 촬상 장치의 구성을 도시하는 개략 회로도,
도 4는 종래예의 고체 촬상 장치를 도시하는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 포토다이오드 2 : 전송 트랜지스터
3 : 리셋 트랜지스터 4 : 증폭 트랜지스터
5 : 수직 선택 트랜지스터 6 : 화소
7 : 화소 영역 9 : 수직 선택 수단
10 : 부하 트랜지스터군 11 : 행 신호 축적 수단
12 : 수평 선택 수단 13 : 수직 선택 트랜지스터 제어선
14 : 리셋 트랜지스터 제어선 16 : 수직 신호선
20 : 실리콘 기판 22 : 게이트 절연막
23a : 독출 게이트 전극
23b : 리셋 또는 어드레스 게이트 전극
23c : 게이트 전극 24a : N형 드레인 영역
24b : P형 LDD 영역 24c : N형 LDD 영역
25 : N형 신호 축적 영역 26 : N웰
27 : P웰 28 : 실리콘 질화막
29 : 실리콘 산화막 30 : 광 레지스트막
31 : 실리사이드 블록층 32 : 게이트 측벽 절연막
33 : 표면 실드 영역 34a, 34b : 소스·드레인 영역
35 : Ti 실리사이드막 36 : 층간 절연막
37 : Al 배선

Claims (6)

  1. 반도체 기판 상에, 입사광을 광전 변환하여 축적하는 다수의 포토다이오드와 상기 포토다이오드의 신호 전하를 독출하는 독출 수단을 포함하는 화소 셀을 2차원 형상으로 배열한 감광 영역을 형성하는 동시에, 상기 감광 영역의 다수의 화소 셀을 행 방향으로 구동하는 수직 구동 회로 및 열 방향으로 구동하는 수평 구동 회로와, 출력 신호를 증폭하는 증폭 회로를, MOS 트랜지스터에 의해 형성하는 고체 촬상 소자의 제조 방법에 있어서,
    상기 포토다이오드 및 다수의 MOS 트랜지스터의 각 소자간의 소자 분리 영역을 STI(Shallow Trench Isolation)에 의해 형성하는 공정과, 상기 MOS 트랜지스터의 게이트 산화막을 10㎚ 이하의 두께로 형성하는 공정을 구비하고,
    상기 MOS 트랜지스터의 게이트 형성 공정 이후의 모든 열 처리 공정을, 900℃를 넘지 않는 온도 범위에서 행하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  2. 제1항에 있어서, 상기 열 처리 공정을, 적어도 포토다이오드 형성 주입, 소스 드레인 주입, 및 기판 콘택트 주입 후에 1회 구비하는, 고체 촬상 장치의 제조 방법.
  3. 제1항에 있어서, 상기 열 처리 공정은 퍼니스를 이용하여 행하는, 고체 촬상 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 퍼니스를 이용하는 열 처리 공정을, 850℃ 이상 900℃ 이하 또한, 60분 이내에서 행하는, 고체 촬상 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 MOS 트랜지스터의 게이트 형성 공정 이후의 열 처리 공정은, 900℃를 넘지 않는 온도로 15분 이상의 어닐링 공정을 포함하는, 고체 촬상 소자의 제조 방법.
  6. 제5항에 있어서, 상기 다수의 MOS 트랜지스터를 N형 트랜지스터만으로 구성하는, 고체 촬상 장치의 제조 방법.
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