KR20050068032A - 플립칩 범프 패드 형성 방법 및 그 구조 - Google Patents

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Abstract

본 발명은 플립칩 범프 패드 형성 방법 및 그 구조에 관한 것으로서, 특히 무전해 동도금층에 감광재를 도포한 후에 노광 현상하여 레지스트 패턴을 형성하고 펄스 도금과 직류 도금을 하여 범프 패드를 형성하도록 함으로써 고밀도이며 고신뢰성의 기판을 제조할 수 있도록 하는 플립칩 범프 패드 형성 방법 및 그 구조에 관한 것이다.
또한, 본 발명은 절연층 표면에 무전해 동도금을 하고 무전해 동도금층을 형성하고 감광재를 도포하는 제 1 단계; 상기 감광재를 노광/현상하여 레지스트 패턴을 형성하고, 펄스 도금으로 펄스 도금층을 형성하는 제 2 단계; 상기 제 2 단계에서 형성된 펄스 도금층 위에 전해동 직류 도금을 실시하여 직류도금층을 형성하는 제 3 단계; 및 상기 제 2 단계에서 형성된 레지스트 패턴을 제거하고, 상기 제1 단계에서 형성된 무전해 동도금층을 제거하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

플립칩 범프 패드 형성 방법 및 그 구조{Method for forming bump pad of flip-chip and the structure thereof}
본 발명은 플립칩 범프 패드 형성 방법 그 구조에 관한 것으로서, 특히 무전해 동도금층에 감광재를 도포한 후에 노광 현상하여 레지스트 패턴을 형성하고 펄스 도금과 직류 도금을 하여 범프 패드를 형성하도록 함으로써 고밀도이며 고신뢰성의 기판을 제조할 수 있도록 하는 플립칩 범프 패드 형성 방법 및 그 구조에 관한 것이다.
반도체 제조 공정은 실리콘칩(silicon chip)의 제작, 패키징, 검사의 3 단계로 구성된다. 이중 패키징과 검사 공정이 전체 원가의 70%를 차지하는 것으로 알려져 있으며, 패키징은 칩(chip)의 크기와 성능에 큰 영향을 준다.
전자 패키징은 반도체 칩(chip)을 구성하여 시스템으로 만드는 기술로서 패키징의 기능은 다음과 같다.
(1)신호 분배(signal redistribution), (2)전력 분배(power distribution), (3)기계적 지지 및 보호( mechanical support and protection), (4)열관리( thermal management) 등이다.
전자 패키징의 (1)칩(chip) 내부의 접속(interconnection) 단계, (2)반도체 칩(chip)을 단일칩 모듈(single chip module; SCM)로 패키징하는 단계, (3)SCM을 PCB 등의 카드(card)에 접합하는 단계, (4)여러 장의 카드를 커넥터(connector) 등을 이용하여 보드에 결합시키는 단계, (5)시스템을 구성하게 단계로 이루어진다.
COB(Chip on Board)와 MCM (Multi-Chip Module) 등의 기술은 2, 3 단계가 결합된 형태이며, 이를 2.5단계라고 부르기도 한다.
전자 패키징의 단계에서 0 단계는 칩(chip) 내부의 메털라이징(metalization) 공정이고, 마이크로 접합은 주로 1, 2단계에서 사용된다.
1 단계에서 사용되는 공정으로 선본딩(wire bonding), TAB (Tape Automated Bonding), 플립칩(flip chip), 확산 접합(diffusion bonding) 등을 들 수 있고, 2단계에서 사용되는 공정으로 PTH와 SMT를 들 수 있다.
이와 같은 접합 공정은 반도체 회로에 손상이 가지 않도록 낮은 온도에서 접합이 이루어져야 한다.
여기에서는 1 단계인 칩 레벨(chip level)의 접합 방법인 선본딩(wire bonding), TAB, 플립칩(flip chip) (또는 C4: Controlled Collapse Chip Connection) 공정중 플립칩(flip chip) (또는 C4: Controlled Collapse Chip Connection) 공정을 설명한다.
플립칩(Flip chip)이란 용어는 베어칩(bare chip)을 뒤집어 기판에 접합하는 형상에서 유래한다.
플립칩(Flip chip)은 60년대 초에 IBM에서 신뢰성이 낮은 수작업에 의한 선본딩(manual wire bonding)을 대체하기 위하여 개발되었으며, IBM에서 개발 당시에는 C4 (Controlled Collapse Chip Connection) 명칭으로 알려졌다.
이 방법은 베어칩(bare chip)의 Al 패드 위에 형성된 메털라이징(metalization) 부위에 솔더범프(solder bump)를 증착시키고, 리플로우(reflow) 솔더링 공정으로 솔더의 형상을 구형으로 만든다.
솔더가 장착된 베어칩(bare chip)은 리플로우(reflow) 솔더링 공정으로 기판에 접합시킨다. 솔더 범프(Solder bump)를 증착시키려면 베어칩(bare chip) 표면의 알루미늄 패드(Al pad) 위에 Cr, Au, Ti, Cu 등의 금속을 증착 또는 에칭(etching) 등의 방법으로 메털라이징(metalizing)하여 솔더의 젖음이 가능하도록 표면을 처리하여야 하며, 이를 UBM (Under Bump Metallurgy)라고도 부른다.
솔더의 용융시 솔더가 젖음(wetting)에 의해 다른 곳으로 흘러 회로에 단락(short-circuit)이 발생하는 것을 방지하기 위하여 능동층(passivation)을 솔더 주위에 형성시킨다.
능동층(Passivation)은 절연뿐만 아니라 회로나 실리콘(silicon) 표면을 불순물이나 수분 등으로부터 보호하는 역할을 한다.
솔더의 성분은 세라믹(ceramic) 기판의 경우에는 95%Pb-5%Sn (Tm=315oC)을 사용하고, PCB 등의 기판에서는 37%Pb-63%Sn (Tm=183oC)의 공정(eutectic) 조성을 사용한다.
플립칩(Flip chip)은 리플로워 솔더링(reflow soldering) 공정을 이용하여 솔더 범프(solder bump)를 접합하므로 자기정렬 효과(self-aligning effect)를 얻을 수 있으며, 칩(chip) 내부 회로에서 패드(pad)의 위치를 필요에 따라 결정할 수 있으므로 회로설계를 단순화 시키고 회로선의 길이를 감소시켜 전기적 성능을 향상시킬 수 있다.
또한, 회로선에 의한 저항이 감소하여 소요 전력과 저항열을 줄일 수 있으며, 패키징 방법 중에서 집적 밀도가 가장 높다.
플립칩(Flip chip) 방법은 집적 밀도를 높이고 전력의 소모를 줄일 수 있기 때문에 통신 장비 등에 널리 사용되고 있으며, COB와 MCM의 기본 요소가 된다.
집적 밀도가 증가함에 따라 단위 면적 당 발열량도 증가하므로 냉각이 매우 중요하다. 플립칩(Flip chip)과 기판의 회로선을 연결하기 위하여 다층 기판 (multi-layer substrate)이 많이 사용되며, 기판 간의 연결은 비어(via)를 통하여 이루어 진다.
기판과 칩(chip) 및 솔더 접합부의 CTE 미스매칭(mismatch)에 의해 발생한 열응력 때문에 접합부가 파괴되는 것을 방지하기 위하여 에폭시 레진(epoxy resin)으로 칩(chip)과 기판 사이를 채우는 언더필(underfill) 작업을 하여 열응력을 감소시키고 피로 수명을 증가시킨다.
이러한 플립 칩 기술은 기존의 솔더(Solder)를 이용한 접속 공정에서 저가, 극미세 전극 피치 가능, 무용제(fluxless)의 환경 친화적인 공정, 저온 공정 등의 장점을 가지는 전도성 접착제를 이용한 접속으로 대체해 가고 있다.
전도성 접착제를 이용한 플립 칩 기술은 패드에 균일한 높이의 범프(Bump)를 형성하는 공정, 전도성 입자가 포함된 접착제를 도포하는 공정, 칩(Chip)과 기판과의 접합 공정으로 이루어진다.
이러한 플립 칩 기술을 구성하는 여러 공정 중, 범프 형성 기술은 미세한 패드마다 선택적으로 원하는 높이의 범프를 형성시켜야 하는 어려움이 있다.
범프 형성 방법으로서 현재는 증발법(Evaporation), 스퍼터링법 (Sputtering), 전해도금법(Electroplating) 등의 방법과 포토리소그래피 (Photolithography)를 혼합한 범프 형성 방법과 골드 스터드(Gold stud) 범프를 기계적으로 형성시키는 방법들이 주로 사용되고 있다.
기존의 고밀도 플립칩 실장 패드의 제조방법은 다음과 같은 2가지 방법이 있다.
그 하나의 방법은 서브트랙티브(subtractive) 법으로서 동박 또는 직류전기 동도금 위에 감광성 레지스트를 붙이고 노광/현상 포토리소그래피법으로 레지스트 패턴을 형성한 후에 에칭으로 불필요한 동을 제거하고, 마지막으로 남은 회로 위에 레지스트를 제거하는 방법이다.
도 1a 내지 도 1e는 종래 기술에 따른 플립칩 범프 패드 형성 방법의 순서도이다.
도 1a를 참조하면, 절연재(110) 위에 동박 또는 직류전기 동도금에 의해 구리 패드(120)를 형성한 후에, 도 1b에 알수 있는 바와 같이 감광재(130)를 입히며, 여기에서는 감광재로 드라이 필름을 사용한다.
그리고, 도 1c를 참조하면 드라이 필름(130)를 노광/현상하여 구리 패드(120)의 상부에 있는 드라이 필름(130)을 제거하여 레지스트 패턴을 형성한다.
도 1d를 참조하면, 레지스트 패턴이 형성된 구리 패드(120)의 상부에 에칭을 하여 동박 또는 직류전기 동도금에 의해 형성된 구리 패드(120)를 제거한다.
이후에, 도 1e를 참조하면 레지스트 패턴(130)을 제거하고, 표면처리를 하여 범프 패드의 최종 제품을 형성한다.
그러나, 상기와 같은 종래 방법은 플립칩 패드의 사다리꼴 형상이 되어 패드 표면을 규정 사이즈로 하려고 하면 패드 밑부분이 규정 사이즈보다 커져 옆의 패드와 충분한 공간을 확보할 수 없게 되는 문제점이 있다.
이 방법은 미세회로 형성 능력은 동두께와 레지스트의 해상도에 의존하나, 동을 에칭하는 메커니즘에서 일반적으로 동두께에 대해 어스펙트 비율이 2.0이라고 하며, 즉 동두께 10um인 경우 라인(line)/스페이스(space) 20um/20um이 한계이다. 이 경우 직경 40um의 SMD구조 플립칩 패드를 형성하면 패드 피치는 160um가 한계이다.
도 2a내지 도 2e는 다른 종래 기술에 따른 범프 패드 형성 방법의 흐름도이다.
도 2a를 참조하면, 절연재(210)위에 박막 무전해 동도금을 하고, 도 2b를 참조하면 그위에 드라이 필름(230)을 입히며, 드라이 필름(230)을 노광 현상하여 레지스트 패턴(230)을 형성한다.
그리고, 도 2c를 참조하면, 전해동 펄스 도금으로 회로를 형성하고 도 2d를 참조하면 불필요한 레지스트 및 무전해 동을 제거하여 회로를 형성하며 도 2e를 참조하면 표면처리를 하여 최종제품인 범프 패드를 형성한다.
이 방법의 미세 회로 형성 능력은 절연층 표면의 요철, 무전해 동도금 두께, 레지스트의 해상도, 전해 동도금 석출 능력에 의존하지만 현행 기술로는 라인/스페이스가 15um/15um까지가 한계이다.
이 경우 직경 49um의 SMD 구조 플립칩 패드를 형성하면 패드 피치는 100um가 가능해진다.
그러나 전해 동펄스 도금은 석출하는 결정구조가 크기 때문에 결정과 결정 사이가 후공정의 산으로 입계 에칭되면 표면이 큰 요철 상태가 되고 그 요철에 대한 솔러 레지스트 잔사나 표면 평탄성 부족으로 인해 플립칩의 접합 불량이 원인이 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 최근에 요구되고 있는 회로의 미세화/ 고도한 전기특성/고신뢰성/고속신호전달구조/고기능화 등을 달성할 수 있도록 하는 플립칩 범프 패드 형성 방법 및 그 구조를 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명은 절연층 표면에 무전해 동도금을 하고 무전해 동도금층을 형성하고 감광재를 도포하는 제 1 단계; 상기 감광재를 노광/현상하여 레지스트 패턴을 형성하고, 펄스 도금으로 펄스 도금층을 형성하는 제 2 단계; 상기 제 2 단계에서 형성된 펄스 도금층 위에 전해동 직류 도금을 실시하여 직류도금층을 형성하는 제 3 단계; 및 상기 제 2 단계에서 형성된 레지스트 패턴을 제거하고, 상기 제1 단계에서 형성된 무전해 동도금층을 제거하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기의 본 발명의 제 1 단계는 절연층 표면에 무전해 동도금을 하여 무전해 동도금층을 형성하는 과정; 및 형성된 무전해 동도금층 위에 감광재를 도포하는 과정을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명은 절연층 위에 적층된 무전해 동도금 박막 패턴층; 상기 무전해 동도금 박막 패턴층위에 적층된 무전해층; 및 상기 무전해층위에 적층된 전해층을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명은 상기 무전해층과 상기 전해층은 총 20um인 것을 특징으로 하며, 상기 전해층은 5~10um인 것을 특징으로 한다.
이제, 도 3a 이하의 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
도 3a내지 도 3f는 본 발명의 바람직한 일실시예에 따른 플립칩 범프 패드 형성 방법의 흐름도이다.
도면을 참조하면, 절연층(310) 위에 박막 무전해 동도금하여 박막 도금층(320)을 형성하여 전기 전도가 가능하도록 한다.
무전해 도금은 수지, 세라믹, 유리 등과 같은 절연체의 표면에 도전성을 부여하기 위한 유일한 도금방법이다.
무전해 동도금은 절연체에 대한 도금이므로 전기를 띤 이온에 의한 반응을 기대할 수 없다. 무전해 동도금은 석출반응에 의해 이루어지며 석출반응은 촉매에 의해 촉진된다.
도금액으로부터 동이 석출되기 위해서는 도금하려는 재료의 표면에 촉매가 부착되어야 한다. 이는 무전해 동고금이 많은 전처리를 필요로 함을 나타낸다.
무전해 동도금은 일반적으로 도금막을 두껍게 하기 어렵고, 물성도 전해 동도금에는 미치지 못하나 최근에는 특성이 많이 향상되어 그 용도가 확대되고 있다.
두전해 동도금은 도금액에 기판을 담그는 방법으로 도금을 행하므로 기판의 모든 부분이 도금이된다.
이러한 무전해 동도금은 1)탈지, 2)소프트 부식, 3)예비 촉매처리, 4)촉매처리, 5)활성화, 6)무전해 동도금, 7)산화방지 처리로 이루어져 있다.
탈지 과정은 동박표면에 존재하는 산화물이나 이물질, 특히 유지분 등을 산 또는 알칼리 계면활성제가 포함된 약품으로 제거한다. 이때 처리 후에 계면활성제를 완전히 수세하는 것이 중요하다.
소프트 부식과정은 동박의 표면에 미세한 거칠기를 만들어 도금단계에서 동입자가 균일하게 밀착되도록 한다. 또한 탈지로도 처리되지 않은 오염물을 제거하는 효과도 있다.
예비 촉매처리 과정은 촉매처리에 앞서 낮은 농도의 촉매약품에 기판을 담가 초기처리 단계에서 사용되는 약품이 오염되거나 농도가 변화하는 것을 방지하기 위한 처리이다.
더욱이 같은 성분의 약품조에 기판을 미리 담그는 것이므로 촉매처리가 보다 활성화되는 효과가 있다. 예비 촉매 처리는 일반적으로 1~3%로 희석화 촉매약품을 사용한다.
촉매처리 과정은 기판의 동박 및 에폭시면에 촉매입자를 입혀준다. 촉매 입자는 Pd-Sn 화합물로서 도금되는 입자인 Cu2 +와 Pd2 -가 결합하여 촉진하는 역할을 한다.
활성화 과정은 촉매처리를 통해 Pd-Sn이 기판의 표면에 도포된 상태에서 동도금의 전도성 및 친화력을 높이기 위해 Sn과 Pd를 강제로 이온화시키는 작업을 수행한다.
이때, 떨어져 나온 Sn성분을 제거하기 위한 여과 시스템이 반드시 필요하다.무전해 동도금의 화학반응은 동의 석출, 액분해 반응, 안정화 반응으로 이루어져 있다.
도금반응이 지속되기 위해서는 상기한 3개의 반응이 균형을 이루어야 하며, 이를 위해 도금액의 조성을 제어하는 것이 중요하다. 조성을 유지하기 위해서는 부족한 성분의 적절한 공급, 기계교반, 도금액의 순화 시스템 등이 잘 운영되어야 한다.
반응의 결과로 발생되는 부산물을 위한 여과장치가 필요하며, 이를 활용함으로써 도금액의 사용시간이 연장될 수 있다. 한편, 동도금은 두께에 따라 헤비 동도금, 미디어 동도금, 라이트 동도금으로 구분할 수 있다.
산화방지 과정은 무전해 동도금 후에 잔존하는 알칼리 성분으로 인해 도금막이 산화되는 것을 방지하기 위해 산화방지막을 전면에 코팅한다.
이후에, 도 3b를 참조하면, 감광제(드라이 필름)을 입힌 후에 화상 형성 공정을 수행하여 도금 레지스트 패턴을 형성한다.
화상 형성 공정은 감광성 재료를 도포하는 라미네이션과 노광, 현상의 순서로 진행된다. 화상 형성 공정은 사진법과 스크린 인쇄법으로 나눌 수 있으며, 이하에서는 각 방법을 설명한다.
사진법은 배선패턴이 출력된 아트워크 필름을 이용하는 방법이다. 사진법은 드라이 필름을 감광성 재료로 사용하는 D/F법과 액체 상태의 감광재를 사용하는 액상감광재법으로 구분된다.
D/F법은 정면처리로 D/F의 밀착성을 높인 기판에 라미네이터를 이용하여 D/F를 입힌다. 라미네이션시에는 기판과의 밀착성을 추가로 확보하기 위하여 가열된 롤러로 D/F를 열 압착한다.
이 때 커버 필름을 벗겨내고 Mylar 필름을 남겨 놓아 감광재인 포토레지스트 필름을 보호한다.
D/F 라미네이션을 수행할 때에는 특히 먼지와 같은 이물질이 오염되는 것을 철저히 방지하여야 한다. 라미네이션 공정의 품질에 영향을 미치는 요소로는 압착용 롤러의 온도, 압착속도, 기판의 온도 등이 있다.
예를 들어, 압착용 롤러의 온도는 110±10℃이내로 유지되어야 하고, 기판의 온도는 50℃~70℃ 정도로 유지되어야 한다.
한편, 액상감광재법은 감광되는 액체상태의 감광재를 기판에 코팅하고 건조하는 방법으로, D/F를 입힐 때와 같은 효과를 얻는다. 액상 감광재는 D/F보다 얇게 도포할 수 있어 보다 미세한 회로패턴을 형성하는데 유리하다.
아울러 표면에 요철이 있는 경우 이를 채워 균일한 표면을 만들어주는 특성도 D/F에 비하여 우수하다.
반면에 먼지와 같은 오염에 약하고, 작업이 어려우며, 균일한 두께로 코팅하기 어려운 단점이 있다. 현재 사용되고 있는 코팅방식으로 스크린 코팅방식, 딥 코팅방식, 롤 코팅방식, ED방식 등이 있다.
액상감광재는 도포 후 그대로 사용할 수 없으며, 오븐에서 건조하는 경화과정이 추가로 필요하다.
노광이란 말 그대로 빛에 노출시키는 공정이다. D/F나 액상감광재를 코팅한 기판에 아트워크 필름을 밀착시킨 후 자외선을 쪼여 감광재가 빛에 반응하도록 하는 공정이다.
아트워크 필름을 기판과 밀착시킨 상태에서 자외선을 쪼이면 배선패턴 부위로는 자외선이 투과하지 못하고 그 외의 부분으로는 자외선이 투과된다. 자외선에 노출된 D/F나 액상 감광재는 중합반응에 의해 경화되고, 그 외의 부위는 변화하지 않는다.
노광에 영향을 미치는 요소에는 노광량, 아트워크 필름의 밀착을 위한 진공 보조도구의 성능, 노광량의 균일도, 진공도, 노광시간, 자외선 램프의 성능 등이 있다.
현상은 자외선에 노출되어 경화된 부분을 남기고, 그 외의 부분은 용해시켜 제거하는 과정이다. 현상을 통해 아트워크 필름상의 배선패턴이 비로서 기판에 나타난다. 현상액으로는 탄산나트륨이나 탄산칼륨이 사용된다.
D/F를 사용하는 경우에 현상 작업에 앞서 Mylar 필름을 제거한다. 현상 후에는 기판에 잔류하는 현상액을 제거하기 위하여 수세와 건조공정을 수행한다.
노광을 행한 상태에서도 배선패턴이 관찰되지만 선명하지는 않다. 그러나 현상을 거치면 포토레지스트가 선택적으로 제거되어 배선패턴이 선명하게 나타남을 알 수 있다.
현상 공정에 영향을 미치는 요소에는 현상액의 농도와 온도, 현상 압력, 소포제의 종류, 수세압력과 온도, 현상시간과 수세시간의 비율, 건조온도와 시간등이 있다.
사진법에 이어 스크린 인쇄법을 설명한다. 스크린 인쇄법은 스크린 판을 이용하여 배선패턴을 전사하는 방법으로서 이 방법은 사진법과는 달리 스크린 인쇄하는 방식으로 배선패턴을 기판에 전사한다.
스크린 인쇄법을 적용하기 위해서는 스크린을 만드는 제판작업이 선행되어야 한다. 여기에서는 우선 제판작업의 원리와 작업과정을 설명하고, 이어서 스크린을 이용하여 배선패턴을 인쇄하는 방법을 설명한다.
제판이란 배선패턴을 비롯한 각종 패턴을 인쇄하기 위한 스크린을 만드는 과정을 말한다. 제판의 과정은 다음과 같다. 우선, 제판용 틀 위에 스크린을 펼친다. 스크린을 펼때는 수동공구나 자동기계를 사용하는데, 바이어스를 씌우듯이 틀에 대해 균일하게 스크린을 펼처 놓는다.
다음으로, 인장기를 이용하여 스크린의 4변을 균일한 힘으로 당긴 상태에서 전용의 접착제나 테이프로 제판용 틀에 고정시킨다. 인장기는 공압을 이용하여 인장력을 공급하도록 되어 있다.
이와 더불어 스크린 상에서 인장력이 균일한지를 확인하기 위하여 인장력 측정기를 펼쳐진 스크린 위에 놓고 인장력을 측정한다. 인장력이 균일하지 않은 스크린에 배선패턴을 인쇄하면 패턴에 왜곡이 발생하여 단선이나 단락과 같은 불량이 발생하게 된다.
이상의 과정을 거쳐 제판용 틀에 스크린이 고정되면, 배선패턴을 스크린상에 형성한다.
이후에 과정은 탈지, 감광유제의 코팅, 건조, 아트워크 필름 준비, 노광, 현상, 건조, 검사로 이루어져 있다.
탈지 과정은 스크린에 붙어 있는 유지분을 중성 세제 또는 약알칼리 수용액으로 제거 및 세척함으로써 다음 단계에서 감광유제의 접착성을 높이기 위한 처리이다.
감광유제의 코팅 과정은 스크린의 양면을 동시에 코팅하며, 용도에 따라 코팅 두께를 달리한다. 감광유제로는 젤라틴, PVA의 중크롬산염, 젤라틴 철염, 디아조 등이 사용된다.
감광유제의 코팅 후에는 건조시켜 노광작업에 대비한다.
아트워크 필름 준비 과정은 스크린에 전사할 배선패턴이 출력된 아트워크 필름을 준비한다. 노광 및 현상 과정은 아트워크 필름을 스크린과 밀착시킨 후에 수은등과 같은 광원으로 빛을 조사하여 노광시킨다.
스크린에 사용된 감광유제는 수용성이므로 노광 후에 물을 이용하여 현상한다. 이렇게 함으로써 스크린상에 배선패턴이 나타나게 된다.
건조 과정은 현상을 위해 사용된 물을 건조한다. 검사 과정은 제판상태를 육안으로 확인하며 재현성, 유제의 밀착 및 고정 상태, 패턴의 선명도 등을 확인하다.
스크린 인쇄란 스크린 상의 배선패턴을 인쇄방식으로 기판에 전사하는 것이다. 스크린에서 패턴이 없는 부분은 메쉬로 되어 있으므로, 스크린 위에 레지스트 잉크를 부어 놓고 스퀴지라는 고무 바로 밀면, 잉크가 스크린을 통과하여 아래의 기판으로 짜내어진다. 이때, 패턴이 존재하는 부분으로는 잉크가 통과하지 못하므오 기판 상에는 스크린의 패턴이 인쇄된다.
스크린 인쇄를 다른 말로 '실크 스크린'이라고 하는데 이는 초기에 스크린의 재료로서 실크를 사용하였기 때문이다. 스크린 인쇄의 가장 큰 특징은 양산성이다.
스크린을 인쇄기에 설치한 후에 단순히 스퀴지로 잉크를 밀어내면 원하는 패턴이 기판에 전사되므로 작업시간이 사진법에 비하여 획기적으로 단축된다.
스퀴지는 스퀴지와 기판이 이루는 각도, 인쇄 속도, 날 생김새를 고려하여 적절히 선택하여야 한다. 스퀴지는 내마모성과 용제에 대한 내성이 요구된다. 경사도는 50~80°이고, 우레탄 고무가 주로 사용된다.
스크린 인쇄가 완료되면 레지스트 잉크를 경화시킨다. 경화는 일반적으로 ' 건조'라는 용어가 사용되며 건조작업에서는 인쇄된 기판을 건조용 랙에 넣고 레지스트 잉크의 특성에 맞는 조건으로 건조시킨다. 대량 생산용으로 스크린 인쇄부터 건조까지는 일괄로 행하는 전용의 장비를 사용하기도 한다.
건조 방법에는 상온건조, 온풍건조, 전열 건조, 원적외선 건조 및 자외선 건조가 있다. 원적외선 건조방법이 많이 사용되며, 최근에는 자외선 건조 방법도 많이 사용된다.
자외선 건조는 자외선 램프를 사요하므로 UV 잉크에만 유효하다. 특히, 건조 시간이 수초밖에 필요하지 않아 작업시간이 크게 단축되고 장치를 대형화할 필요가 없어 공간을 절약할 수 있다.
건조가 불충분하면 부식공정에서 부식액을 뿌려주는 스프레이 압력에 의해 레지스트 잉크가 손상되어 보호해야할 동박이 부식되는 경우도 있으므로 주의해야 한다.
도 3c에서는 전해동 펄스 도금으로 회로를 형성한다. 이때 펄스 도금에 의한 도금층(340)의 깊이는 5~10um가 적절하다.
펄스 도금은 펄스 파형의 전류를 이용하여 행하는 전기도금법을 말한다. 화학적인 합성에 대조적으로 전해에서는 누구나 주어진 전류밀도를 조작하여 시스템의 반응속도를 제어할 수 있고, 전극전위를 조절함으로 반응 구동력의 양을 쉽게 선택할 수 있으며, 최근의 전자기술은 거의 시간의 함수로 적용되는 주어진 전류와 전위에 의해 전해의 이런 고유의 장점이 크게 향상시켰는데, 펄스도금은 이러한 장점을 모두 가졌다.
실제적인 파형에는 전류가 없는 주기 또는 양극펄스에 의해 나타나는 음극펄스, 포개진 변조를 가지는 DC, 양극펄스의 연속에 의한 음극펄스의 연속, galvanostatic 또는 potentiostatic 펄스, 사각형 파형 또는 변조된 사인(sine) 파형의 펄스가 있다.
펄스도금의 주요 목적은 다음과 같다.
- 증착물의 물성 즉, 기공도, 연성, 경도, 전기전도도, 내마모성, 표면거칠기 등의 향상.
- DC도금으로 얻을 수 없는 구조와 조성의 합금 증착.
- 주기적으로 반전되는 극성에 의한 도금층 두께분포의 향상.
- 보다 나은 제한 항목에 의해 펄스도금이 이루어진다 할지라도 평균 증착속도의 증가.
이후에, 도 3d를 참조하면, 무전해 펄스 동도금층위에 DC 도금에 의한 도금층을 증착한다.
직류 도금이란 직류(DC)의 사용으로 펄스 도금층의 표면에 금속을 코팅하는 과정이다.
도금 탱크에서 펄스 도금층위에 동으로 도금을 할 경우에, 배터리가 직류의 공급원이긴 하지만, 실용적이진 않다. 상업적으로는 정류기(rectifiers)라 불리는 장치가 교류(AC)를 직류(DC)로 전환하는 데에 사용된다.
정류기의 음극 터미널에 도금할 부품을 연결한다. 도금될 부품은 음극으로 하전되고, 우리는 그것을 음극(cathode)이라 부른다. 탱크내 용액은 동을 이온 형태로 포함한다.
정류기의 양극 터미널에는 금속 동이 연결된다. 동, 또는 양극으로 하전된 전극인 동을 양극(anode)이라 부른다. 공정이 진행되면 금속 동 양극은 용해되고 용액은 깊은 녹색을 형성한다.
그리고, 음극에서는 부품 표면에 흐르는 전류는 용액에서 동의 상태를 변화시켜 금속 동으로써 부품 표면위에 석출되게 한다.
석출된 동의 양은 전류량(암페어로써)과 도금 "조"에서 부품에 전류가 흐르는 시간의 길이에 의해 조절된다. 도금 시간은 보통 10에서 30분으로 다양하다.
도금할 금속의 두께를 조절하기 위해서는 도금될 부품의 표면적을 알아야만 한다. 우리는 대개 평방피트의 용어로 면적을 말한다. 면적을 알고 나서, 다음에 도금엔지니어는 원하는 두께를 얻기위해 적절한 전압을 가하여 전류를 조절하고 시간을 선택한다.
ASF는 표면적 1 평방피트당 흐르는 전류(암페어로서)를 의미하며 전류 밀도(current density)라 부른다. 각 도금욕마다 적절한 전류 밀도 범위를 갖고 있다. 너무 낮은 전류가 적용되면, 표면이 선명하지 않고 무디게 코팅된다.
반면 전류 밀도가 너무 높으면, 거칠고 외형상 입상으로 코팅될 것이다. 시안화 아연은 대개 25 ASF의 평균 전류 밀도에서 조작되고 산성 구리와 니켈 같은 산성 욕은 약 평균 50 ASF의 보다 높은 전류 밀도에서 조작된다.
다음으로, 도 3e를 참조하면, 불필요해진 레지스트 패턴(330)을 박리하며, 도 3f를 참조하면 무전해 동도금층(320)을 제거한다.
도 4a 는 종래 기술에 따른 범프 패드의 동도금 석출 구조의 표면도이고, 도 4b 는 종래 기술에 따른 범프 패드의 동도금 석출 구조의 측면도이고, 도 4c는 본 발명에 따른 범프 패드의 동도금 석출 구조의 표면도이며, 도 4d는 본 발명에 따른 범프 패드의 동도금 석출 구조의 측면도이다.
도 4a 및 도 4b를 참조하면, 표면과 측면에서 보았을 때 동도금 석출 구조가 크기 때문에 결정과 결정 사이가 후공정의 산으로 입계 에칭되면 표면이 큰 요철상태가 되고 그 요철에 대한 솔더 레지스트 잔사나 표면 평탄성부족으로 인해 플립칩의 접합 불량의 원인이 된다.
그러나, 도 4c 및 도 4d를 참조하면 본 발명에 따르면, 표면과 측면에서 보았을 때 동도금 석출 구조가 종래 기술과 비교하였을 때 상대적으로 작기 때문에 결정과 결정 사이가 후공정의 산으로 입계 에칭되어도 표면의 요철상태가 크지 않기 때문에 플립칩의 접합이 잘되어 불량율을 낮추게 되는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 플립칩 범프 패드 형성 방법 및 그 구조를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
상기와 같은 본 발명에 따르면, 표면이 평활한 미세회로, 고밀도 범프 패드를 형성할 수 있도록 하는 효과가 있다.
또한, 본 발명에 따르면, 패드 표면이 평활하기 때문에 솔더 레지스트를 제거하기 쉽게 솔더 레지스트의 소경 오프닝을 만들기 쉽도록 하는 효과가 있다.
또한, 본 발명에 따르면, 패드 표면이 평탄하기 때문에 와이어 본딩 대응의 미세 패드의 형성이 가능하게 되는 효과가 있다.
도 1a 내지 도 1e는 종래 기술에 따른 플립칩 범프 패드 형성 방법의 순서도이다.
도 2a내지 도 2e는 다른 종래 기술에 따른 범프 패드 형성 방법의 흐름도이다.
도 3a내지 도 3f는 본 발명의 바람직한 일실시예에 따른 플립칩 범프 패드 형성 방법의 흐름도이다.
도 4a 는 종래 기술에 따른 범프 패드의 동도금 석출 구조의 표면도이고, 도 4b 는 종래 기술에 따른 범프 패드의 동도금 석출 구조의 측면도이고, 도 4c는 본 발명에 따른 범프 패드의 동도금 석출 구조의 표면도이며, 도 4d는 본 발명에 따른 범프 패드의 동도금 석출 구조의 측면도이다.
<도면의 주요 부분에 대한 부호의 설명>
310 : 절연재 320 : 감광재
330 : 레지스트 패턴 340 : 펄스 도금층
350 : 직류 도금층

Claims (9)

  1. 절연층 표면에 무전해 동도금을 하고 무전해 동도금층을 형성하고 감광재를 도포하는 제 1 단계;
    상기 감광재를 노광/현상하여 레지스트 패턴을 형성하고, 펄스 도금으로 펄스 도금층을 형성하는 제 2 단계;
    상기 제 2 단계에서 형성된 펄스 도금층 위에 전해동 직류 도금을 실시하여 직류도금층을 형성하는 제 3 단계; 및
    상기 제 2 단계에서 형성된 레지스트 패턴을 제거하고, 상기 제1 단계에서 형성된 무전해 동도금층을 제거하는 제 4 단계를 포함하여 이루어진 플립칩 범프 패드 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계는,
    절연층 표면에 무전해 동도금을 하여 무전해 동도금층을 형성하는 제 1-1 단계; 및
    상기 제 1-1 단계에서 형성된 무전해 동도금층 위에 감광재를 도포하는 제 1-2 단계를 포함하여 이루어진 플립칩 범프 형성 방법.
  3. 제 2 항에 있어서,
    상기 1-2 단계에서 상기 무전해 동도금층 위에 도포된 감광재는 20um인 것을 특징으로 하는 플립칩 범프 형성 방법.
  4. 제 2 항에 있어서,
    상기 1-2 단계에서 상기 무전해 동도금층 위에 도포된 감광재는 드라이 필름인 것을 특징으로 하는 플립칩 범프 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 단계는,
    상기 감광재를 노광/현상하여 레지스트 패턴을 형성하는 제 2-1 단계; 및
    상기 감광재가 노광/현상되어 형성된 레지스트 패턴에 전해 펄스 도금으로 펄스 도금층을 형성하는 제 2-2 단계를 포함하여 이루어진 플립칩 범프 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 2-2 단계에서 형성된 펄스 도금층은 5~10um인 것을 특징으로 하는 플립칩 범프 형성 방법.
  7. 절연층 위에 패턴화되어 소정 높이로 적층된 무전해 동도금 박막 패턴층;
    상기 무전해 동도금 박막 패턴층위에 소정 높이로 적층된 무전해층; 및
    상기 무전해층위에 소정 높이로 적층된 전해층을 포함하여 이루어진 플립칩 범프 패드 구조.
  8. 제 7 항에 있어서,
    상기 무전해층과 상기 전해층은 총 20um인 것을 특징으로 하는 플립칩 범프 패드 구조.
  9. 제 7 항에 있어서,
    상기 전해층은 5~10um인 것을 특징으로 하는 플립칩 범프 패드 구조.
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CNB2004100447401A CN100373568C (zh) 2003-12-29 2004-05-18 形成倒装芯片的凸块焊盘的方法及其结构
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008004784A1 (en) * 2006-07-04 2008-01-10 Kyung-Ai Son Method for manufacturing pcb and pcb manufactured using the same
KR100864616B1 (ko) * 2006-07-04 2008-10-22 손경애 인쇄회로기판 제조방법 및 그에 따라서 제조된인쇄회로기판
KR20170141316A (ko) * 2016-06-14 2017-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
US7557604B2 (en) * 2005-05-03 2009-07-07 Oki Semiconductor Co., Ltd. Input circuit for mode setting
TWI287846B (en) * 2006-03-17 2007-10-01 Advanced Semiconductor Eng Method for forming metal bumps
KR100980100B1 (ko) 2008-03-17 2010-09-07 주식회사 심텍 플립칩 실장용 전극 형성 방법
KR101063519B1 (ko) 2009-09-04 2011-09-07 아페리오(주) 미세 피치의 구리 범프 제조 방법
TW201123377A (en) * 2009-12-16 2011-07-01 Raydium Semiconductor Corp Electronic chip and substrate with void
US9461008B2 (en) * 2012-08-16 2016-10-04 Qualcomm Incorporated Solder on trace technology for interconnect attachment
CN103043605B (zh) * 2012-12-07 2015-11-18 中国电子科技集团公司第五十五研究所 微型电镀立体结构提高圆片级金属键合强度的工艺方法
EP3796402A1 (en) * 2013-07-24 2021-03-24 Epistar Corporation Light-emitting dies incorporating wavelength-conversion materials and related methods
WO2016064350A1 (en) * 2014-10-23 2016-04-28 Agency For Science, Technology And Research Method of bonding a first substrate and a second substrate
CN104538495A (zh) * 2014-12-25 2015-04-22 新奥光伏能源有限公司 一种具有电镀电极的硅异质结太阳能电池及其制作方法
CN108369912B (zh) * 2015-12-14 2021-08-06 三菱电机株式会社 半导体装置及其制造方法
CN105603497B (zh) * 2016-03-14 2018-09-11 武汉欧普兰光电技术股份有限公司 一种半导体晶圆电镀夹持装置、夹持方法及其电镀工艺
US10388627B1 (en) * 2018-07-23 2019-08-20 Mikro Mesa Technology Co., Ltd. Micro-bonding structure and method of forming the same
CN109599385A (zh) * 2018-11-27 2019-04-09 美龙翔微电子科技（深圳）有限公司 高频ic封装基板及其制造方法
CN112859460B (zh) * 2021-02-25 2022-10-04 Tcl华星光电技术有限公司 显示装置、拼接显示装置以及绑定结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183016A (ja) * 1991-12-26 1993-07-23 Hitachi Cable Ltd Ｔａｂ用テープキャリア
US5242535A (en) * 1992-09-29 1993-09-07 The Boc Group, Inc. Method of forming a copper circuit pattern
US5519177A (en) * 1993-05-19 1996-05-21 Ibiden Co., Ltd. Adhesives, adhesive layers for electroless plating and printed circuit boards
US6117784A (en) * 1997-11-12 2000-09-12 International Business Machines Corporation Process for integrated circuit wiring
MY144503A (en) * 1998-09-14 2011-09-30 Ibiden Co Ltd Printed circuit board and method for its production
US6736954B2 (en) * 2001-10-02 2004-05-18 Shipley Company, L.L.C. Plating bath and method for depositing a metal layer on a substrate
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
JP4758614B2 (ja) * 2003-04-07 2011-08-31 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 電気めっき組成物および方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008004784A1 (en) * 2006-07-04 2008-01-10 Kyung-Ai Son Method for manufacturing pcb and pcb manufactured using the same
KR100864616B1 (ko) * 2006-07-04 2008-10-22 손경애 인쇄회로기판 제조방법 및 그에 따라서 제조된인쇄회로기판
US8273234B2 (en) 2006-07-04 2012-09-25 Kyung-Ai Son Method for manufacturing PCB and PCB manufactured using the same
KR20170141316A (ko) * 2016-06-14 2017-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법

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