KR101842730B1 - 기판 상에 솔더 성막을 형성하는 방법 - Google Patents

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Abstract

기판 상에 솔더 성막을 형성하는 방법으로서, i) 적어도 하나의 내부 층 콘택트 영역을 포함하는 기판을 제공하는 단계, ii) 상기 적어도 하나의 콘택트 영역을 포함하는 전체 기판 영역을 상기 기판 표면 상의 전도성 층을 제공하는데 적합한 용액과 접촉시키는 단계, iii) 패턴화된 레지스트 층을 형성하는 단계, iv) 상기 내부 층 콘택트 영역 상에 주석 또는 주석 합금을 함유하는 솔더 성막 층을 전기도금하는 단계, v) 패턴화된 레지스트 층을 제거하는 단계, vi) 기판 표면 상에 솔더 레지스트 개구들을 갖는 솔더 레지스트 층을 형성하는 단계를 포함하는, 그 기판 상에 솔더 성막을 형성하는 방법이 개시된다.

Description

기판 상에 솔더 성막을 형성하는 방법 {METHOD TO FORM SOLDER DEPOSITS ON SUBSTRATES}
본 발명은 전기도금에 의한 솔더 성막 (solder deposit) 들의 형성에 관한 것이고, 구체적으로 플립 칩 패키지들에 관한 것이고, 더 구체적으로 주석 및 주석 합금들의 전기도금된 솔더에 의해 형성된 솔더 조인트들을 탑재하기 위한 판 및 플립 칩 조인트들에 관한 것이다.
1960년대 초반 IBM에 의한 플립 칩 기술의 도입이래, 플립 칩 디바이스들은, 실리콘 칩과 세라믹 기판 사이의 열팽창 불일치가 덜 중요한 값비싼 세라믹 기판 상에 장착되어 왔다. 본딩 기술과 비교하여, 플립 칩 기술은 더 높은 패키징 밀도 (더 낮은 디바이스 프로파일) 와 더 높은 전기적 성능 (더 짧은 가능한 리드 및 더 낮은 인덕턴스) 을 더 잘 제공할 수 있다. 이에 기초하여, 플립 칩 기술은 세라믹 기판 상에 고온 솔더 (제어 붕괴 칩 접속, C4) 를 이용하여 지난 40년 동안 산업적으로 실시되어 왔다. 하지만, 최근에, 현대 전자 제품의 소형화의 추세를 위한 고밀도, 고속 및 저비용 반도체 디바이스들의 요구에 이끌려, 실리콘 칩과 유기 기판 구조 사이의 열팽창 불일치에 유발되는 열적 응력을 완화시키기 위하여 에폭시 언더필 (underfill) 로 저비용 유기 회로 판 (예를 들면, 인쇄 회로 판 또는 기판) 상에 장착된 플립 칩 디바이스들은 폭발적인 성장을 겪게 되었다. 저온 플립 칩 조인트들 및 유기계 회로판의 이러한 두드러진 출현은 현재 산업으로 하여금 플립 칩 디바이스들의 제조를 위한 값비싸지 않은 솔루션을 획득하는 것을 가능하게 했다.
현재 저비용 플립 칩 기술에서, 반도체 집적 회로 (IC) 칩의 상부 표면은 전기 콘택트 패드들의 어레이를 갖는다. 유기 회로 판은 또한 대응하는 콘택트들의 그리드를 갖는다. 저온 솔더 범프 또는 다른 전도성 접착 재료는 칩과 회로 판 사이에 배치되고 적절히 정렬된다. 칩은 윗면이 아래를 향하게 플립되며 회로 판 상에 장착되고, 여기서 솔더 범프 또는 전도성 접착 재료는 전기적 입력/출력 (I/O) 를 제공하고 칩과 회로 판 사이에 기계적인 인터커넥트를 제공한다. 솔더 범프 조인트를 위해, 유기 언더필 캡슐화재 (encapsulant) 가 또한 칩과 회로 판 사이의 갭에 디스펜싱 (dispensing) 되어 열적 불일치를 억제하고 솔더 조인트들 상의 응력을 낮출 수도 있다.
일반적으로, 솔더 조인트들에 의한 플립 칩 어셈블리를 달성하기 위하여, 솔더 범프, 금 범프 또는 구리 범프와 같은 금속 범프들이 흔히 칩의 패드 전극 표면 상에 예비 성형되고, 여기서 범프들은 스터드 범프 (stud bump), 볼 범프 (ball bump), 컬럼형 범프 (columnar bump) 또는 기타와 같은 임의의 형상일 수 있다. 통상적으로 저온 솔더를 사용하는 대응하는 솔더 범프들 (또는 말하자면 프리솔더 범프들) 은 또한 회로 판의 콘택트 영역들 상에 형성된다. 리플로우 (reflow) 온도에서, 칩은 솔더 조인트들에 의해 회로 판에 본딩된다. 언더필 캡슐화재의 디스펜싱 후에, 이와 같이 플립 칩 디바이스가 구성된다. 그러한 방법들은 당해 분야에서 잘 알려져 있고 솔더 조인트들을 사용하는 플립 칩 디바이스들의 통상적인 예들은 예를 들면 미국 특허 번호 7,098,126 (H.-K. Hsieh 이외) 에 기재되어 있다.
현재, 회로 판 상의 프리솔더 범프들의 형성을 위한 가장 흔한 방법은 스텐실 인쇄 방법이다. 스텐실 인쇄 방법에 관련한 몇몇 선행 제안들에 대해서는 미국 특허 번호 5,203,075 (C. G. Angulas 이외), 미국 특허 번호 5,492,266 (K. G. Hoebener 이외) 및 미국 특허 번호 5,828,128 (Y. Higashiguchi 이외) 를 참조할 수 있다. 플립 칩 어셈블리들을 위한 솔더 범핑 기법은 범프 피치 및 크기 소형화 양자 모두에 관한 디자인 고려사항들을 필요로 한다. 실제 경험에 따르면, 범프 피치가 0.15밀리미터 아래로 감소되면 스텐실 인쇄는 실행 불가능해질 것이다. 대조적으로, 전기도금에 의해 성막된 솔더 범프들은 0.15밀리미터 아래로까지 범프 피치를 더 감소시키는 능력을 제공한다. 플립 칩 본딩을 위한 회로 기판 상에 전기도금 범프들에 관한 선행 제안들은 미국 특허 번호 5,391,514 (T. P. Gall 이외) 및 미국 특허 번호 5,480,835 (K. G. Hoebener 이외) 에서 찾아볼 수 있다. 회로 판 상의 전기도금 솔더 범핑은 스텐실 인쇄 상에 더 미세한 범프 피치를 제공하지만, 그것은 초기 구현을 위한 몇몇 도전들을 제시한다.
유기 기판 상에 솔더를 형성하기 위한 다중 단계 프로세스는 미국 특허 번호 7,098,126 (H.-K. Hsieh 이외) 에 기재되어 있다. 그 방법에서, 적어도 하나의 콘택트 영역을 포함하는 전기 회로 (electrical circuitry) 를 지닌 표면을 포함하는 유기 회로 판이 초기에 제공된다. 솔더 마스크 층이 판 표면상에 배치되고 패턴화되어 패드를 노출시킨다. 후속하여, 금속 시드 층이 물리 기상 증착, 화학 기상 증착, 촉매 구리를 사용한 무전해 도금, 또는 촉매 구리를 사용한 전기도금에 의해, 판 표면 상에 성막된다. 패드에 위치된 적어도 하나의 개구를 갖는 레지스트 층이 금속 시드 층 상에 형성된다. 그 후에, 솔더 재료는 전기도금에 의해 개구에 형성된다. 마지막으로, 레지스트 및 그 레지스트 밑의 금속 시드 층이 제거된다. 이 방법을 적용하기 위하여, 다양한 패턴화 단계들이 요구되는데 이는 프로세스 효율의 전체 견지에서 바람직하지 않다. 게다가, 전자 디바이스들의 소형화의 결과로서 인접한 콘택트 영역들 (피치) 간의 거리가 매우 작으면, 그 방법은 한계가 있다.
금속 범프들을 형성하는 방법은 예를 들면 US 2007/0218676 A1에 개시되어 있다. 여기에 개시된 방법은 전도성 층의 성막 전에 제 1 포토 레지스트의 도포 및 평탄화를 포함하고, 과도한 솔더 재료 및 전도성 층의 부분들을 제거하기 위하여 패턴화된 포토레지스트를 필요로 한다.
예를 들면, 인쇄 회로판과 IC 기판 사이에 공극이 없는 BGA (Ball Grid Array) 솔더 조인트들을 형성하는 종래 프로세스는 도 1에 도시되어 있다. 내부 콘택트 패드들 (102) 을 노출시키는 BMV (blind micro via) (104) 들을 갖는 기판 (103a, 103b) 은 솔더 레지스트 층 (112) 으로 코팅된다. 솔더 레지스트 층 (112) 은 SRO (solder resist opening) 들 (113) 을 형성하기 위하여 구조화된다. 다음으로, BMV (104) 들은 금속 층 (115), 예를 들면 구리 층으로 등각 코팅된다. 솔더 볼들 (117) 은 SRO들에 부착되고 (도 1의 b), 외부 층 콘택트 패드들 (120) 을 갖는 제 2 기판 (116) 은 솔더 볼들 (117) 이 부착된 기판 상에 장착되고 리플로우 프로세스를 받는다. 그러면 리플로우 동안 솔더 볼들 (117) 은 솔더 조인트들 (118) 이 된다. 공극들 (119) 은 솔더 조인트들 (118) 및 BMV들 (104) 내부에 형성되며 솔더 조인트들 (118) 의 기계적인 안정성 및 전기 전도성을 감소시키므로 바람직하지 않다.
솔더 볼들 (117) 대신에 알려진 프로세스들은 또한 스크린 인쇄 솔더 페이스트를 사용한다. 하지만, 공극들 (119) 의 형성은 이 경우에도 발생된다.
공극들 (119) 의 형성은 특히 직경이 200 ㎛ 미만인 BMV들에 대해서는 해결되지 않은 문제이다.
따라서, 본 발명의 목적은 회로판과 같은 기판들 상에 솔더 성막들을 형성하는 방법으로서, 리플로우 작업 동안 또는 리플로우 작업 후에 공극들의 형성을 회피하고 동시에 감소된 수의 공정 단계들을 수반하는, 그 솔더 성막들을 형성하는 방법을 제공하는 것이다. 또한 본 발명의 목적은 매우 미세한 구조들 상에 솔더 성막들을 형성하는데 적합한 높은 균일성의 솔더 재료를 산출하는 도금 방법을 제공하는 것이다.
또한, 본 발명의 목적은 솔더 조인트들을 형성하기 위한 솔더 재료의 기계적 안정성 및 전기 전도성을 감소시키는 리플로우 프로세스들 동안 솔더 재료에서 공극들의 형성을 회피하는 것이다.
그러므로, 본 발명의 목적은 기판 상에 솔더 합금 성막의 균일한 층을 제조하기 위하여 주석 및 주석 합금들의 전기도금 방법을 채택하는 것이다. 그러한 욕들은 바람직하지 않은 공극 또는 딤플을 남기지 않고서 고종횡비를 갖는 BMV들과 같은 리세스 구조들을 충전하기에 적합해야 한다.
본 발명의 또 다른 목적은 감소된 수의 도금 단계들을 갖고, 솔더 레지스트 개구들이 상이한 치수들을 가질 때에도 보편적으로 적용가능한 솔더 성막 방법을 제공하는 것이다. 동시에 외부 구리 층의 패턴화가 실행가능하다.
요컨대, 솔더 조인트들을 탑재하기 위한 판 및 플립 칩 조인트들을 형성하기 위한 기판 상에 전기도금 솔더 성막을 제조하는 방법이 개시된다. 본 방법에 따르면, 적어도 하나의 콘택트 영역을 포함하는 전기 회로를 지닌 표면을 포함하는 회로 판과 같은 비전도성 기판이 제공된다. 그러한 콘택트 영역은 임의의 전도성 표면 영역, 예를 들면 콘택트 패드, 기판 외부를 향하는 회로의 최상부 영역 또는 BMV에 의해 기판 표면에 노출된 내부 콘택트 패드일 수 있다.
전도성 시드 층은 전체 표면 영역 상에 형성된다. 선택적으로, 시드층의 성막 전에 확산 배리어가 콘택트 패드들 상에 성막될 수 있다. 다음으로, 레지스트 층이 기판 표면 상에 성막되고 패턴화되어 콘택트 패드들 및 BMV들을 위한 개구들을 형성한다.
주석 또는 주석 합금으로 이루어지는 솔더 성막 층이 패턴화된 레지스트 층에 의해 보호되지 않는 영역들로 전기도금에 의해 성막된다.
그후에, 패턴화된 레지스트 층이 제거되고 전도성 시드 층이 솔더 성막 층에 의해 커버되지 않은 그러한 표면 영역들로부터 제거된다. 다음으로, 솔더 레지스트 층이 솔더 재료의 층들을 갖는 기판 표면 상에 성막되고 솔더 재료를 노출시키는 SRO들이 형성된다.
도 1은 2개 기판들 사이의 BGA (ball grid array) 솔더 조인트를 획득하기 위한 종래 방법을 나타낸다.
도 2는 2개 기판들 사이의 공극이 없는 BGA 솔더 조인트를 획득하기 위한 본 발명에 따른 방법을 나타낸다.
도 3은 증가된 솔더 성막 체적을 갖는 공극이 없는 BGA 솔더 조인트를 획득하기 위한 본 발명에 따른 방법을 나타낸다.
도 4는 증가된 전기 전도성을 갖는 공극이 없는 BGA 솔더 조인트를 획득하기 위한 본 발명에 따른 방법을 나타낸다.
도 5는 증가된 전기 전도성을 갖는 공극이 없는 BGA 솔더 조인트를 획득하기 위한 본 발명에 따른 방법을 나타낸다.
도 6은 2개 단계들에서 성막된 솔더 성막을 갖는 공극이 없는 BGA 솔더 조인트를 획득하기 위한 본 발명에 따른 방법을 나타낸다.
본 발명은 주석 또는 주석 합금 층을 전기도금하는 것에 의해 기판 상에 솔더 성막을 형성하는 방법을 제공한다. 그 프로세스는 회로판 상에 솔더 범프들을 제조하는데 특히 적합하다. 그 방법은 아래에서 더 상세하게 설명된다. 여기에 도시된 도면들은 프로세스를 단순히 예시한다. 도면들은 스케일대로 그려지지 않았다, 즉 그 도면들은 칩 패키지 구조 또는 인쇄 회로 판에서 다양한 층들의 실제 치수들 또는 피쳐들을 반영하지 않는다. 같은 도면 부호들은 상세한 설명 전체에 걸쳐 같은 엘리먼트들을 지칭한다.
이제 도 2를 참조하면, 본 발명의 바람직한 실시형태에 따라, 콘택트 영역 실시형태로서 내부 콘택트 패드들 (102) 및 그의 표면 상에 구리 층 (101) 을 갖는 비전도성 기판 (103a/103b) 이 제공된다 (도 2의 a). 비전도성 기판 (103a/103b) 은, 유기 재료 또는 섬유 강화 유기 재료 또는 입자 강화 유기 재료 등, 예를 들면, 에폭시 수지, 폴리이미드, 비스말레이미드 트리아진 (bismeleimide triazine), 시아네이트 에스테르, 폴리벤조시클로부텐, 또는 그의 유리 섬유 복합재 등으로 만들어질 수도 있는 회로판일 수 있다. BMV (blind micro via) (104) 는 내부 콘택트 패드 (102) 를 노출시키기 위해 기계적 또는 레이저 드릴링에 의해 형성된다 (도 2의 b). 상기 내부 콘택트 패드 (102) 는 통상적으로 구리와 같은 금속으로부터 형성된다.
선택적으로, (도 2에 미도시된) 배리어 층은 내부 콘택트 패드들 (102) 상에 형성되고 예를 들면 니켈의 접착층 또는 금의 보호층일 수 있다. 상기 배리어 층은 또한 팔라듐, 은, 주석, 니켈/금 적층, 니켈/팔라듐 적층, 크롬/티타늄 적층, 팔라듐/금 적층, 또는 니켈/팔라듐/금 적층 등으로 만들어질 수도 있고, 이는 전기도금, 무전해 도금, CVD (chemical vapour deposition), 또는 PVD (physical vapor deposition) 등에 의해 만들어질 수 있다.
다음으로, 전도성 시드 층 (105) 이 구리의 외부층 (101), 내부 층 콘택트 패드 (102) 및 BMV (104) 의 벽들을 포함하는 기판 표면 상에 성막된다 (도 2의 c). 일반적으로, 시드 층은 예를 들면, 당해 기술 분야에서 잘 알려져 있고 비전도성 표면들의 종래 제조 산업에서의 무전해 성막에 의해 형성된다.
전도성 시드 층 (105) 은 도전성이고, 접착성을 제공하고, 그의 상부 표면의 노출된 부분들이 전기도금되는 것을 허용하고, 콘택트 영역의 아래 놓인 금속으로의 후속 솔더 성막 금속의 이행 (migration) 을 방지할 수 있다. 다르게는, 시드 층은 2개의 금속 층들로 구성될 수도 있다. 제 2 금속을 위한 바람직한 예는 구리인데, 왜냐하면 그것은 후속 도금을 위한 적합한 표면을 제공하기 때문이다.
비전도성 기판들이 전도성 시드 층의 도포에 의해 전기도금 전에 활성화될 수 있다. 예를 들면, Printed Circuits Handbook, C. F. Coombs Jr. (Ed.), 6th Edition, McGraw Hill, 페이지 28.5 내지 28.9 및 30.1 내지 30.11에 기술된 다양한 방법들이 상기 활성화에 사용될 수 있다. 이들 프로세스들은 탄소 입자들, Pd 콜로이드들 또는 전도성 폴리머를 포함하는 전도성 층의 형성을 수반한다.
이들 프로세스들의 일부는 특허 문헌에 기재되어 있고 예들이 아래에 주어진다:
유럽 특허 EP 0 616 053 는 다음을 포함하는 (무전해 코팅이 없는) 비전도성 기판에 금속 코팅을 도포하는 프로세스를 기술한다:
a. 처리된 기판을 획득하기 위하여 귀금속/ IVA 족 금속 졸을 포함하는 활성화제와 상기 기판을 접촉시키는 단계;
b. 다음의 용액을 포함하는 pH 11 보다 위 내지 pH 13을 갖는 자기 가속 및 보충 액침 금속 조성물과 상기 처리된 기판을 접촉시키는 단계;
(i) Cu(II), Ag, Au 또는 Ni 용해성 금속 염 또는 이들의 혼합물,
(ii) IA 족 금속 하이드록시드,
(iii) 상기 금속 염의 금속의 이온에 대해 0.73 내지 21.95의 누적 형성 상수 log K를 갖는 유기 재료를 포함하는 착화제.
이 프로세스는 후속 전기도금에 사용될 수 있는 박형 전도성 층을 초래한다. 이 프로세스는 "Connect" 프로세스로 당해 기술 분야에 알려져 있다.
미국 특허 5,503,877는 비금속 기판 상의 금속 시드들의 생성을 위한 착화합물의 사용을 수반하는 비전도성 기판들의 금속화를 기술한다. 이들 금속 시드들은 후속 전기도금을 위한 충분한 전도성 (conductivity) 을 제공한다. 이 프로세스는 소위 "Neoganth" 프로세스로 당해 기술 분야에 알려져 있다.
미국 특허 5,693,209는 전도성 피롤 폴리머들의 사용을 수반하는 비전도성 기판의 금속화를 위한 프로세스에 관한 것이다. 이 프로세스는 "Compact CP" 프로세스로 당해 기술 분야에 알려져 있다.
유럽 특허 1 390 568 B1는 또한 비전도성 기판들의 직접 전해 금속화에 관한 것이다. 그것은 후속 전기코팅을 위한 전도성 층의 획득을 위해 전도성 폴리머들의 사용을 수반한다. 전도성 폴리머들은 티오펜 단위들을 갖는다. 그 프로세스는 "Seleo CP" 프로세스로 당해 기술 분야에 알려져 있다.
마지막으로, 비전도성 기판들은 또한 콜로이드 또는 이오노겐 팔라듐 이온 함유 용액으로 활성화될 수 있고 그 방법들은 예를 들면, Printed Circuits Handbook, C. F. Coombs Jr. (Ed.), 6th Edition, McGraw Hill, 페이지 28.9 및 30.2 내지 30.3에 기술되어 있다.
본 발명에 따르면, 상기 전도성 시드 층 (105) 은 단일 금속 층, 단일 금속 합금 층으로 만들어지거나 또는 적어도 2개의 구별되는 단일 층들의 다중층으로 만들어질 수도 있다. 전도성 시드 층으로서 적합한 금속 및 금속 합금들은, 구리, 주석, 코발트, 니켈, 은, 주석-납 합금, 구리-니켈 합금, 구리-크롬 합금, 구리-루테늄 합금, 구리-로듐 합금, 구리-은 합금, 구리-이리듐 합금, 구리-팔라듐 합금, 구리-백금 합금, 구리-금 합금 및 구리-희토류 합금, 구리-니켈-은 합금, 구리-니켈-희토류 금속 합금으로 이루어지는 군으로부터 선택된다. 구리 및 구리 합금들이 전도성 시드 층 (105) 으로서 바람직하다.
본 발명의 바람직한 실시형태에 따르면, 상기 전도성 시드 층 (105) 은 또한 무전해 도금 방법에 의해 형성될 수 있고, 여기서 촉매 금속은 귀금속을 사용하는 것이 아니라 촉매 금속으로서 구리를 사용한다. 비전도성 표면 상에 그러한 촉매 구리를 형성하는 통상적인 예들은 U.S. 특허 번호 3,993,491 및 3,993,848에서 찾아볼 수 있다.
상기 전도성 시드 층 (105) 의 두께는 바람직하게는 0.1 밀리미터 미만이고 더 바람직하게는 0.0001 밀리미터와 0.005 밀리미터 사이이다. 솔더 재료에서 상기 전도성 시드 층 (105) 의 용해도에 의존하여, 상기 시드 층 (105) 은 리플로우 프로세스 후에 솔더 성막에 완전히 용해되거나 또는 여전히 부분적으로 존재할 수 있다.
본 발명의 바람직한 실시형태에서 상기 시드 층 (105) 은 구리로 만들어진다. 리플로우 작업들 동안 상기 시드 층 (105) 은 솔더 성막 층 (108) 으로 완전히 용해되고 균질한 주석-구리 합금을 형성한다. 시드 층 (105) 의 목표 두께는 통상적인 무연 (lead-free) 솔더 재료들과 유사한 리플로우 후의 주석-구리 합금, 예를 들면 3중량%의 구리를 갖는 주석-구리 합금을 획득하기 위하여 성막될 솔더 재료 (108) 의 체적 (volume) 에 따라 조정될 수 있다.
본 발명의 또 다른 실시형태에서, 구리-니켈 합금은 전도성 시드 층 (105) 으로서 무전해 도금에 의해 성막된다. 리플로우 작업 동안 전도성 시드 층 (105) 은 솔더 성막 층 (108) 으로 용해되고 균질한 주석-구리-니켈 합금을 형성한다. 다시, 성막된 솔더 성막 층 (108) 상의 상기 시드 층의 예상 체적에 관하여 상기 시드 층 (105) 에서 니켈 함량을 조정하고 상기 시드층 (105) 의 두께를 조정하는 것은 통상적인 Sn-Cu-Ni 솔더 재료들의 조성과 유사한 리플로우 작업들 후의 목표 주석-구리-니켈 합금 조성에 이른다.
보다 박형의 시드층 (105) 이 바람직한데, 왜냐하면 보다 박형의 시드 층이 식각 용액에서 더 빠르게 제거될 수 있으며, 식각 용액에서 침액된 상기 비전도성 기판 (103a/103b) 에 요구되는 시간이 단축될 수 있기 때문이다.
이제 도 2의 d를 참조하면, 레지스트 층 (106) 이 기판 상에 성막되고 당해 기술분야에서 알려진 기법들에 의해 패턴화된다. 패턴화 후에 BMV들이 노출된다.
다음으로, 솔더 성막 층 (108) 이 전기도금에 의해 BMV들 (104) 에 형성된다 (도 2의 e).
본 발명의 하나의 실시형태에서 이 공정 단계는 또한 개구들 (107) 의 형성에 의해 전도성 시드층(105) 으로 코팅된 외부 구리 층 (101) 상에 레지스트 패턴들을 형성하는 것을 가능하게 한다 (도 2의 d). 이 실시형태는 외부 회로 (110) 를 생성하는 것을 허용하는 한편 (도 2의 h), BMV들 (104) 에서 솔더 성막 층들을 제조하는 것을 허용한다. 이 경우에, 솔더 재료는 또한 외부 회로 (110) 의 형성에 필요한 패턴화된 금속 레지스트 층 (109) 의 역할을 한다.
본 발명의 바람직한 실시형태에 따라, 상기 솔더 재료 (108) 는 납, 은, 구리, 비스무스, 안티모니, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루르, 및 갈륨으로 이루어지는 군으로부터 선택된 원소들과 주석의 혼합물에 의해 만들어진, 주석 또는 주석 합금이다.
주석 및 주석 합금 도금 욕들은 당해 기술분야에서 알려져 있다. 흔히 사용되는 주석 또는 주석 합금 도금 욕 조성물들 및 도금을 위한 프로세스 파라미터들은 이하에서 설명된다.
욕의 다른 성분들 중에서 Sn2+ 이온들의 소스, 산화방지제 및 계면활성제가 첨가될 수도 있다.
Sn2+ 이온들의 소스는 가용성 주석-함유 애노드일 수도 있거나 또는 불용성 애노드가 사용되는 경우에는, 가용성 Sn2+ 이온 소스일 수도 있다. 주석 메탄 술폰산 Sn(MSA)2 은 그의 높은 용해도 때문에 바람직한 Sn2+ 의 소스이다. 통상적으로, Sn2+ 이온들의 소스의 농도는 욕속에 약 10 g/l 와 약 100 g/l 사이, 바람직하게는 약 15 g/l 와 약 95 g/l 사이, 그리고 더 바람직하게는 약 40 g/L 과 약 60 g/l 사이의 Sn2+이온들을 제공하기에 충분하다. 예를 들면, Sn(MSA)2 이 도금욕에 약 30 g/l과 약 60 g/l사이의 Sn2+ 이온들을 제공하기 위하여 첨가될 수도 있다.
바람직한 합금은 주석 은 합금이다. 그러한 경우에, 도금욕은 추가적으로 가용성 은 염을 함유하고 흔히 사용되는 것은 니트레이트, 아세테이트, 및 바람직하게는 메탄 술포네이트이다. 통상적으로, Ag+ 이온들의 소스의 농도는 욕속에 약 0.1 g/l 와 약 1.5 g/l 사이, 바람직하게는 약 0.3 g/l과 약 0.7 g/l 사이, 더 바람직하게는 약 0.4 g/l 과 약 0.6 g/l 사이의 Ag+이온들을 제공하기에 충분하다. 예를 들면, Ag(MSA) 이 도금욕에 약 0.2 g/l 와 약 1.0 g/l사이의 Ag+ 이온들을 제공하기 위하여 첨가될 수도 있다.
산화방지제는 용액에서 Sn2+ 이온들의 산화에 대항하여 욕을 안정화하기 위하여 본 발명의 욕들에 첨가될 수도 있다. 바람직한 산화방지제들 이를테면 하이드로퀴논, 카테콜, 하이드록실- 및 아미노- 치환 피리딘 및 하이드록실, 디하이드록실, 또는 트리하이독실 벤조 산 중 어느 것이 약 0.1 g/l와 약 10 g/l, 바람직하게는 약 0.5 g/l와 약 3 g/l 사이의 농도에서 첨가될 수도 있다. 예를 들면, 하이드로퀴논은 약 2 g/l의 농도로 욕에 첨가될 수도 있다.
계면활성제들은 기판의 젖음 (wetting) 을 증진시키기 위하여 첨가될 수도 있다. 계면활성제는 3차원 성장을 어느 정도 억제할 수 있는 마일드한 성막 억제제 기능 (mild deposition inhibitor) 을 하는 것으로 보이고, 그에 의해 필름의 모르폴로지 및 토포그래피를 향상시킨다. 그것은 또한 그레인 크기 (grain size) 를 미세화 (refine) 하는 것을 도울 수 있고, 이것은 더 균일한 범프를 산출한다. 예시적인 음이온성 계면활성제들은 알킬 포스포네이트, 알킬 에테르 포스페이트, 알킬 설페이트, 알킬 에테르 설페이트, 알킬 술포네이트, 알킬 에테르 술포네이트, 카르복실 산 에테르, 카르복실 산 에스테르, 알킬 아릴 술포네이트, 아릴 알킬에테르 술포네이트, 아릴 술포네이트 및 술포숙시네이트를 포함한다.
본 발명의 전해 도금 욕은 바람직하게는 산성 pH를 가져 애노드 패시베이션을 억제하고, 더 좋은 캐소드의 효율을 달성하고 더 전성 있는 성막을 달성한다. 따라서, 욕 pH는 바람직하게는 약 0 과 약 3 사이에 있다. 바람직한 실시형태에서, 욕의 pH는 0이다. 따라서, 바람직한 산성 pH는 질산, 아세트산 및 메탄 술폰산을 이용하여 달성될 수 있다. 하나의 바람직한 실시형태에서, 산은 메탄 술폰 산이다. 산의 농도는 바람직하게는 약 50 g/L와 약 200 g/l 사이, 더 바람직하게는 약 70 g/l과 약 120 g/l 사이이다. 예를 들면, 약 50 g/l 과 약 160 g/l 사이의 메탄 술폰산은 전기도금 욕에 첨가되어 pH 0의 욕을 달성하고 전도성 전해질로서 작용할 수 있다.
통상적인 욕 조성물들은 예를 들면: Jordan: The Electrodeposition of Tin and its Alloys, 1995, p. 71-84에 개시되어 있다.
솔더 성막물 도금을 위한 주석 및 주석 합금의 도금이 직류 전류 (DC) 또는 펄스 도금에 의해 수행될 수 있다. 펄스 도금 기법들은 도 2 - 도 6에 도시된 바처럼 본 발명의 구조들을 충전하는데 특히 바람직하다. 펄스 도금의 이점들은 더 미세한 그레인 크기들 및 따라서 더 나은 솔더빌리티 (solderability) 특성들을 지니는 주석 성막들을 갖는 더 나은 표면 분포 균일성 및 향상된 결정 구조들이다. 또한, DC 도금에 비교하여 더 높은 인가가능한 전류 밀도 및 그러므로 더 높은 스루풋이 펄스 도금에 의해 획득될 수 있다.
일반적으로, 1 - 20 A/dm2 의 유효 전류 밀도의 전류 펄스들이 인가될 수 있다. 다르게는, 1 - 3 A/dm2 의 전류 밀도의 DC를 이용한 욕의 작업이 수행될 수 있다.
예를 들면, 3 A/dm2 의 전류 밀도를 갖는 주석 펄스 도금을 적용하는 것은 30분 도금 시간 내에 40 ㎛의 주석 성막의 평균 두께를 산출한다. 표면 상의 두께 변화는 오직 +/- 15%이다. DC 도금을 적용하면 오직 1 A/dm2의 최대 전류 밀도가 획득될 수 있다. 40 ㎛의 주석 성막의 두께를 획득하기 위한 도금 시간은 86분이다. 표면 상의 변화는 +/- 33%이고, 따라서 펄스 도금 보다 훨씬 더 크다.
바람직한 펄스 파라미터들은 다음과 같다:
적어도 하나의 순전류 펄스의 지속 기간 대 적어도 하나의 역전류 펄스의 지속 기간의 비는 적어도 1 : 0 - 1 : 7, 바람직하게는 적어도 1 : 0.5 - 1 : 4 그리고 더 바람직하게는 적어도 1 : 1 - 1 : 2.5으로 조정된다.
적어도 하나의 순전류 펄스의 지속 기간은 바람직하게는 적어도 5 ms 내지 1000 ms 으로 조정될 수 있다.
적어도 하나의 역전류 펄스의 지속 기간은 바람직하게는 최대 0.2 - 5 ms 그리고 가장 바람직하게는 0.5 - 1.5 ms으로 조정된다.
작업편에서의 적어도 하나의 순전류 펄스의 피크 전류 밀도는 바람직하게는 1 - 30 A/dm2의 값으로 조정된다. 수평 프로세스들에서는 약 2 - 8 A/dm2의 작업편에서 적어도 하나의 순전류 펄스의 피크 전류 밀도가 특히 바람직하다. 수직 프로세스들에서는 작업편에서 적어도 하나의 순전류 펄스의 가장 바람직한 피크 전류 밀도는 1 - 5 A/dm2이다.
작업편에서 적어도 하나의 역전류 펄스의 피크 전류 밀도는 바람직하게는 0 - 60 A/dm2의 값으로 조정될 것이다. 수평 프로세스들에서는 약 0 - 20 A/dm2의 작업편에서 적어도 하나의 역전류 펄스의 피크 전류 밀도가 특히 바람직하다. 수직 프로세스들에서는 작업편에서 적어도 하나의 순전류 펄스의 가장 바람직한 피크 전류 밀도는 0 - 12 A/dm2이다.
이제, 다시 도 2를 참조하면, 다음 단계에서, 레지스트 층 (106) 이 당해 기술 분야에서 알려진 기법들에 의해 제거되며 (도 2의 e) 솔더 성막 층 (108), 외부 구리 층 (101), 전도성 시드 층 (105) 및 선택적으로 패턴화된 금속 레지스트 층 (109) 을 남긴다.
도 2의 g를 참조하면, 솔더 성막 층 (108) 에 의해 보호되지 않은 전도성 시드 층 (105) 및 외부 구리 층 (101) 및 선택적으로 또한 패턴화된 금속 레지스트 층 (109) 이 제거된다.
그 제거는 바람직하게는, 솔더 성막 층 (108) 에 의해 보호되지 않은 전도성 시드 층 (105) 및 외부 구리 층 (101) 및 선택적으로 패턴화된 금속 레지스트 층 (109) 을 완전히 화학 식각하는 것에 의해 수행된다. 솔더 성막 층 (108) 은 솔더 성막 층 (108) 에 의해 커버되지 않는 전도성 시드 층 (105) 및 외부 구리 층 (101) 을 제거할 때 식각 레지스트의 기능을 갖는다. 그러므로, 추가 식각 레지스트 또는 마스크 이를테면 포토레지스트가 필요하지 않다. 스트립핑으로도 알려져 있는 구리 및 구리 합금들의 식각은 전기분해로 또는 화학적으로 수행될 수 있다.
일반적으로 전도성 시드 층 (105) 및 외부 구리 층 (101) 이 같은 식각 용액으로 단일 식각 단계에서 제거될 수 있는 한편 솔더 성막 층 (108) 이 식각 레지스트의 역할을 한다. 일상적인 실험들을 적용하여 적합한 식각 용액들이 선택될 수 있다.
구리 및 구리 합금들을 위한 통상적인 식각 또는 스트립핑 조성물들은 예를 들면 다음에 개시되어 있다: Printed Circuits Handbook, C. F. Coombs Jr. (Ed.), 6th Edition, McGraw Hill, 페이지 34.6 내지 34.18.
구리 및 구리 합금들을 위한 통상적인 식각 조성물들은 과황산염 및 황산의 혼합물, 카로산, 퍼옥사이드 및 광산 (mineral acid) 의 혼합물, CuCl2, 퍼옥사이드 및 광산의 혼합물, CuCl2 및 암모니아의 혼합물이다.
다음으로, 선택적인 패턴화된 금속 레지스트 층 (109) 이 식각 또는 스트립핑에 의해 제거된다 (도 2의 g 및 도 2의 h).
주석 및 주석 합금들을 위한 통상적인 식각 또는 스트립핑 조성물들은 예를 들면 다음에 개시되어 있다: Jordan: The Electrodeposition of Tin and its Alloys, 1995, p. 373-377.
전기분해 스트립핑 방법들 동안 주석 또는 그의 합금들은 70 - 90 ℃의 10중량%의 NaOH 용액에서 애노드적으로 (anodically) 용해된다.
일반적으로 화학적 스트립핑은 70 - 90 ℃의 상승된 온도에서 NaOH와 같은 강염기 (약 10중량%) 를 함유하는 용액들에서 수행된다. 유기 첨가제, 특히 p-니트로페놀과 같은 니트로 방향족 화합물들이 용액에 첨가될 수도 있다.
다르게는 화학적 스트립핑은 다음 용액들에서 수행될 수 있다:
- 종종 플루오라이드가 첨가되는 과산화 수소,
- 질산 및 질산염, 5-40중량%의 질산염에 기초한 시스템,
- 2.5 mg/l 염화 구리의 초기 농도를 갖는 5 - 20 중량% HCl을 함유하는, HCl / 염화구리에 기초한 시스템들.
선택적으로 패턴화된 금속 레지스트 층 (109) 이 제거되고 동시에 솔더 성막 층 (108) 의 일부가 제거된다 (도 2의 h). 이 경우에, 솔더 성막 층 (108) 은 외부 구리 층 (101) 의 비식각 부분에 의해 형성된 구리의 환형 링 (111) 에 의해 기계적으로 안정화된다.
이제 도 2의 i를 참조하면, 솔더 레지스트 층 (112) 이 기판 표면 상에 성막되고 다음으로 패턴화되어 개구들 (113) 을 형성함으로써 솔더 성막 층 (108) 을 노출시키고, 패턴화된 외부 구리 층 (110) 을 보호하고 절연을 제공한다. 기계적 및 레이저 드릴링 양자모두가 이러한 목적을 위해 적용될 수 있다. 레이저 드릴링은 직경이 ≤ 150 ㎛인 개구 (113) 의 형성을 위한 바람직한 방법이다. UV 타입 또는 CO2 타입 레이저 드릴링 방법들 중 어느 하나가 적용될 수 있다.
도 2의 i에 따른 구조에서 개구들 (113) 은 SRO (solder resist opening) 들로 표기되고 바람직하게는 약 5 - 1,000 ㎛, 바람직하게는 약 10 - 500 ㎛ 그리고 심지어 더 바람직하게는 20 - 250 ㎛의 치수를 갖는다. SRO들의 높이는 5 - 250 ㎛, 바람직하게는 약 10 - 50 ㎛ 사이에서 변화한다. 인접 콘택트들 영역들의 중심점들의 거리는 피치로서 표기되고 IC 기판들에 대해서는 90 - 300 ㎛ 범위이고, 인쇄 회로들에 대해서는 150 - 1,000 ㎛이다.
솔더 레지스트 층 (112) 은 알려진 기법들에 의해 성막된다. 본 발명에 적용가능한 예들은 스크린 인쇄 및/또는 포토리소그래피 프로세스들이다. 다음의 다양한 타입들의 솔더 마스크들이 본 발명에 따라 사용될 수 있다: UV 경화 솔더 마스크, 열 경화 가능 2 성분 솔더 마스크들 및 광이미지화 가능 솔더 마스크들.
다음으로, 솔더 볼 (117) 또는 솔더 페이스트가 SRO (113) 및 솔더 성막 층 (108) 에 부착되고 (도 2의 j) 리플로우 작업에 의한 외부층 콘택트 패드들 (120) 을 갖는 제 2 기판에 솔더링된다 (도 2의 k). 결과적인 솔더 조인트들 (118) 은 공극이 없다.
이 프로세스 시퀀스는 도 2에 따른 기판에 대해 상세하게 설명되었지만, 그것은 그러한 기판에 한정되지 않고 모든 종류의 기판들에 적용될 수도 있다. 부응하여 처리될 수 있는 본 발명의 몇몇 추가의 바람직한 실시형태들은 도 3 - 도 6에 도시되어 있다. 본 발명의 또 다른 실시형태에서 고 솔더 성막 층 (108) 및 외부 회로 (110) 가 형성된다 (도 3) : 주석 식각 레지스트 층 (114) 이 기판 표면 상에 성막되고 패턴화되어 오직 솔더 성막 층 (108) 이 레지스트 층에 의해 보호된다 (도 3의 g2). 다음으로, 레지스트 층 (114) 이 솔더 성막 층 (108) 을 보호하는 것을 유지하면서 패턴화된 금속 레지스트 층 (109) 이 제거된다 (도 3의 g3). 다음으로 레지스트 층 (114) 이 제거된다.
본 발명의 또 다른 실시형태에서, 레지스트 층 (114) 이 도 3의 g2에 도시된 바처럼 솔더 성막 층 (108) 대신에 패턴화된 금속 레지스트 층 (109) 상에 성막된다. 다음으로, 추가 솔더 재료가 솔더 성막 층 (108) 상의 전기도금에 의해 성막된 다음에, 레지스트 층 (114) 이 제거되고 패턴화된 레지스트 층 (109) 이 제거된다.
이제 도 4를 참조하면, 금속 (115) 의 등각 코팅이 전도성 시드 층 (105) 상에 적용된다 (도 4의 c2). 바람직한 금속 (115) 은 전기도금에 의해 성막되는 구리 또는 구리 합금이다. 다음으로, 레지스트 층 (106) 이 기판 표면에 부착되고, 등각 코팅된 BMV들 (104) 및 선택적으로 금속 레지스트 (107) 를 위한 개구들을 노출시키기 위하여 당해 기술분야에서 알려진 기법들에 의해 패턴화된다 (도 4의 d). 다음으로, 솔더 성막 층 (108) 이 등각 코팅된 BMV들 (104) 내로 그리고 선택적으로, 선택적인 개구들 (107) 내로의 패턴화된 금속 레지스트 층 (109) 으로서 도금된다 (도 4의 e).
본 발명의 또 다른 실시형태 (도 5) 에서, 레지스트 층 (106) 이 기판 표면에 부착되고 BMV들 (104) 및 선택적으로 금속 레지스트 층 (107) 을 위한 개구들을 노출시키기 위하여 패턴화된다 (도 5의 d). 다음으로, BMV들 (104) 은 가장 바람직하게는 구리 또는 구리 합금의 전기도금된 층인 추가 금속 층 (115) 으로 등각 코팅된다. 선택적으로, 추가 금속 층 (115) 이 금속 레지스트 층 (107) 을 위한 선택적인 개구들내로 성막된다. 다음으로 솔더 성막 층 (108) 은 등각 코팅된 BMV들 (104) 내로 전기도금에 의해 성막된다 (도 5의 e).
본 발명의 또 다른 실시형태 (도 6) 에서, 중간 솔더 성막 상부 층 (121) 이 솔더 성막 층 (108) 상에 성막되고 선택적으로 중간 패턴화된 금속 레지스트 상부층 (122) 이 패턴화된 금속 레지스트 층 (109) 상에 성막된다 (도 6의 e2). 중간 솔더 성막 상부 층 (121) 및 중간 금속 레지스트 상부 층은 바람직하게는 은, 구리, 니켈 및 전술한 금속들과 주석의 합금으로 이루어지는 군으로부터 선택된 금속으로 이루어진다. 중간 솔더 성막 상부층 (121) 은 리플로우 작업 동안 솔더 성막 층 (108) 과의 합금 형성을 위한 저장소 (reservoir) 로서 기능한다. 예를 들면, 은으로 이루어지는 중간 솔더 성막 층 (121) 및 주석으로 이루어지는 솔더 성막 층 (108) 은 리플로우 작업 동안 균질한 주석-은 합금을 형성한다. 솔더 성막 층 (108) 의 체적 및 조성에 관하여 중간 솔더 성막 상부 층 (121) 의 두께 및 조성은 원하는 조성 및 속성들을 갖는 솔더 재료 합금을 획득하기 위하여 이용될 수 있다.
또한 다음의 예는 본 발명을 예시한다.
실시예
프로세스 시퀀스는 도 2에 따른다.
도 2의 a에 따라 외부 구리 층 (101) 및 내부 층 콘택트 패드들 (102) 을 갖는 PCB 기판이 사용된다.
다음 단계에서 개구들 (104) 이 UV 레이저로 드릴링된다 (도 2의 b).
개구들 (104) 내부의 도말 (smear) 이 탈도말 프로세스, 즉 a) 부틸글리콜계 팽윤제에서 플라스틱 재료의 팽윤, b) 과망간산 칼륨계 조성물을 이용한 과망간산염 식각 및 c) 과산화 수소를 포함하는 환원제 용액 (reductor solution) 을 이용한 환원을 포함하는 알칼리성 과망간산염 처리에 의해 제거된다.
다음으로, 구리의 전도성 시드 층 (105) 이 전체 기판 표면 상에 형성된다 (도 2의 c). 이를 위해 표면은 먼저, 이오노겐 팔라듐을 함유하는 산성 용액과 접촉된 후에 무전해 구리 성막을 위한 용액과 접촉된다.
다음으로, 건식 필름 포토 레지스트 (106) (PM 250, DuPont) 가 외부 구리 층 (101) 상에 라미네이트된다. 건식 필름 포토레지스트가 표준 절차에서 패턴화되어 개구들 (104) 을 노출시킨다 (도 2의 d).
그 후에, 주석 솔더 성막 층 (108) 및 패턴화된 금속 레지스트 층 (109) 이 다음을 함유하는 욕으로부터 전도성 층 (도 2의 e) 상에 도금된다:
Sn(MSA)2 으로서 45 g/l Sn2+, 60 ml/l MSA (70% 용액), 2 g/l 하이드로퀴논 및 100 mg/l 벤잘 아세톤.
욕의 pH는 0이고, 온도는 25 ℃이다. 도금은 7분간이다. 다음 파라미터들을 적용하는 펄스 도금이 사용된다:
순 전류 펄스의 평균 전류 밀도 : 2 A/dm2;
순 전류 펄스의 지속기간 : 20ms;
역 전류 펄스의 평균 전류 밀도 : 0 A/dm2 (역 펄스가 없고, 오직 휴지 펄스 (pause pulse));
역 전류 펄스의 지속기간 : 4ms.
도 2의 e에 따른 개구들 (108) 은 어떠한 공극 형성 없이 주석 솔더 재료로 완전히 충전된다. 또한, 개구들 (107) 은 패턴화된 금속 레지스트 층 (109) 으로 충전된다.
다음으로, 패턴화된 건식 필름 포토레지스트 (106) 가 2중량% 탄산 칼륨의 수용액으로 제거된다 (도 2의 f).
구조화된 구리 층 (110) 및 구리 링 (111) 이 200 ml/l HCl (32 %) 및 160 g/l CuCl2·2H2O을 포함하는 식각 조성물로 구리 층 (101) 및 전도성 시드 층 (105) 을 식각하여 형성된다 (도 2의 g). 이러한 목적으로, 기판은 45 ℃ 온도의 노즐들의 어레이를 갖는 수평 셋업 (set-up) 에서 식각 조성물과 접촉된다. 접촉 시간은 약 30s이다. 솔더 성막 층 (108) 은 금속 레지스트의 기능을 갖는다. 그러므로, 포토레지스트와 같은 추가 식각 레지스트 또는 마스크가 구조화된 구리 층 (110) 및 구리 링 (111) 을 형성하는데 사용되지 않는다.
패턴화된 금속 레지스트 층 (109) 및 솔더 성막 층 (108) 의 부분이 다음 단계에서 1분간 40 ℃의 온도에서 30부피%의 질산을 함유하는 용액에서 처리에 의해 제거된다 (도 2의 h).
다음으로, 25 ㎛의 두께를 갖는 솔더 레지스트 층 (Lackwerke Peters, ELPEMER SD 2467 SG-DG (525)) (112) 이 구조화된 구리 층 (110) 및 비전도성 기판 (103a)의 인접 표면 상에 성막된다. 솔더 레지스트 층은 솔더 성막 층 (108) 을 노출시키기 위하여 광구조화 (photo structure) 된다 (도 2의 i).
주석 솔더 성막 (108) 은 공극이 없고, 매우 균질한 표면 분포를 나타내고 위스커 (whisker) 가 없다. 기판은 칩 또는 회로에 솔더링되는데 적합하다.
리플로우 후의 결과적인 솔더 조인트들 (118) 솔더링은 공극이 없다.
101 외부 층 구리 층
102 내부 층 콘택트 패드
103a 외부 비전도성 기판층
103b 내부 비전도성 기판층
104 내부 층 콘택트 패드를 위한 개구 (BMV)
105 전도성 시드 층
106 도금 레지스트 층
107 금속 레지스트를 위한 개구
108 솔더 성막 층
109 패턴화된 금속 레지스트 층
110 패턴화된 외부 층 구리 층
111 구리 링
112 솔더 레지스트 층
113 솔더 레지스트 개구
114 주석 식각 레지스트 층
115 추가 금속 층
116 인쇄 회로판 또는 IC 기판
117 솔더 볼
118 리플로우 후 솔더 조인트
119 솔더 조인트에서의 공극
120 외부 층 콘택트 패드
121 중간 솔더 성막 상부 층
122 중간 패턴화된 금속 레지스트 상부 층

Claims (13)

  1. 기판 상에 솔더 성막을 형성하는 방법으로서,
    a. 적어도 하나의 내부 층 콘택트 패드 (102) 를 포함하는 구리 또는 구리 합금 표면 (101) 을 포함하는 기판을 제공하는 단계,
    b. 상기 구리 또는 구리 합금 표면 (101) 을 통해 연장되는 상기 적어도 하나의 내부 층 콘택트 패드 (102) 를 위한 개구 (104) 를 형성하는 단계,
    c. 상기 개구 (104) 및 상기 적어도 하나의 내부 층 콘택트 패드 (102) 를 포함하는 전체 기판 표면을 상기 기판 표면 상의 전도성 층 (105) 을 제공하기 위한 용액과 접촉시키는 단계,
    d. 레지스트 층 (106) 을 성막 (deposit) 및 패턴화하여 상기 적어도 하나의 내부 층 콘택트 패드 (102) 가 노출되게 하는 단계,
    e. 주석 또는 주석 합금으로 이루어진 솔더 성막 층 (108) 을 상기 개구 (104) 들 속으로 전기도금하는 단계,
    f. 상기 레지스트 층 (106) 을 제거하는 단계,
    g. 상기 솔더 성막 층 (108) 에 의해 커버되지 않은 상기 전도성 층 (105) 및 주석 또는 주석 합금 층에 의해 커버되지 않은 상기 전도성 층 (105) 밑의 상기 구리 또는 구리 합금 표면 (101) 을 식각에 의해 제거하는 단계로서, 상기 솔더 성막 층 (108) 은 식각 레지스트의 기능을 갖는, 상기 구리 또는 구리 합금 표면 (101) 을 식각에 의해 제거하는 단계,
    h. 솔더 레지스트 층 (112) 을 도포하고 솔더 레지스트 개구들 (113) 을 형성하여 상기 솔더 성막 층 (108) 을 노출시키는 단계를 포함하는, 기판 상에 솔더 성막을 형성하는 방법.
  2. 제 1 항에 있어서,
    단계 d에서, 또한 금속 레지스트를 위한 개구들 (107) 이 형성되고 상기 개구들 (107) 은 단계 e에서 주석 또는 주석 합금의 전기도금에 의해 패턴화된 금속 레지스트 층 (109) 으로 충전되는, 기판 상에 솔더 성막을 형성하는 방법.
  3. 제 2 항에 있어서,
    다음의 추가 공정 단계들
    g2. 상기 솔더 성막 층 (108) 상에 주석 식각 레지스트 층 (114) 을 성막하고 상기 금속 레지스트 층 (109) 을 제거하는 단계 및
    g3. 상기 솔더 성막 층 (108) 으로부터 상기 주석 식각 레지스트 층 (114) 을 제거하는 단계
    가 적용되는, 기판 상에 솔더 성막을 형성하는 방법.
  4. 제 1 항에 있어서,
    금속 레지스트 층 (109) 이 식각에 의해 제거되는, 기판 상에 솔더 성막을 형성하는 방법.
  5. 제 1 항에 있어서,
    추가 금속 층 (115) 이 제 1 항에서의 단계 c 와 단계 d 사이에 성막되는, 기판 상에 솔더 성막을 형성하는 방법.
  6. 제 1 항에 있어서,
    추가 금속 층 (115) 이 제 1 항에서의 단계 d 와 단계 e 사이에 성막되는, 기판 상에 솔더 성막을 형성하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    중간 솔더 성막 상부 층 (121) 이 상기 솔더 성막 층 (108) 상에 성막되는, 기판 상에 솔더 성막을 형성하는 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전도성 층 (105) 이 구리, 니켈, 은, 이의 합금 및 전술된 금속 및 합금의 다중층으로 이루어지는 군으로부터 선택되는, 기판 상에 솔더 성막을 형성하는 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    리플로우 처리는 솔더 성막 층 (108) 및 솔더 레지스트 층 (112) 이 부착된 상기 기판에 적용되는, 기판 상에 솔더 성막을 형성하는 방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 내부 층 콘택트 패드 (102) 는 비아 (via) 또는 트렌치 (trench) 를 포함하는, 기판 상에 솔더 성막을 형성하는 방법.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판은 인쇄 회로판, IC 기판 또는 인터포저 (interposer) 인, 기판 상에 솔더 성막을 형성하는 방법.
  12. 제 2 항에 있어서,
    금속 레지스트 층 (109) 이 식각에 의해 제거되는, 기판 상에 솔더 성막을 형성하는 방법.
  13. 제 3 항에 있어서,
    금속 레지스트 층 (109) 이 식각에 의해 제거되는, 기판 상에 솔더 성막을 형성하는 방법.
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