TWI564977B - 形成銲接沈積物於基板上之方法 - Google Patents

形成銲接沈積物於基板上之方法 Download PDF

Info

Publication number
TWI564977B
TWI564977B TW100123725A TW100123725A TWI564977B TW I564977 B TWI564977 B TW I564977B TW 100123725 A TW100123725 A TW 100123725A TW 100123725 A TW100123725 A TW 100123725A TW I564977 B TWI564977 B TW I564977B
Authority
TW
Taiwan
Prior art keywords
layer
solder
etching
copper
tin
Prior art date
Application number
TW100123725A
Other languages
English (en)
Other versions
TW201209946A (en
Inventor
史文 蘭波瑞卻
凱 珍斯 瑪傑特
尹葛 艾維特
史堤芬 凱尼
Original Assignee
德國艾托特克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 德國艾托特克公司 filed Critical 德國艾托特克公司
Publication of TW201209946A publication Critical patent/TW201209946A/zh
Application granted granted Critical
Publication of TWI564977B publication Critical patent/TWI564977B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B23MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23KSOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00Soldering, e.g. brazing, or unsoldering
    • B23K1/20Preliminary treatment of work or areas to be soldered, e.g. in respect of a galvanic coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00015Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Chemically Coating (AREA)

Description

形成銲接沈積物於基板上之方法
本發明係關於藉由電鍍形成焊接沈積物,特定言之,覆晶封裝,更特定言之,藉由電鍍焊接錫及錫合金形成之覆晶接合及板間焊接合。
自20世紀60年代初由IBM所引進之覆晶技術,便將覆晶裝置安裝於矽晶片與陶瓷基板之間之熱膨脹失配不重要之昂貴陶瓷基板上。相較於線接合技術,覆晶技術可更佳地提供較高封裝密度(較小裝置輪廓)及較高電學性能(儘可能較短之導線及較低電感)。在此基礎上,過去40年已利用高溫焊接(可控塌陷晶片連接,C4)在陶瓷基板上工業實施覆晶技術。然而,於近年來,受到現代電子產品小型化趨勢對高密度、高速度及低成本半導體裝置之要求的驅使,以環氧底膠安裝於低成本有機電路板(例如,印刷電路板或基板)上以減輕由矽晶片與有機板結構間之熱膨脹失配所導致之熱應力之覆晶裝置係經歷可觀的爆炸式生長。此引人矚目的低溫覆晶接合及有機型電路板事件已使目前工業獲得製造覆晶裝置之廉價解決方法。
於現有低成本覆晶技術中,半導體積體電路(IC)晶片之頂表面具有一電接觸墊陣列。該有機電路板亦具有相應之接觸柵格。低溫焊料凸塊或其他導電黏性材料係放置於晶片與電路板之間及經適當對準。晶片係倒置覆蓋並安裝於電路板上,於該電路板中,焊料凸塊或導電黏性材料提供電輸入/輸出(I/O)及晶片與電路板之間之機械互連。就焊料凸塊接合而言,可將有機底膠封裝劑進一步分散於晶片與電路板之間之間隙中以約束熱失配及降低焊料接合上之應力。
一般,就藉由焊接合獲得覆晶組合件而言,常在晶片之墊片電極表面上預形成金屬凸塊,如焊料凸塊、金凸塊或銅凸塊,其中該等凸塊可呈任何形狀,如釘形凸塊、球形凸塊、柱狀凸塊或其他形狀。一般亦在電路板之接觸區域上採用低溫焊接形成相應焊料凸塊(或預焊凸塊)。於回焊溫度下,藉由焊接合將晶片接合至電路板。於分散底膠封裝劑之後,藉此建構覆晶裝置。此等方法係為本技術所熟知且使用焊接合之覆晶裝置之一般實例係(例如)描述於美國專利案7,098,126號(H.-K. Hsieh等)中。
現在,在電路板上形成預焊凸塊之最常見方法係模板印刷法。與模板印刷法相關之一些先前建議可參考美國專利案5,203,075號(C.G. Angulas等)、美國專利案5,492,266號(K.G. Hoebener等)及美國專利案5,828,128號(Y. Higashiguchi等)。用於覆晶組合件之焊料凸塊技術需在設計上考量凸塊間距及尺寸小型化。根據實施經驗,一旦凸塊間距減小至低於0.1毫米,則模板印刷將變得不可行。相對地,藉由電鍍沈積之焊料凸塊提供將凸塊間距降低至小於0.15毫米之能力。與電路板上用於覆晶接合之電鍍凸塊相關之先前建議可參見美國專利案5,391,514號(T.P. Gall等)及美國專利案5,480,835號(K.G. Hoebener等)。雖然在電路板上之電鍍焊料凸塊提供較模板印刷更精細之凸塊間距,然而,其在初始實施時存在數個難題。
在有機基板上形成焊接之一多步驟方法係描述於美國專利案7,098,126號(H.-K. Hsieh等)中。於該方法中,起始時提供包含一表面支承電路之一有機電路板,該電路包含至少一接觸區域。將一焊接遮罩層放置於該電路板表面上及圖案化以暴露墊片。隨後,藉由物理氣相沈積、化學氣相沈積、使用觸媒銅之無電鍍或使用觸媒銅之電鍍,在電路板表面上沈積一金屬晶種層。在該金屬晶種層上形成至少一開口位於墊片處之一阻焊層。隨後藉由電鍍在開口中形成焊料。最後,移除阻焊材料及阻焊材料底下之金屬晶種層。為了應用此方法,需要各種圖案化步驟,就方法效率之整體立場而言,此等步驟係不適宜。此外,若相鄰接觸區域之間之距離(間距)因電子裝置小型化而變得極小,則該方法具有其限制性。
US 2007/0218676 A1揭示一種形成金屬凸塊之方法。該文獻中所揭示之方法包含施用及平坦化一第一光阻材料,然後沈積一導電層且需一經圖案化之光阻材料以移除過量焊料及一部份導電層。
例如,於一印刷電路板與一IC基板之間形成無空隙BGA(球形柵格陣列)焊接合之一習知方法係如圖1所示。以一阻焊層112塗覆具有盲微通孔(BMV)104以暴露內部接觸墊片102之基板103a、103b。使該阻焊層112結構化以形成阻焊開口(SRO)113。接著,以一金屬層115(例如,一銅層)保形塗覆BMV 104。將焊接球117接合至SRO(圖1b),將具有外層接觸墊片120之一第二基板116安裝於具有焊接球117接合及經由回焊處理之基板上。於回焊期間,焊接球117變為焊接合118。空隙119形成於該焊接合118及BMV內部,進而降低焊接合188之機械穩定性及導電性,故不適宜。
取代焊接球117,已知方法亦使用篩網印刷焊接膏。然而,在此情況中,亦形成空隙119。
空隙119之形成特別對於具有小於200 μm直徑之BMV係無法解決之問題。
因此,本發明之目的係提供一種形成焊接沈積物於諸如電路板之基板上之方法,該方法避免在回焊操作期間或之後形成空隙及同時涉及較少之製程步驟數目。此外,本發明目的在於提供一種產生適宜形成焊接沈積物於極精細結構上之高均勻焊料之電鍍方法。
此外,本發明目的在於避免回焊加工期間焊料中形成降低後來形成焊接頭之機械穩定性及導電性之空隙。
因此,本發明之一目標係採用一種錫及錫合金之電鍍方法以於一基板上製造均勻焊接沈積物層。此等浴液應適宜填充諸如BMV之具有高縱橫比之凹口結構而無留下非所需之空隙或凹坑。
本發明之另一目的係提供一種具有較少之電鍍步驟數目且當阻焊開口具有不同尺寸時可廣泛應用之焊接沈積的方法。同時銅外層之圖案化係可行的。
總而言之,本發明揭示一種在一基板上製造電鍍焊接沈積物以形成覆晶接合及板間焊接合之方法。根據本發明,提供一種諸如電路板之一非導電基板,其包含一表面支承電路,該電路包含至少一接觸區域。此接觸區域可係任何導電表面區域,例如,一接觸墊片、電路中面向基板外部之最頂層區域或藉由一BMV暴露於基板表面之一內部接觸墊片。
在整個表面區域上形成一導電晶種層。視需要,在沈積該晶種層之前,可將一擴散阻障層沈積於該接觸墊片上。接著,將一阻焊層沈積於該基板表面上及圖案化以形成該等接觸墊片之開口及BMV。
藉由電鍍將由錫或錫合金組成之一焊接沈積物層沈積於不受圖案化阻焊層保護之區域中。
此後,移除該圖案化阻焊層及將導電晶種層自不受焊接沈積物層覆蓋之彼等表面區域移除。接著,將一阻焊層沈積於具有焊料層及暴露所形成焊料之SRO之基板表面上。
本發明提供一種藉由電鍍錫或錫合金層形成焊接沈積物於基板上之方法。該方法係特別適宜在電路板上製造焊接凸塊。該方法將在下文中更詳細描述。本文中所顯示之圖係對該方法之簡單說明。該等圖並非按比例繪製,即其等不反映晶片封裝結構或印刷電路板中各層之實際尺寸或特徵。在全文中,相同數字表示相同元件。
現參照圖2,根據本發明之一較佳實施例,提供一非導電基板103a/103b,其具有內層接觸墊片102作為接觸區域實施例及其表面上之一銅層101(圖2a)。該非導電基板103a/103b可係由有機材料或纖維強化有機材料或顆粒強化有機材料等(例如,環氧樹脂、聚亞醯胺、雙馬來醯亞胺三嗪、氰酸酯、聚苯并環丁烯或其等玻璃纖維複合物等)製成之電路板。盲微通孔(BMV)104係藉由機械或雷射鑚削所形成以暴露該內層接觸墊片102(圖2b)。該內層接觸墊片102一般係由金屬(如,銅)形成。
視需要,一阻障層(未顯示於圖2中)係形成於該內層接觸墊片102上且可係(例如)一鎳黏性層或金保護層。該阻障層亦可由鈀、銀、錫、鎳/金堆疊、鎳/鈀堆疊、鉻/鈦堆疊、鈀/金堆疊或鎳/鈀/金堆疊等製成,其可藉由電鍍、無電鍍、化學氣相沈積(CVD)或物理氣相沈積(PVD)等完成。
接著,將一導電晶種層105沈積於包含銅外層101、內層接觸墊片102及BMV 104壁之基板表面上(圖2c)。一般而言,該晶種層係(例如)於習知非導電表面之製造工業中藉由無電沈積所形成且係為本技術所熟知。
該導電晶種層105係導電、提供黏性、容許其上表面之暴露部分經電鍍且可防止隨後焊接沈積物金屬遷移至接觸區域之底層金屬。或者,該晶種層係由兩金屬層所組成。該第二金屬之較佳實例係銅,因其提供用於隨後電鍍之適宜表面。
可在電鍍前藉由施用一導電晶種層活化該非導電基板。可將描述於(例如)Printed Circuits Handbook,C.F. Coombs Jr.(編者),第6版,McGraw Hill,第28.5至28.9及30.1至30.11頁中之各種方法用於該活化。此等方法涉及包含碳顆粒、Pd膠粒或導電聚合物之一導電層的形成。
此等方法中之一些係描述於專利文獻中且實例係於以下提供:
歐洲專利案EP 0 616 053號描述一種將金屬塗層施用至一非導電基板(不含無電塗層)之方法,其包含:
a. 使該基板與包含貴金屬/IVA族金屬溶膠之活化劑接觸以獲得一經處理基板;
b. 使該經處理基板與具有高於11至13之pH之自加速及補給浸漬金屬組合物接觸,該金屬組合物包含含以下物質之溶液:
(i) Cu(II)、Ag、Au或Ni可溶性金屬鹽或其等混合物,
(ii) IA族金屬氫氧化物,
(iii)包含有機材料且該金屬鹽之金屬離子具有0.73至21.95之累積形成常數logK之錯合劑。
此方法獲得可用於隨後電塗覆之導電薄層。此方法於本技術中係稱為「連接」方法。
美國專利案5,503,877號描述非導電基板之金屬化,其涉及使用用於一非金屬基板上產生金屬晶種之錯合化合物。此等金屬晶種提供充足導電性以供隨後電鍍用。此方法於本技術中係稱為所謂之「Neoganth」方法。
美國專利案5,693,209號係關於一種使非導電基板金屬化之方法,其涉及使用導電吡咯聚合物。該方法在本技術中係稱為「Compact CP」方法。
歐洲專利案1 390 568 B1亦係關於使非導電基板直接電解金屬化。其涉及使用導電聚合物以獲得用於隨後電塗覆之一導電層。該等導電聚合物具有噻吩單元。該方法於本技術中係稱為「Seleo CP」方法。
最後,可藉由含膠狀或離化鈀離子之溶液活化非導電基板,此方法係描述於(例如)Printed Circuits Handbook,C.F. Coombs Jr.(編者),第6版,McGraw Hill,第28.9及30.2至30.3頁中。
根據本發明,該導電晶種層105可係由單一金屬層、單一金屬合金層所製成或由至少兩不同單層之多層所製成。適宜作為導電晶種層之金屬及金屬合金係選自由以下物質組成之群:銅、錫、鈷、鎳、銀、錫-鉛合金、銅-鎳合金、銅-鉻合金、銅-釕合金、銅-銠合金、銅-銀合金、銅-銥合金、銅-鈀合金、銅-鉑合金、銅-金合金及銅-稀土金屬合金、銅-鎳-銀合金、銅-鎳-稀土金屬合金。較佳係以銅及銅合金作為導電晶種層105。
根據本發明之一較佳實施例,該導電晶種層105亦可藉由無電鍍方法形成,其中觸媒金屬不使用貴金屬而將銅用作該觸媒金屬。用於在一非導電表面上形成此觸媒銅之一般實例可參見美國專利案3,993,491號及3,993,848號。
該導電晶種層105之厚度較佳為小於0.1毫米及更佳介於0.0001毫米與0.005毫米之間。根據該晶種層105在焊料中之溶解度,該晶種層105可在回焊加工後完全溶於焊接沈積物中或仍至少部份地存在。
於本發明之一較佳實施例中,該晶種層105係由銅製成。於回焊操作期間,該晶種層105完全溶於焊接沈積物層108中及形成均質錫-銅合金。該晶種層105之標的厚度可視待沈積之焊料108之體積調節以於回焊後獲得類似於常見無鉛焊料之錫-銅合金(例如,具有3重量%銅之錫-銅合金)。
於本發明之另一實施例中,藉由無電鍍沈積銅-鎳合金作為導電晶種層105。於回焊操作期間,將導電晶種層105溶於焊接沈積物層108中及形成均質錫-銅-鎳合金。此外,針對在所沈積之焊接沈積物層108上之晶種層105之預期體積調節該晶種層105之厚度及調節該晶種層105中之鎳含量可獲得在回焊操作後類似於常見Sn-Cu-Ni焊料之組成之標的錫-銅-鎳合金組合物。
以較薄晶種層105為較佳,因較薄晶種層可於蝕刻溶液中較快移除,進而可縮短該非導電基板103a/103b浸沒於蝕刻溶液中所需之時間。
現參照圖2d,將一阻焊層106沈積於該基板上並藉由本技術已知技術圖案化。於圖案化之後,BMV得以暴露。
接著,藉由電鍍在BMV 104中形成焊接沈積物層108。(圖2e)。
於本發明之一實施例中,此製程步驟亦可藉由形成開口107在塗覆有導電晶種層105之銅外層101上形成阻焊圖案(圖2d)。此實施例容許建造一外電路110(圖2h)同時在BMV 104中製造焊接沈積物層。於此情況中,焊料亦用作需用於形成該外電路110之經圖案化之金屬抗蝕刻層109。
根據本發明之一較佳實施例,該焊料108係錫或由錫與選自由鉛、銀、銅、鉍、銻、鋅、鎳、鋁、鎂、銦、碲及鎵組成之群之元素之混合物製得之錫合金。
錫及錫合金電鍍浴液係為本技術已知。常用錫或錫合金電鍍浴液組成及用於電鍍之製程參數係描述於下文中。
可於其他浴液組分中添加Sn2+離子源、抗氧化劑及表面活性劑。
該Sn2+離子源可係一可溶性含錫陽極,或者當使用不溶性陽極時之可溶性Sn2+離子源。由於甲烷磺酸錫(Sn(MSA)2)之高溶解度,故其係較佳Sn2+離子源。一般而言,Sn2+離子源之濃度足以提供介於約10 g/l與約100 g/l之間之Sn2+離子至浴液中,較佳介於約15 g/l與約95 g/l之間,更佳介於約40 g/l與約60 g/l之間。例如,可添加Sn(MSA)2以提供介於約30 g/l與約60 g/l之間之Sn2+離子至浴液中。
較佳合金係錫-銀合金。於此情況中,該電鍍浴液額外含有可溶性銀鹽,常用銀鹽係硝酸鹽、乙酸鹽及較佳甲烷磺酸鹽。一般而言,Ag+離子源之濃度係足以提供介於約0.1 g/l與約1.5 g/l之間之Ag+離子至浴液中,較佳介於約0.3 g/l與約0.7 g/l之間,更佳介於約0.4 g/l與約0.6 g/l。例如,可添加Ag(MSA)以提供介於約0.2 g/l與約1.0 g/l之間之Ag+離子至電鍍浴液中。
可將抗氧化劑添加至本發明浴液以使浴液穩定以防止溶液中之Sn2+離子氧化。可將諸如氫醌、兒茶酚、經羥基及胺基取代之吡啶及羥基、二羥基或三羥基苯甲酸中之任一者之較佳抗氧化劑以介於約0.1 g/l與約10 g/l之間,較佳約0.5 g/l與約3 g/l之間之濃度添加。例如,可將氫醌以約2 g/l之濃度添加至浴液中。
可添加表面活性劑以促進基板之潤濕。表面活性劑似用作可一定程度上抑制三維生長之弱沈積抑制劑,藉此改良膜之形態及構型。其亦可有助於細化晶粒尺寸,獲得較均勻凸塊。示例性陰離子表面活性劑包括膦酸烷酯、磷酸烷基醚、硫酸烷酯、硫酸烷基醚、磺酸烷酯、磺酸烷基醚、羧酸醚、羧酸酯、磺酸烷基芳基酯、磺酸芳基烷基醚、磺酸芳基酯及磺基琥珀酸酯。
本發明之電解電鍍浴液較佳具有酸性pH以抑制陽極鈍化,獲得較佳陰極效率及獲得較韌性沈積物。因此,浴液pH較佳係介於約0與約3之間。於較佳實施例中,浴液pH係0。因此,可利用硝酸、乙酸及甲烷磺酸獲得該較佳酸性pH。於一較佳實施例中,該酸係甲烷磺酸。酸之濃度較佳係介於約50 g/l與約200 g/l,更佳介於約70 g/l與約120 g/l之間。例如,可添加介於約50 g/l與約160 g/l之間甲烷磺酸至該電鍍浴液中以獲得pH 0之浴液及用作導電電解質。
常見浴液組合物係(例如)揭示於:Jordan:The Electrodeposition of Tin and its Alloys,1995第71至84頁中。
可藉由直流(DC)或脈衝電鍍實施用於焊接沈積電鍍之錫及錫合金的電鍍。脈衝電鍍技術係特別適宜填充如圖2至6中所示之本發明結構。脈衝電鍍之優點係較佳表面分佈均勻性及錫沈積物具有較精細晶粒尺寸及藉此具較佳可焊性之較佳結晶結構。此外,可藉由脈衝電鍍獲得相較於DC電鍍更高之可施加電流密度及藉此更高之生產率。
一般而言,可施加1至20 A/dm2之有效電流密度之電流脈衝。或者,可藉由1至3 A/dm2之電流密度之DC操作浴液。
例如,藉由3 A/dm2之電流密度施用錫脈衝電鍍在30分鐘電鍍時間內產生40 μm之錫沈積物平均厚度。表面上之厚度變化僅為+/- 15%。施用DC電鍍可獲得僅1 A/dm2之最大電流密度。獲得40 μm之錫沈積物厚度之電鍍時間係86分鐘。表面上之變化為+/- 33%,因此遠高於脈衝電鍍。
較佳脈衝參數如下:
將該至少一正向電流脈衝之持續時間對該至少一逆向電流脈衝之持續時間之比調節至至少1:0至1:7,較佳至少1:0.5至1:4及更佳至少1:1至1:2.5。
較佳可將該至少一正向電流脈衝之持續時間調節至至少5 ms至1000 ms。
較佳將該至少一逆向電流脈衝之持續時間調節至0.2至5 ms(至大)及最佳至0.5至1.5 ms。
較佳將該至少一正向電流脈衝在工件上之峰值電流密度調節至1至30 A/dm2之值。在水平方法中,該至少一正向電流脈衝在工件上之峰值電流密度特佳為約2至8 A/dm2。在直立方法中,該至少一正向電流脈衝在工件上之最佳峰值電流密度為1至5 A/dm2
較佳將該至少一逆向電流脈衝在工件上之峰值電流密度調節至0至60 A/dm2之值。在水平方法中,該至少一逆向電流脈衝在工件上之峰值電流密度特佳為約0至20 A/dm2。在直立方法中,該至少一逆向電流脈衝在工件上之最佳峰值電流密度為0至12 A/dm2
現在,再次參照圖2:於下一步驟中,藉由本技術已知之技術移除阻焊層106(圖2e),而留下焊接沈積物層108、銅外層101、導電晶種層105及視需要經圖案化之金屬抗蝕刻層109。
參照圖2g,移除不受焊接沈積物層108保護之導電晶種層105及銅外層101及視需要亦移除經圖案化之金屬抗蝕刻層109。
該移除較佳係藉由化學蝕刻不受焊接沈積層108覆蓋之全部導電晶種層105及銅外層101及視需要經圖案化之金屬抗蝕刻層109。當移除不受焊接沈積物層108覆蓋之導電晶種層105及銅外層101時,該焊接沈積物層108具有抗蝕刻功能。因此,無需諸如光阻材料之額外抗蝕刻材料或遮罩。可以電解或化學方式實施銅及銅合金之蝕刻(亦稱為剝離)。
一般而言,可於單一蝕刻步驟中藉由相同蝕刻溶液移除導電晶種層105及銅外層101,而焊接沈積物層108係用作抗蝕刻材料。可應用例行實驗選擇適宜蝕刻溶液。
用於銅及銅合金之常見蝕刻或剝離組合物係(例如)揭示於:Printed Circuits Handbook,C.F. Coombs Jr.(編者),第6版,McGraw Hill,第34.6至34.18頁中。
用於銅及銅合金之常見蝕刻組合物係過硫酸鹽與硫酸之混合物、卡羅酸、過氧化物與礦物酸之混合物、CuCl2、過氧化物及礦物酸之混合物、CuCl2與氨水之混合物。
然後,藉由蝕刻或剝離移除視需要經圖案化之金屬抗蝕刻層109(圖2g及2h)。
用於錫及錫合金之常見蝕刻或剝離組合物係(例如)揭示於:Jordan:The Electrodeposition of Tin and its Alloys,1995,第373至377頁中。
於電解剝離方法期間,錫或其合金係於70至90℃下陽極溶於10重量%NaOH溶液中。
化學剝離一般係於含有諸如NaOH(約10重量%)之強鹼之溶液中在70至90℃之較高溫度下進行。可將有機添加劑、特定言之,諸如對硝基酚之硝基芳族化合物添加至溶液中。
或者,可於以下溶液中進行化學剝離:
- 常添加有氟化物之過氧化氫,
- 基於硝酸與硝酸鹽之系統,5至40重量%硝酸鹽,
- 基於HCl/氯化銅之含有5至20重量%HCl及2.5 mg/l氯化銅之初始濃度的系統。
視需要移除該經圖案化之金屬抗蝕刻層109及同時一部份焊接沈積物層108(圖2h)。於此情況中,藉由由銅外層101之未經蝕刻部分形成之一銅環111使該焊接沈積物層108機械穩定。
現參照圖2i,將一阻焊層112沈積於基板表面上及隨後圖案化以形成開口113而暴露該焊接沈積物層108,保護經圖案化之銅外層110及提供絕緣。可針對此目的施用機械及雷射鑚削。雷射鑚削係用於形成具有150 μm直徑之開口113之較佳方法。可使用UV型或CO2型之雷射鑚削方法。
根據圖2i之結構中之開口113係表示為SRO(阻焊開口)且較佳具有約5至1000 μm,較佳約10至500 μm及甚至更佳20至250 μm之尺寸。SRO之高度係於5至250 μm之間,較佳約10至50 μm之間變化。相鄰接觸區域中點之距離表示為間距且係介於90至300 μm(就IC基板而言)及150至1000 μm(就印刷電路而言)之間。
藉由已知技術沈積該阻焊層112。可應用於本發明之實例係篩網印刷及/或光微影方法。根據本發明可使用各類焊接遮罩:UV硬化焊接遮罩、熱可固化二組分焊接遮罩及光可成像焊接遮罩。
然後,使焊接球117或焊膏接合至SRO113及焊接沈積物層108(圖2j)並藉由回焊操作焊接至具有外層接觸墊片120之一第二基板(圖2k)。所得之焊接合118無空隙。
雖然已針對根據圖2之基板詳細描述此製程順序,然而其不限於此且可應用於所有類型的基板。可經相應處理之本發明之一些其他較佳實施例係顯示於圖3至6中。於本發明之另一實施例中,可以如下方式形成一高焊接沈積物層108及一外部電路110(圖3):將一錫抗蝕刻層114沈積於基板表面上及圖案化,以使藉由該抗蝕刻層僅保護該焊接沈積物層108(圖3g2)。隨後移除經圖案化之金屬抗蝕刻層109,但保留抗蝕刻層114所保護之焊接沈積物層108(圖3g3)。然後移除抗蝕刻層114。
於本發明之另一實施例中,將一抗蝕刻層114沈積於經圖案化之金屬抗蝕刻層109上而非如圖3g2所示般沈積於焊接沈積物層108上。隨後,藉由電鍍將額外焊料沈積於該焊接沈積物層108上,接著移除抗蝕刻層114及移除經圖案化之抗蝕刻層109。
現參照圖4,將一金屬之保形塗層115施用於導電晶種層105上(圖4c2)。較佳金屬115係藉由電鍍沈積之銅或銅合金。然後,使一抗蝕刻層106接合至基板表面,藉由本技術已知技術圖案化以暴露經保形塗覆之BMV 104及視需要用於金屬抗蝕刻層107之開口(圖4d)。隨後將一焊接沈積物層108電鍍至經保形塗覆之BMV 104中及視需要作為一經圖案化之金屬抗蝕刻層109電鍍至視需要開口107中(圖4e)。
於本發明之另一實施例(圖5)中,使一抗蝕刻層106接合至基板表面及圖案化以暴露BMV 104及視需要用於金屬抗蝕刻層之開口107(圖5d)。然後,以作為最佳銅或銅合金電鍍層之一額外金屬層115保形塗覆BMV 104(圖5d2)。視需要,將一額外金屬層115沈積於用於金屬抗蝕刻層之視需要開口107中。隨後藉由電鍍將焊接沈積物層108沈積於經保形塗覆之BMV 104中(圖5e)中。
於本發明之另一實施例中(圖6),將一中間焊接沈積物頂層121沈積於焊接沈積物層108上及將視需要一中間圖案化金屬抗蝕刻頂層122沈積於該經圖案化之金屬抗蝕刻層109上(圖6e2)。該中間焊接沈積物頂層121及中間金屬抗蝕刻頂層較佳係由選自由銀、銅、鎳組成之群之金屬及上述金屬與錫之合金組成。中間焊接沈積物頂層121係用作一儲集層以在回焊操作期間與焊接沈積物層108一起用於形成合金。例如,在回焊操作期間,由銀組成之一中間焊接沈積物層121與由錫組成之一焊接沈積物層108形成一均質錫-銀合金。可相對焊接沈積物層108之體積及組成採用中間焊接沈積物頂層121之厚度及組成來獲得具有所需組成及性質之焊料合金。
以下實例進一步說明本發明。
實例
製程順序係根據圖2。
使用根據圖2a具有一銅外層101及內層接觸墊片102之一PCB基板。
於下一步驟中,藉由一UV雷射器鑚削開口104(圖2b)。
藉由去污方法(即,鹼性高錳酸鹽處理)移除開口104中之污點,其包含a)在丁基乙二醇基之膨脹劑中使塑膠材料膨脹,b)藉由基於高錳酸鉀之組合物進行高錳酸鹽蝕刻及c)藉由包含過氧化氫之還原劑溶液進行還原。
然後在整個基板表面上形成一銅之導電晶種層105(圖2c)。就此而言,首先使該表面與含有離化鈀之酸性溶液接觸及隨後與用於無電銅沈積之溶液接觸。
隨後,將一乾膜光阻材料106(PM 250,DuPont)層壓至銅外層101上。以標準程序使該乾膜光阻材料圖案化以暴露開口104(圖2d)。
此後,自含有以下物質之浴液將一錫焊接沈積物層108及一經圖案化之金屬抗蝕刻層109電鍍於導電層上(圖2e):45 g/l Sn2+(呈Sn(MSA)2形式)、60 ml/l MSA(70%溶液)、2 g/l氫醌及100 mg/l亞苄基丙酮。
浴液之pH係0,溫度為25℃。電鍍持續7分鐘。應用以下參數使用脈衝電鍍:
正向電流脈衝之平均電流密度:2 A/dm2
正向電流脈衝之持續時間:20 ms;
逆向電流脈衝之平均電流密度:0 A/dm2(無逆向脈衝,僅暫停脈衝);
逆向脈衝之持續時間:4 ms。
根據圖2e之開口108係以錫焊接沈積物完全填充且無任何空隙形成。此外,開口107係以經圖案化之金屬抗蝕刻層109填充。
隨後,藉由2重量%碳酸鉀水溶液移除經圖案化之乾膜光阻材料106(圖2f)。
藉由包含200 ml/1 HCl(32%)及160 g/l CuCl2‧2H2O之蝕刻組合物蝕刻該銅層101及導電晶種層105形成經結構化之銅層110及銅環111(圖2g)。就此目的而言,使基板與蝕刻組合物在45℃之溫度下於具有一噴嘴陣列之水平裝置中接觸。接觸時間為約30秒。焊接沈積物層108具有金屬抗蝕刻材料之功能。因此,不使用諸如光阻材料之額外抗蝕刻材料或遮罩來形成經結構化之銅層110及銅環111。
於下一步驟中藉由於含有30體積%硝酸之溶液中在40℃之溫度下處理1分鐘以移除經圖案化之金屬抗蝕刻層109及一部份焊接沈積物層108(圖2h)。
然後,將具有25 μm厚度之一阻焊層112(Lackwerke Peters,ELPEMER SD 2467 SG-DG(525))沈積至該經結構化之銅層110及非導電基板之鄰接表面103a上。使該阻焊層光結構化以暴露該焊接沈積物層108(圖2i)。
該錫焊接沈積物108無空隙,展現極均質表面分佈及無晶鬚。該基板係適宜焊接至一晶片或一電路。
於回焊後所得之焊接合118無空隙。
101...外層銅層
102...內層接觸墊片
103a...外非導電基板層
103b...內非導電基板層
104...用於內層接觸墊片(BMV)之開口
105...導電晶種層
106...抗鍍層
107...用於金屬抗蝕刻材料之開口
108...焊接沈積物層
109...經圖案化之金屬抗蝕刻層
110...經圖案化之外層銅層
111...銅環
112...阻焊層
113...阻焊開口
114...錫抗蝕刻層
115...額外金屬層
116...印刷電路板或IC基板
117...焊接球
118...回焊後之焊接合
119...焊接合中之空隙
120...外層接觸墊片
121...中間焊接沈積物頂層
122...中間圖案化金屬抗蝕刻頂層
圖1a至1c顯示獲得在兩基板之間之球形柵格陣列(BGA)焊接合之先前技術方法。
圖2a至2k顯示根據本發明獲得在兩基板之間之無空隙BGA焊接合之方法。
圖3g及3g2至3g4顯示根據本發明獲得具有增加之焊接沈積物體積之無空隙BGA焊接合之方法。
圖4c、4c2、4d及4e2顯示根據本發明獲得具有增加之導電性之無空隙BGA焊接合之方法。
圖5d、5d2及5e2顯示根據本發明獲得具有增加之導電性之無空隙BGA焊接合之方法。
圖6e及6e2顯示根據本發明獲得具有經兩個步驟沈積之焊接沈積物之無空隙BGA焊接合之方法。
112...阻焊層
116...印刷電路板或IC基板
118...回焊後之焊接合
120...外層接觸墊片

Claims (11)

  1. 一種形成焊接沈積物於一基板上之方法,其包含以下步驟:a.提供包含一銅或銅合金表面101之一基板,該表面包含至少一內層接觸墊片102,b.形成延伸通過該銅表面101之該至少一內層接觸墊片102之一開口104,c.使包含該開口104及至少一內層接觸墊片102之整個基板表面與適宜提供一導電層105於該基板表面上之溶液接觸,d.沈積並圖案化一抗蝕刻層106,藉此暴露該至少一內層接觸墊片102,e.將由錫或錫合金組成之一焊接沈積物層108電鍍至該等開口104中,f.移除該抗蝕刻層106,g.藉由蝕刻移除不受焊接沈積物層108覆蓋之裸導電層105及在該不受錫或錫合金層覆蓋之該導電層105底下之該銅或銅合金表面101,其中該焊接沈積物層108具有抗蝕刻之功能,h.施用一阻焊層112及形成阻焊開口113以暴露該焊接沈積物層108。
  2. 如請求項1之方法,其中在步驟d中,亦形成用於一金屬抗蝕刻層之開口107,在步驟e中藉由電鍍錫或錫合金以一經圖案化之金屬抗蝕刻層109填充該金屬抗蝕刻層之 開口107。
  3. 如請求項2之方法,其中施用額外製程步驟:g2.將一錫抗蝕刻層114沈積於該焊接沈積物層108上及移除該金屬抗蝕刻層109,及g3.將該錫抗蝕刻層114自該焊接沈積物層108移除。
  4. 如請求項1至3中任一項之方法,其中藉由蝕刻移除該金屬抗蝕刻層109。
  5. 如請求項1之方法,其中在如請求項1之步驟c與步驟d之間沈積一額外金屬層115。
  6. 如請求項1之方法,其中在如請求項1之步驟d與步驟e之間沈積一額外金屬層115。
  7. 如請求項1至3、5及6中任一項之方法,其中在如請求項1之步驟e與步驟f之間將一中間焊接沈積物頂層121沈積於該焊接沈積物層108上。
  8. 如請求項1至3、5及6中任一項之方法,其中該導電層105係選自由銅、鎳、銀、其等合金及上述金屬及合金之多層組成之群。
  9. 如請求項1至3、5及6中任一項之方法,其中對接合該焊接沈積物層108與該阻焊層112之該基板施用回焊處理。
  10. 如請求項1至3、5及6中任一項之方法,其中該內層接觸墊片102包含一通孔或凹槽。
  11. 如請求項1至3、5及6中任一項之方法,其中該基板係一印刷電路板、一IC基板或一中介層。
TW100123725A 2010-07-05 2011-07-05 形成銲接沈積物於基板上之方法 TWI564977B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP10168468A EP2405468A1 (en) 2010-07-05 2010-07-05 Method to form solder deposits on substrates

Publications (2)

Publication Number Publication Date
TW201209946A TW201209946A (en) 2012-03-01
TWI564977B true TWI564977B (zh) 2017-01-01

Family

ID=43385592

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100123725A TWI564977B (zh) 2010-07-05 2011-07-05 形成銲接沈積物於基板上之方法

Country Status (8)

Country Link
US (1) US8871631B2 (zh)
EP (2) EP2405468A1 (zh)
JP (1) JP5808403B2 (zh)
KR (1) KR101842730B1 (zh)
CN (1) CN103026475B (zh)
ES (1) ES2565214T3 (zh)
TW (1) TWI564977B (zh)
WO (1) WO2012004137A2 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8912651B2 (en) 2011-11-30 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure including stud bulbs and method
EP2740818B1 (en) * 2012-12-05 2016-03-30 ATOTECH Deutschland GmbH Method for manufacture of wire bondable and solderable surfaces on noble metal electrodes
TWI521622B (zh) * 2014-05-07 2016-02-11 中原大學 金屬凸塊之形成方法
CN106486445A (zh) * 2015-09-02 2017-03-08 力成科技股份有限公司 封装基板及半导体封装结构
US9953908B2 (en) * 2015-10-30 2018-04-24 International Business Machines Corporation Method for forming solder bumps using sacrificial layer
DE102016103585B4 (de) 2016-02-29 2022-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
US10049996B2 (en) * 2016-04-01 2018-08-14 Intel Corporation Surface finishes for high density interconnect architectures
US10608158B2 (en) 2017-09-29 2020-03-31 International Business Machines Corporation Two-component bump metallization
US10727391B2 (en) 2017-09-29 2020-07-28 International Business Machines Corporation Bump bonded cryogenic chip carrier
US10695875B2 (en) * 2018-03-19 2020-06-30 Asia Vital Components Co., Ltd. Soldering method of soldering jig
JP6677873B2 (ja) * 2018-03-26 2020-04-08 三菱マテリアル株式会社 錫又は錫合金めっき液及び該液を用いたバンプの形成方法
TWI754135B (zh) * 2018-03-20 2022-02-01 日商三菱綜合材料股份有限公司 錫或錫合金的鍍敷液、凸塊的形成方法、電路基板的製造方法
CN111788337A (zh) 2018-03-20 2020-10-16 三菱综合材料株式会社 锡或锡合金电镀液、凸点的形成方法及电路基板的制造方法
JP6635139B2 (ja) * 2018-03-20 2020-01-22 三菱マテリアル株式会社 錫又は錫合金めっき堆積層の形成方法
CN112368850B (zh) * 2018-12-14 2021-06-22 新唐科技日本株式会社 半导体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387734B1 (en) * 1999-06-11 2002-05-14 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
US20050269696A1 (en) * 2004-05-24 2005-12-08 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US20090057922A1 (en) * 2007-08-30 2009-03-05 Samsung Electronics Co., Ltd. Semiconductor device, method of manufacturing the semiconductor device, flip chip package having the semiconductor device and method of manufacturing the flip chip package

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3993491A (en) 1973-12-07 1976-11-23 Surface Technology, Inc. Electroless plating
US3993848A (en) 1975-02-18 1976-11-23 Surface Technology, Inc. Catalytic primer
US5693209A (en) 1989-09-14 1997-12-02 Atotech Deutschland Gmbh Process for metallization of a nonconductor surface
US5503877A (en) 1989-11-17 1996-04-02 Atotech Deutschalnd Gmbh Complex oligomeric or polymeric compounds for the generation of metal seeds on a substrate
US5203075A (en) 1991-08-12 1993-04-20 Inernational Business Machines Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders
CA2119050C (en) 1993-03-18 1999-11-23 Nayan H. Joshi Self accelerating and replenishing non-formaldehyde immersion coating method and composition
US5480835A (en) 1993-05-06 1996-01-02 Motorola, Inc. Electrical interconnect and method for forming the same
US5391514A (en) 1994-04-19 1995-02-21 International Business Machines Corporation Low temperature ternary C4 flip chip bonding method
US5492266A (en) 1994-08-31 1996-02-20 International Business Machines Corporation Fine pitch solder deposits on printed circuit board process and product
JP3310499B2 (ja) 1995-08-01 2002-08-05 富士通株式会社 半導体装置
US20010007373A1 (en) * 2000-01-12 2001-07-12 Yoshinori Kadota Tape carrier for semiconductor device and method of producing same
JP3566929B2 (ja) * 2000-01-12 2004-09-15 住友金属鉱山株式会社 半導体装置用テープキャリアおよび半導体装置とそれらの製造方法
DE10124631C1 (de) 2001-05-18 2002-11-21 Atotech Deutschland Gmbh Verfahren zum direkten elektrolytischen Metallisieren von elektrisch nichtleiteitenden Substratoberflächen
TW508987B (en) 2001-07-27 2002-11-01 Phoenix Prec Technology Corp Method of forming electroplated solder on organic printed circuit board
TWI264253B (en) * 2004-10-12 2006-10-11 Phoenix Prec Technology Corp Method for fabricating conductive connection structure of circuit board
TWI270329B (en) * 2005-04-04 2007-01-01 Phoenix Prec Technology Corp Method for fabricating conducting bump structures of circuit board
TWI287846B (en) * 2006-03-17 2007-10-01 Advanced Semiconductor Eng Method for forming metal bumps
TWI308382B (en) * 2006-07-25 2009-04-01 Phoenix Prec Technology Corp Package structure having a chip embedded therein and method fabricating the same
FR2935130B1 (fr) 2008-08-25 2011-04-08 Airbus France Hublot, notamment hublot pour cabine d'aeronef
EP2377376B1 (en) * 2008-10-21 2019-08-07 ATOTECH Deutschland GmbH Method to form solder deposits on substrates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387734B1 (en) * 1999-06-11 2002-05-14 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
US20050269696A1 (en) * 2004-05-24 2005-12-08 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US20090057922A1 (en) * 2007-08-30 2009-03-05 Samsung Electronics Co., Ltd. Semiconductor device, method of manufacturing the semiconductor device, flip chip package having the semiconductor device and method of manufacturing the flip chip package

Also Published As

Publication number Publication date
US20130168438A1 (en) 2013-07-04
KR20130084652A (ko) 2013-07-25
JP2013530544A (ja) 2013-07-25
WO2012004137A3 (en) 2012-03-01
EP2591497B1 (en) 2016-01-06
WO2012004137A2 (en) 2012-01-12
US8871631B2 (en) 2014-10-28
ES2565214T3 (es) 2016-04-01
CN103026475B (zh) 2016-05-18
EP2405468A1 (en) 2012-01-11
TW201209946A (en) 2012-03-01
CN103026475A (zh) 2013-04-03
JP5808403B2 (ja) 2015-11-10
EP2591497A2 (en) 2013-05-15
KR101842730B1 (ko) 2018-03-27

Similar Documents

Publication Publication Date Title
TWI564977B (zh) 形成銲接沈積物於基板上之方法
TWI518813B (zh) 在基板上形成焊接合金沈積物之方法
EP2377376B1 (en) Method to form solder deposits on substrates
EP2601822B1 (en) Method to form solder deposits and non-melting bump structures on substrates
EP2180770A1 (en) Method to form solder deposits on substrates
EP2244285A1 (en) Method to form solder deposits on substrates
EP2416634A1 (en) Method to form solder deposits on substrates
EP2506690A1 (en) Method to form solder deposits and non-melting bump structures on substrates
KR100726059B1 (ko) 플립칩 조인트 및 보드대면형 솔더 조인트를 위한유기회로보드 상의 전기도금 솔더 형성