KR20050067080A - 비휘발성 반도체 메모리 - Google Patents

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Abstract

반도체 칩 상의 비휘발성 반도체 메모리는 제1 금속 살리사이드 막, 상기 제1 금속 살리사이드 막과 전기적으로 결합된 제1 제어 게이트 전극, 및 상기 제1 제어 게이트 전극에 인접하는 부동 게이트 전극을 포함하는 메모리 셀 트랜지스터로 구성되는 셀 어레이 영역; 제2 금속 살리사이드 막, 제1 소스 영역과 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배열된 제1 게이트 영역으로 이루어진 고 전압 트랜지스터를 포함하는 고 전압 회로 영역; 및 제3 금속 살리사이드 막, 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 소스 영역과 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배열되며 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 게이트 영역으로 이루어진 저 전압 트랜지스터를 포함하는 저 전압 회로 영역을 포함한다.

Description

비휘발성 반도체 메모리{A NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 2003년 12월 26일자 출원된 일본 특허 출원 제2003-435825호에 기초하여 이의 우선권을 주장하고 있으며, 이의 전체 내용이 여기에서 참조로 언급되고 있다.
본 발명은 비휘발성 반도체 메모리에 관한 것이다. 더욱 특히는 금속 살리사이드 막(metallic salicide film)을 전극막으로 이용하는 비휘발성 반도체 메모리에 관한 것이다.
종래에는, 예를 들어, 데이터 기입 및 소거를 전기적으로 실행하는 전기적 소거 가능한 프로그래머블 리드-온리 메모리(EEPROM)가 비휘발성 반도체로 알려져 있다(R. Shirota의 '256Mbit NAND 플래시 메모리 및 NAND 플래시 퓨처 트렌드에 대한 고찰', 비휘발성 반도체 메모리 워크샵(NVSMS), 2000년 p.22-31). 이 EEPROM, 특히 NAND 유형에서는, 메모리 셀 어레이가 로우 방향의 워드선과 컬럼 방향의 비트선의 각 상호 교차부에 메모리 셀 트랜지스터를 배치하는 구성으로 되어 있다. 예를 들어, 부동 게이트와 제어 게이트를 적층하여 구성한 적층형 게이트 구조를 갖는 MOS 트랜지스터가 통상 메모리 셀 트랜지스터로 이용되었다.
R. Shirota의 '256Mbit NAND 플래시 메모리 및 NAND 플래시 퓨처 트렌드에 대한 고찰', 비휘발성 반도체 메모리 워크샵(NVSMS), 2000년 p.22-31에서 제시된 바와 같이, NAND형 플래시 메모리는 다수의 메모리 셀 트랜지스터가 직렬 접속되어 NAND 스트링을 형성하는 구조를 가지며, 선택 트랜지스터가 각각 그 양 측에 배열되어 있다. 더욱, 메모리 셀 어레이는 장치 이격 영역(device isolating region)이 메모리 셀 트랜지스터의 장치 활성화 영역(device activating region)에 병렬로 배열되는 구성으로 되어 있다. 통상, 각 선택 트랜지스터의 게이트 길이는 메모리 셀 트랜지스터의 것보다 길게 되어 있어, 단채널 효과로 인한 트랜지스터 컷오프 특성의 열화를 방지한다. 부가하여, 선택 트랜지스터는 통상 강화형 MOS 트랜지스터로 구성된다.
메모리 셀 트랜지스터 및 선택 트랜지스터와 같은 두 유형의 트랜지스터로 구성되는 메모리 셀 어레이를 이용하며 메모리 트랜지스터 유닛과 선택 트랜지스터 유닛 각각에 대해 게이트 산화물 두께를 다르게 한, 비휘발성 반도체 메모리가 이미 개시된 바 있다(공개된 일본 특허 출원 제2000-269361호).
부가하여, 선택 MOS 트랜지스터의 게이트 전극의 게이트 산화물의 막 두께를 주변 회로 MOS 트랜지스터의 것과 다르게 한 구조도 이미 개시된 바 있다(공개된 일본 특허 출원 (평)04-165670호).
더구나, 주변 트랜지스터가 살리사이드 처리에 의해 형성되고 메모리 셀 트랜지스터 영역이 메모리 셀 유닛에서 살리사이드 피복된 제어 게이트와 살리사이드 비피복된 확산층으로 형성되어 있는 플래시 메모리의 구조와, 그 제조 방법이 개시된 바 있다(공개된 일본 특허 출원 제2003-60092호).
플래시 EEPROM과 같은 종래의 비휘발성 반도체 메모리에서, 고 전압 회로 영역은 기입 전압 등의 고 전압 펄스, 중간 전압 또는 소거 전압을 메모리 셀 어레이 영역에 공급하는 데에 필요하다. 또한 종래에는 저 전압에서 고속 동작해야 하는 저 전압 회로 영역도 있다.
그러나, 고 구동 능력을 가지고 고속으로 동작할 수 있는 저 전압 회로 영역의 트랜지스터를 이용하는 것이 바람직하다. 저전원 전압으로 동작할 수 있는 플래시 EEPROM의 저 전압 회로 영역에서는, 트랜지스터 구동 능력을 확실히 하는 것이 특정한 목적이 되고 있다. 메모리 셀 어레이의 대규모 집적 능력이 커질수록, 메모리 셀 트랜지스터 영역의 워드 라인 상의 저항을 감소시켜 기입 및 판독 속도를 향상시키는 것이 더욱 중요한 과제가 되고 있다.
향상된 트랜지스터 구동 능력과 고속 성능을 갖는 트랜지스터가 저 전압 회로 영역에 필요하다. 고 용량의 메모리 셀 어레이에서는, 게이트나 확산층 상에 금속 살리사이드 막을 형성하는 것이 메모리 셀 트랜지스터 영역의 워드선 상의 저항을 감소시켜 기입 및 판독 속도를 향상시키기 위한 한 방법이 되고 있다.
그러나, 플래시 EEPROM 등의 비휘발성 반도체 메모리에서는, CMOS 논리 회로에서와 같이, 모든 회로 영역의 게이트나 확산층 상에 금속 살리사이드 막을 형성할 때, 접합 누설의 증가 또는 접합 내전압이나 표면 내전압의 열화를 방지하는 것이 기입 전압 Vpgm 또는 소거 전압 Verase과 같이 15V 이상의 고 전압을 형성하기 위해 구성된 고 전압 회로 영역의 트랜지스터에 대해 과제가 되고 있다.
특히 NAND형 메모리 셀 트랜지스터에서는, AND 또는 NOR형에서 보다 더 큰 전압을 필요로 하기 때문에 접합 누설이나 접합 내전압의 문제가 명확하게 드러나게 된다.
본 발명의 일 양태는, 제1 금속 살리사이드 막, 상기 제1 금속 살리사이드 막과 전기적으로 결합된 제1 제어 게이트 전극, 및 상기 제1 제어 게이트 전극에 인접하는 부동 게이트 전극을 포함하는 메모리 셀 트랜지스터로 구성되는 셀 어레이 영역; 제2 금속 살리사이드 막, 제1 소스 영역과 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배열된 제1 게이트 영역으로 이루어진 고 전압 트랜지스터를 포함하는 고 전압 회로 영역; 및 제3 금속 살리사이드 막, 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 소스 영역과 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배열되며 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 게이트 영역으로 만들어진 저 전압 트랜지스터를 포함하는 저 전압 회로 영역을 포함하는 비휘발성 반도체 메모리이다.
본 발명의 다른 양태는, 제1 금속 살리사이드 막, 상기 제1 금속 살리사이드 막과 전기적으로 결합된 제1 제어 게이트 전극, 절연막, 및 상기 절연막을 거쳐 상기 제1 제어 게이트 전극 상에 적층된 부동 게이트 전극으로 이루어지는 메모리 셀 트랜지스터로 구성되는 셀 어레이 영역; 제2 금속 살리사이드 막, 제1 소스 영역과 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배열되어 상기 제2 금속 살리사이드 막과 전기적으로 결합된 제1 게이트 영역으로 이루어지는 고 전압 트랜지스터를 포함하는 고 전압 회로 영역; 및 제3 금속 살리사이드 막, 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 소스 영역과 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배열되어 상기 금속 살리사이드 막과 전기적으로 결합된 제2 게이트 영역으로 이루어지는 저 전압 트랜지스터를 포함하는 저 전압 회로 영역을 포함하는 비휘발성 반도체 메모리이다.
본 발명의 여러 실시예를 첨부한 도면을 참조하여 이하 설명한다. 도면 전체에 걸쳐 유사하거나 동일한 참조 번호는 동일하거나 유사한 부분 및 소자에 적용되므로, 이 동일하거나 유사한 부분 및 소자에 대한 설명은 생략하거나 간략하게 한다는 점에 주지하기 바란다.
회로 블럭의 표시에 있어서 종래 일반적인 바와 같이, 여러 도면들은 한 그림에서 다른 그림으로 비율이 맞게 또는 임의의 그림 내에 들어가게 그려지는 것이 아니며, 특히 회로도는 도면의 이해를 용이하게 하기 위해 임의적으로 도안되었다는 것이 이해될 것이다.
이하 나타낸 실시예는 본 발명에 따른 기술적 개념을 용이하게 하는 데에 이용되는 장치와 방법을 예시한 것으로, 본 발명에 따른 기술적 개념을 이하 나타낸 것으로 제한하고자 하는 것이 아니다. 본 발명에 따른 이들 기술적 개념은 청구범위 내에 포함되는 각종 변형을 수용할 수 있다.
본 발명의 제1 내지 제4 실시예를 도면을 참조하면서 바로 설명한다. 첨부한 도면 전체에 걸쳐서 동일하거나 유사한 부호는 동일하거나 유사한 부분을 가리킨다. 그러나, 도면은 단지 개략적인 것으로 두께와 평면 치수 간의 관계와 각 층 두께 등의 비율은 실제 발명의 것과는 다르다는 점을 주지해야 한다. 따라서, 특정 두께와 치수는 다음의 설명을 고려하면서 결정되어야 할 것이다. 또한, 도면 간에 치수 및/또는 비율이 다른 부분들이 포함될 수도 있다.
부가하여, 이제 설명되는 제1 내지 제4 실시예는 본 발명의 기술적 개념을 이용하기 위한 장치 및 방법을 설명하고자 하는 것이지, 본 발명의 기술적 개념을 다음의 재료, 형상, 구조, 구성 등으로 제한하고자 하는 것은 아니다. 본 발명의 기술적 개념은 첨부한 청구범위의 영역 내에서 여러가지로 변형될 수 있다.
[제1 실시예]
본 발명은 저 전압 회로 영역의 강화 트랜지스터, 고 집적화 트랜지스터, 및 고 전압 회로 영역의 고 항복전압 트랜지스터를 동시에 실현하는 비휘발성 반도체 메모리를 제공한다.
본 발명에 따르면, 메모리 셀 어레이 영역의 주변 상에 배열되는 저 전압 회로 영역의 강화 트랜지스터, 고 집적화 트랜지스터, 및 동일한 메모리 셀 어레이 영역의 주변 상에 배열된 고 전압 회로 영역의 고 항복전압 트랜지스터를 동시에 실현할 수 있는 비휘발성 반도체 메모리를 제공한다.
[평면 패턴 블럭 구조]
도 1a는 본 발명의 제1 내지 제4 실시예에 따른 비휘발성 반도체 메모리의 개략적 평면도이다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 개략적 블럭 구조는 예를 들어 도 1a에 나타낸 바와 같이, 셀 어레이 영역(120), 고 전압 회로 영역(90), 저 전압 회로 영역(80), 및 그 외 회로 영역(100)을 포함한다. 그 외 회로 영역(100)은 반도체 칩(150) 상에 배열된 저 전압 회로, 고 전압 회로 및 저항 소자 영역이 혼합된 것이다. 각 고 전압 회로 영역(90)은 셀 어레이 영역(120)에 기입 전압 Vpgm 또는 소거 전압 Verase와 같이 전원 전압과 비교하여 비교적 고 전압인 펄스를 공급하기 위한 회로이다. 각 저 전압 회로 영역(80)은 CMOS와 같은 논리 회로로서, 전력 소모가 적고 비교적 고속에서 동작할 필요가 있는 회로 영역이다. 그 외 회로 영역(100)에는, 저 전압 회로 영역(80) 및 고 전압 회로 영역(90)에 특히 설정된 전압과는 다른, 기준 전압 등을 형성하는 데에 이용되는 저 전압 회로, 고 전압 회로 및 저항 소자 등의 회로가 배열되어 있다.
본 발명의 제1 실시예에 따른 비휘발성 반도체는 셀 어레이 영역(120), 고 전압 회로 영역(90), 저 전압 회로 영역(80) 및 그 외 회로 영역(100)의 상호접속 영역을 포함한다. 더욱, 셀 어레이 영역(120)은 기준 전압 등을 형성하는 데에 사용되는 그 외 회로 영역(100) 내의 저 전압 회로, 고 전압 회로, 및 저항 소자에 접속되어 있다.
도 1b는 본 발명의 제1 내지 제4 실시예에 따른 고 전압 회로 영역 및 저 전압 회로 영역을 포함하는 비휘발성 반도체 메모리의 블럭도의 일 예이다.
도 1b에 나타낸 바와 같이, 본 발명의 제1 내지 제4 실시예의 비휘발성 반도체 메모리는 메모리 셀 어레이(241)를 포함하는 반도체 칩(150)을 포함한다. 도 1a의 고 전압 회로 영역(90)은 예를 들어, 도 1b에 나타낸 바와 같이 Vpgm 생성 회로(41a), Vpass 생성 회로(41b), Vread 생성 회로(41c), 및 Vref 생성 회로(41d), 데이터 제어 라인 드라이버(242), 및 행 디코더(row decoder, 243)를 포함한다. 도 1a의 저 전압 회로 영역(80)은 도 1b에 나타낸 바와 같이, 감지 증폭기/데이터 래치(46) 및 열 디코더(column decoder, 48)를 포함한다. 통상, 고 전압 트랜지스터는 15V 이상의 동작 전압을 갖는 트랜지스터이고, 저 전압 트랜지스터는 15V 이하의 동작 전압을 갖는 트랜지스터이다.
도 1b에 나타낸 바와 같이, 비휘발성 반도체 메모리는 NAND, AND 또는 가상 접지형의 메모리 셀 어레이(241), 데이터 제어 라인 드라이버(242), 행 디코더(243), 어드레스 버퍼(47), 열 디코더(48), 감지 증폭기/데이터 래치(46), 데이터 I/O 버퍼(45), 기판 전압 제어 회로(42), 제어 회로(240), Vpgm 생성 회로(41a), Vpass 생성 회로(41b), Vread 생성 회로(41c), 및 Vref 생성 회로(41d)를 포함한다. 내부 I/O 선(290)은 데이터 I/O 버퍼(45)와 감지 증폭기/데이터 래치(46) 간을 연결하고 있다.
메모리 셀 어레이(241)는 나중에 설명하는 바와 같이, 매트릭스 형태의 메모리 셀 블럭을 어레이화하여 구성되는 것으로, 이들 각각에는 비휘발성 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터가 직렬이나 병렬로 접속되어 있다. 감지 증폭기/데이터 래치(46)는 메모리 셀 어레이(241)의 데이터 전달 라인 상의 데이터를 감지하거나, 기록 데이터를 래치하기 위해 제공된다. 감지 증폭기/데이터 래치(46)는 또한 데이터 래치로서 작용하는데, 예를 들어, 주로 플립-플롭 회로로 구성된다. 감지 증폭기/데이터 래치(46)는 데이터 I/O 버퍼(45)에 접속된다. 감지 증폭기/데이터 래치(46) 및 데이터 I/O 버퍼(45) 간의 접속은 열 디코더(48)의 출력에 기초하여 제어되고, 이것은 어드레스 버퍼(47)로부터 어드레스 신호를 수신한다. 이 접속에 의해, 외부 회로로부터 데이터 I/O 버퍼(45)로 전달되는 데이터가 제1 내부 I/O 라인(290)을 통해 메모리 셀 어레이(241)에 기록될 수 있다. 메모리 셀 어레이(241)에 저장된 데이터는 제1 내부 I/O 라인(290)을 통해 데이터 I/O 버퍼(45)로 판독될 수 있다. 메모리 셀 어레이(241)에서, 행 디코더(243)는 특히 메모리 셀 트랜지스터를 선택하고, 데이터 선택 라인 및 블럭 선택 라인을 제어하는 어드레스 선택 회로로 구성된다.
기판 전압 제어 회로(42)는 메모리 셀 어레이(241)가 형성되는 p형 반도체 기판이나 p형 웰 영역의 전압을 제어하고, 바람직하게는 소거 동안 10V 이상의 소거 전압으로 상승될 수 있다. 부가하여, Vpgm 생성 회로(41a)는 데이터가 메모리 셀 어레이(241)에서 선택된 메모리 셀 소자에 기록될 때 전원 전압보다 더 높은 레벨로 상승되는 기록 전압 Vpgm을 형성하도록 배치된다. Vpgm 생성 회로(41a)와 개별적으로, Vpass 생성 회로(41b) 및 Vread 생성 회로(41c)가 각각 데이터 기록 동안 비선택 메모리 셀에 공급된 데이터를 기록하기 위한 중간 전압 Vpass 및 데이터 판독 동안 비선택된 메모리 셀에 공급된 데이터를 판독하기 위한 중간 전압 Vread를 형성하도록 배치된다. Vpgm 생성 회로(41a), Vpass 생성 회로(41b) 및 Vread 생성 회로(41c)는 제어 회로(240)에 의해 제어되어 필요한 전압 출력이 기입, 소거 및 판독 상태 각각에서 데이터 제어 라인 드라이버(242)에 공급될 수 있게 한다.
기록 전압 Vpgm은 6V 내지 30V를 포함하는 범위이고, 기록 중간 전압 Vpass는 3V 내지 15V를 포함하는 범위에 있다. 판독 중간 전압 Vread는 1V 내지 9V를 포함하는 범위에 있다. NAND형 어레이의 경우, 바람직하게, 데이터 제어 라인 드라이버(242)에 인가된 전압은 충분한 판독 전류를 제공하여 판독 교란의 출현을 감소시키기 위해서 기록 임계값의 상한치보다 약 1V 정도 높다. 데이터 제어 라인 드라이버(242)는 행 디코더(243)의 출력에 따라서, 메모리 셀 소자의 제어 게이트 전극 또는 기록이나 판독을 필요로 하는 선택 게이트 트랜지스터의 게이트 전극에 전압 출력을 인가하는 스위치 회로이다
(장치 구조)
도 1 및 도 6에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리는 반도체 칩(150) 상에, 제1 금속 살리사이드 막(11), 제1 금속 살리사이드 막(11)과 전기적으로 결합된 제1 제어 게이트 전극(7), 및 제1 제어 게이트 전극(7)에 인접하는 부동 게이트 전극(4)을 포함하는 메모리 셀 트랜지스터(도 6d)로 구성되는 셀 어레이 영역(120)을 포함하고, 또한 고 전압 회로 영역(90 및 14)을 포함하는데 이들 각각은 제2 금속 살리사이드 막(11), 제1 소스/드레인 영역(24, 25, 26 및 27) 및 제1 소스/드레인 영역(24, 25, 26 및 27) 사이에 배열된 제1 게이트 영역(74 및 73)으로 구성되는 고 전압 트랜지스터(도 6b)를 포함한다. 또한 저 전압 회로 영역(80 및 13)이 제공되는데, 이들 각각은 제3 금속 살리사이드 막(11), 제3 금속 살리사이드 막(11)과 전기적으로 결합된 제2 소스/드레인 영역(20, 21, 22 및 23) 및 제2 소스/드레인 영역(20, 21, 22 및 23) 사이에 배열되어 제3 금속 살리사이드 막(11)과 전기적으로 결합된 제2 게이트 영역(72 및 71)으로 구성되는 저 전압 트랜지스터(도 6a)를 포함한다.
도 2 내지 도 6에서, 도 2a 내지 도 6a는 저 전압 회로 영역(80)의 개략적 장치 단면도를 나타낸다. 도 2b 내지 도 6b는 고 전압 회로 영역(90)의 개략 장치 단면도를 나타낸다. 도 2c 내지 도 6c는 도 2a 내지 도 6a 및 도 2b 내지 도 6b에 대응하는 개략적 장치 패턴의 평면도를 나타낸다. 도 2d 내지 도 6d는 대응하는 셀 어레이 영역(120)의 개략적 장치 단면도를 나타낸다.
도 7a 내지 도 9a는 저 전압 회로 영역(80)의 트랜지스터의 개략 단면도이다. 도 7b 내지 도 9b는 고 전압 회로 영역(90)의 트랜지스터의 개략 단면도이다. 도 7c 내지 도 9c는 각각 대응하는 개략 장치 패턴의 평면도이다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리에서, 메모리 셀 트랜지스터는 적층형 게이트 구조를 갖지만; 저 전압 회로 영역(80)과 고 전압 회로 영역(90)의 트랜지스터 각각은 단일층의 게이트 구조를 갖는다.
(메모리 셀 트랜지스터 구조)
도 2d 내지 도 6d에서 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리는 부동 게이트 전극을 제공하는 제1 전극막(4), 제1 내지 제6 절연막이 이후에 설명되는 바와 같이, 층간 절연막이 되는 게이트 산화물이나 제7 절연막(12), 및 제1 제어 게이트 전극을 제공하는 제2 전극막(7)으로 구성된 적층형 게이트 구조를 기본 구조로 갖는다. 제1 금속 살리사이드 막(11)은 제2 전극막(7) 상에 형성되어 이와 전기적으로 결합되어 있다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 메모리 셀 트랜지스터의 상세 구조는 도 2d 내지 도 6d에서 나타낸 바와 같이, 예를 들어, 반도체 기판(1), 반도체 기판(1)에 형성된 n웰 영역(19)과 p웰 영역(17), 터널 절연막을 제공하는 제1 절연막(2), 제1 절연막(2) 상에 배열된 제1 전극막(4), 제7 절연막(12), 제2 전극막(7), 적층형 게이트 구조의 측벽 상에 배열된 제4 절연막(8), 및 제2 전극막(7)의 상단부와 전기적으로 결합된 금속 살리사이드 막(11)을 포함한다. 제2 전극막(7)은 워드 라인에 대응하고, 금속 살리사이드 막(11)은 워드 라인으로 이용된다. 도 2d 내지 도 6d에서, 메모리 셀 트랜지스터의 소스/드레인 영역과 장치 이격 영역 등에 대한 설명은 생략하는 것에 유의해야 한다.
(저 전압 회로 영역의 트랜지스터 구조)
저 전압 회로 영역(80)은 예를 들어, 도 2a 내지 도 9a에서 나타낸 바와 같이, 반도체 기판(1)에 형성된 p웰 영역(160) 및 n웰 영역(18), p웰 영역(16) 내에 형성된 nMOS 트랜지스터, 및 n웰 영역(18) 내에 형성된 pMOS 트랜지스터를 포함한다. 더욱, 도 2a 내지 도 9a에 나타낸 저 전압 회로 영역(13)에 대응하는 p웰 영역(16) 및 n웰 영역(18)은 도 2c 내지 도 9c에서 나타낸 평면도의 레이아웃 패턴으로 배열되어 있다. nMOS 형성 영역(30)은 저 전압 회로 영역(13)에 대응하는 p웰 영역(16)에 배열되고, pMOS 형성 영역(40)은 n웰 영역(18)에 배열되어 있다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리에서의 저 전압 회로 영역(80 및 13)의 트랜지스터 구조는 도 6a 내지 도 9a에 나타낸 바와 같이, nMOS 트랜지스터의 제2 소스/드레인 영역(20 및 21), 제2 소스/드레인 영역(20 및 21) 간에 배열된 제1 게이트 영역(72), pMOS 트랜지스터의 제2 소스/드레인 영역(22 및 23), 제2 소스/드레인 영역(22 및 23) 사이에 배열된 제2 게이트 영역(71), 및 제2 소스/드레인 영역(20, 21, 22 및 23) 및 제2 게이트 영역(72 및 71) 각각과 전기적으로 결합된 제3 금속 살리사이드 막(11)을 포함한다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 저 전압 회로 영역(13)의 nMOS 트랜지스터에 대한 상세 구조는 도 6a 내지 도 9a에서 나타낸 바와 같이, 예를 들어, 반도체 기판(1), 장치 이격 영역(3), 반도체 기판(1)에 형성된 p웰 영역(16), 게이트 절연막이 되는 제3 절연막(6), 제3 절연막(6) 상에 배열된 제2 게이트 영역이 되는 n+ 폴리실리콘 게이트 전극(72), 제2 소스/드레인 영역이 되는 n+ 소스/드레인 영역(20 및 21), n+ 소스/드레인 영역(20 및 21)에 인접하여 배열된 전계 완화층으로 작용하는 n- 층(28), n+ 폴리실리콘 게이트 전극(72)의 측벽 상에 배열된 제4 절연막(8), 및 n+ 소스/드레인 영역(20 및 21) 및 이와 전기적으로 결합된 n+ 폴리실리콘 게이트 전극(72) 상에 배열된 제3 금속 살리사이드 막(11)을 포함한다.
유사하게, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 저 전압 회로 영역(13)의 pMOS 트랜지스터에 대한 상세 구조는 도 6a 내지 도 9a에서 나타낸 바와 같이, 예를 들어, 반도체 기판(1), 장치 이격 영역(3), 반도체 기판(1)에 형성된 n웰 영역(18), 게이트 절연막이 되는 제3 절연막(6), 제3 절연막(6) 상에 배열된 제2 게이트 영역이 되는 p+ 폴리실리콘 게이트 전극(71), 제2 소스/드레인 영역이 되는 p+ 소스/드레인 영역(22 및 23), p+ 소스/드레인 영역(22 및 23)에 인접하여 배열된 전계 완화층으로 작용하는 p- 층(29), p+ 폴리실리콘 게이트 전극(71)의 측벽 상에 배열된 제4 절연막(8), 및 p+ 소스/드레인 영역(22 및 23) 및 이와 전기적으로 결합된 p+ 폴리실리콘 게이트 전극(71) 상에 배열된 제3 금속 살리사이드 막(11)을 포함한다.
(고 전압 회로 영역의 트랜지스터 구조)
고 전압 회로 영역(90)은 도 2b 내지 도 9b에서 나타낸 바와 같이, 예를 들어, 반도체 기판(1)에 형성된 p웰 영역(16) 및 n웰 영역(18), p웰 영역(16) 내에 형성된 nMOS 트랜지스터, 및 n웰 영역(18) 내에 형성된 pMOS 트랜지스터를 포함한다. 더욱, 도 2b 내지 도 9b에서 나타낸 고 전압 회로 영역(14)에 대응하는 p웰 영역(16) 및 n웰 영역(18)은 도 2c 내지 도 9c에 나타낸 평면도의 레이아웃 패턴으로 배열되어 있다. nMOS 형성 영역(50)은 고 전압 회로 영역(14)에 대응하는 p웰 영역(16)에 배열되고, pMOS 형성 영역(60)은 n웰 영역(18)에 배열되어 있다.
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(90 및 14)의 트랜지스터 구조는 도 6b 내지 도 9b에 나타낸 바와 같이, nMOS 트랜지스터의 제1 소스/드레인 영역(24 및 25), 제1 소스/드레인 영역(24 및 25) 사이에 배열된 제1 게이트 영역(74), pMOS 트랜지스터의 제1 소스/드레인 영역(26 및 27), 제1 소스/드레인 영역(26 및 27) 사이에 배열된 제1 게이트 영역(73), 및 제1 소스/드레인 영역(24, 25, 26 및 27) 및 제1 게이트 영역(74 및 73) 모두를 전기적으로 절연시키거나, 이들 중 일부와 전기적으로 결합되는 제2 금속 살리사이드 막(11)을 포함한다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리에서의 고 전압 회로 영역(90 및 14)의 트랜지스터 구조는, nMOS 트랜지스터와 pMOS 트랜지스터의 제1 소스/드레인 영역(24, 25, 26 및 27) 및 제1 게이트 영역(74 및 73)이 도 6b에서 나타낸 바와 같이, 제2 금속 살리사이드 막(11)으로부터 전기적으로 절연되거나 이와 전기적으로 결합된 구조로 되어 있다.
다르게, 도 7b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터와 pMOS 트랜지스터의 제1 게이트 영역(74 및 73) 모두와 전기적으로 결합되는 구조를 갖고 있다.
또 다르게는, 도 8b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스/드레인 영역(24, 25, 26 및 27) 모두와 전기적으로 결합되는 구조를 갖는다.
또 다르게, 도 9b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터 및 pMOS 트랜지스터의 소스/드레인 영역(24, 25, 26 및 27) 및 제1 게이트 영역(74 및 73) 모두와 전기적으로 결합되는 구조를 갖는다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 nMOS 트랜지스터의 상세 구조는 도 6b에서 나타낸 바와 같이, 예를 들어, 반도체 기판(1), 장치 이격 영역(3), 제1 반도체 기판(1)에 형성된 p웰 영역(16), 게이트 절연막이 되는 제2 절연막(5), 제2 절연막(5) 상에 배열되는 제1 게이트 영역이 되는 n+ 폴리실리콘 게이트 전극(74), 제1 소스/드레인 영역을 제공하는 n+ 소스/드레인 영역(24 및 25), n+ 소스/드레인 영역(24 및 25)에 인접하여 배열되어 전계 완화층으로 작용하는 n- 층(28), n+ 폴리실리콘 게이트 전극(74)의 측벽 상에 배열된 제4 절연막(80), 및 n+ 소스/드레인 영역(24 및 25) 및 n+ 폴리실리콘 게이트 전극(74) 상에 피착된 제5 절연막(9) 및 제6 절연막(10)을 포함한다. 제5 절연막(9) 및 제6 절연막(10)은 단일의 절연막으로 형성될 수 있다는 것을 유의한다. 다르게는, 도 7b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터의 n+ 폴리실리콘 게이트 전극(74)과 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 8b에서 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터의 n+ 소스/드레인 영역(24 및 25)과 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 9b에서 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터의 n+ 소스/드레인 영역(24 및 25) 및 n+ 폴리실리콘 게이트 전극(74) 모두와 전기적으로 결합되는 구조를 갖는다.
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 pMOS 트랜지스터의 상세 구조는 도 6b에 나타낸 바와 같이, 예를 들어, 반도체 기판(1), 장치 이격 영역(3), 제1 반도체 기판(1)에 형성된 n웰 영역(18), 게이트 절연막이 되는 제2 절연막(5), 제2 절연막(5) 상에 배열되어 제1 게이트 영역을 제공하는 p+ 폴리실리콘 게이트 전극(73), 제1 소스/드레인 영역을 제공하는 p+ 소스/드레인 영역(26 및 27), p+ 소스/드레인 영역(26 및 27)에 인접하여 배열되어 전계 완화층으로 작용하는 p- 층(29), p+ 폴리실리콘 게이트 전극(73)의 측벽 상에 배열된 제4 절연막(8), 및 p+ 소스/드레인 영역(26 및 27) 및 p+ 폴리실리콘 게이트 전극(73) 상에 피착된 제5 절연막(9) 및 제6 절연막(10)을 포함한다. 제5 절연막(9)과 제6 절연막(10)은 단일의 절연막으로 형성될 수 있음을 유의한다. 다르게는, 도 7b에 나타낸 바와 같이, 비휘발성 반도체 메모리에서의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 pMOS 트랜지스터의 p+ 폴리실리콘 게이트 전극(73)과 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 8b에서 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 pMOS 트랜지스터의 p+ 소스/드레인 영역(26 및 27)과 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 9b에서 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(14)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 pMOS 트랜지스터의 p+ 소스/드레인 영역(26 및 27) 및 p+ 폴리실리콘 게이트 전극(73) 모두와 전기적으로 결합되는 구조를 갖는다.
(제조 방법)
본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 제조 방법을 도 2 내지 도 9를 이용하여 기술한다. 이 방법의 단계들은 이하 임의의 순서대로 기술된다. 그러나, 모든 단계들이 기재한 순서로 실행되는 것에만 제한되는 것은 아니다.
저 전압 회로 영역(13)과 고 전압 회로 영역(14) 각각의 트랜지스터의 장치 이격 영역(3)이 메모리 셀 트랜지스터의 부동 게이트 재료가 되는 제1 전극막(4)을 피착한 후에 바로 형성된 구조를 도 2a 내지 도 2d에서 나타내었다.
다음에, 리소그래피 및 에칭 기술을 이용하여, 고 전압 회로 영역(14)에서는 메모리 셀 트랜지스터 층간 절연막이 되는 제7 절연막(12), 메모리 셀 트랜지스터 부동 게이트 전극 재료가 되는 제1 전극막(4), 메모리 셀 트랜지스터 터널 산화물 막이 되는 제1 절연막(2)을 제거한 후에, 고 전압 회로 영역(14)의 트랜지스터 게이트 산화물이 되는 제2 절연막(5)이 형성되고; 저 전압 회로 영역(13)에서는, 제7 절연막(12)을 제거한 후에, 저 전압 회로 영역(13)의 트랜지스터 게이트 산화물이 되는 제1 전극막(4) 및 제1 절연막(2)이 형성된다(도 3a 내지 도 3d).
다음에, 셀 어레이 영역(120)에서 메모리 셀 트랜지스터 제어 게이트가 되는 제2 전극막(7), 및 저 전압 주변 회로 영역(13)의 트랜지스터 게이트 전극과 고 전압 주변 회로 영역(14)의 트랜지스터 게이트 전극이 일단 피착되면, 다음에 리소그래피 및 에칭 기술을 이용하여 제2 전극막(7)이 형성되게 된다(도 4a 내지 도 4d).
이어서, 제4 절연막(8)이 피착되고, 에칭 기술을 선택적으로 이용하여 저 전압 회로 영역(13)과 고 전압 회로 영역(14)의 트랜지스터의 게이트 측벽 구조가 형성되게 되고, 제5 절연막(9)이 전체에 걸쳐 피착되어 도 5a 내지 도 5d의 구조가 형성되게 된다.
제4 절연막(8) 및 제5 절연막(9)은 제1 전극막(4) 및 제2 전극막(7)에 비해 상대적으로 충분한 에칭 선택성을 제공하는 것이고, 제4 절연막(8)은 이후에 기재되는 금속 살리사이드 막(11)을 형성할 때에 얻어지는 게이트 측벽 상의 살리사이드 제어막이 된다. 더욱. 제5 절연막(9)은 제4 절연막(8)에 비해 상대적으로 충분한 선택성을 가능하게 하는 절연막인 것이 바람직하다. 더구나, 제2 전극막(7)은 확산층에 대한 것과 동일한 불순물로 주입되므로 p+ 폴리실리콘 게이트 전극(71 및 73)이 pMOS 트랜지스터에 대해 형성되고, n+ 폴리실리콘 게이트 전극(72 및 74)이 nMOS 트랜지스터에 대해 형성되게 한다.
다음에, 금속 살리사이드 제어막이 되는 제6 절연막(10)이 피착되고, 다음에 저 전압 회로 영역(13)의 제5 절연막(9) 및 제6 절연막(10)이 리소그래피 및 에칭 기술을 이용하여 제거되게 된다. 이어서, 금속 살리사이드 처리를 거쳐, 제2 전극막(71 및 72)이 저 전압 회로 영역(13)에 형성되고, 금속 살리사이드 막(11)이 n+ 소스/드레인 영역(20 및 21) 및 p+ 소스/드레인 영역(22 및 23) 등의 확산층 상에 형성된다(도 6a 내지 도 6d).
코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 플래티늄(Pt), 몰리브뎀(Mo), 텅스텐(W), 또는 팔라듐(Pd) 등의 살리사이드 재료가 금속 살리사이드 막을 형성하기 위한 재료로 이용될 수 있다.
금속 살리사이드 막(11)은 제5 절연막(9) 및 제6 절연막(10)에 의해 피복되는 고 전압 회로 영역(14)에는 형성되지 않는다는 것에 유의해야 한다(도 6b). 제6 절연막(10)은 제5 절연막(90)에 비해 상대적으로 충분한 선택성을 제공하는 절연막인 것이 바람직하다.
도 6의 구조로 설명한 리소그래픽 패터닝에 따라서, 금속 살리사이드 막(11)은 고 전압 회로 영역(14)의 제2 전극막(73 및 74) 상에만(도 7), n+ 소스/드레인 영역(20, 21, 24 및 25) 및 p+ 소스/드레인 영역(22, 23, 26 및 27)의 일부에만(도 8), 또는 p+ 폴리실리콘 게이트 전극(71 및 73)과 n+ 폴리실리콘 게이트 전극(72 및 74) 및 n+ 소스/드레인 영역(20, 21, 24 및 25)과 p+ 소스/드레인 영역(22, 23, 26 및 27)의 일부에(도 9) 형성될 수 있다는 것에 유의해야 한다.
도 6b 내지 도 9b의 고 전압 회로 영역(14)의 구조는 고 전압 회로 영역(14)의 트랜지스터의 내전압에 기초하여 결정된다. 그 후, 이 구조는 통상의 접점 형성 처리와 상호접속 형성 처리를 거친다.
더욱, 도 5d에 나타낸 셀 어레이 영역의 셀 영역에서는, 제4 절연막(8)이 제2 전극막(7, 워드 라인) 사이에 충전되어 있어 셀 영역의 제5 절연막(9)과 제6 절연막(10)이 도 6d에서 나타낸 바와 같이 제거될 수 있으며, 금속 살리사이드 막(11)이 제2 전극막(7) 상에만 선택적으로 형성될 수 있게 된다.
더구나, 리소그래픽 패터닝에 따라서, 도 6a 내지 도 9a에 나타낸 바와 같이 저 전압 회로 영역(13)의 트랜지스터 상에 금속 살리사이드 막(11)을 형성한 구조에다가, 셀 영역에서는 제2 전극막(7, 워드 라인) 상에만 금속 살리사이드 막(11)을 형성할 수 있어, 저저항의 제2 전극막(7, 워드 라인)에 특수한 구조의 구현이 가능하다.
본 발명의 제1 실시예에 따른 상기 비휘발성 반도체 메모리 및 이의 제조 방법은 저 전압 회로 영역(13)에서는 성능 강화 트랜지스터를 제공함과 동시에 고 전압 회로 영역(14)에서는 고집적화된 고 항복전압 트랜지스터의 제공을 가능하게 한다.
[제2 실시예]
(평면 패턴 블럭 구조)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 개략적 블럭도를 도 1에 나타낸 바와 같이, 예를 들어 반도체 칩(150) 상에 배열된 셀 어레이 영역(120), 고 전압 회로 영역(90), 저 전압 회로 영역(80), 및 저 전압 회로, 고 전압 회로 및 저항 소자 영역의 혼합인 그 외 회로 영역(100)을 포함한다. 다음의 상세 구성은 제1 실시예와 동일하므로, 이에 대한 설명은 생략한다.
(장치 구조)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리는 도 10 내지 도 14에 나타낸 바와 같이 셀 어레이 영역(120) 및 고 전압 주변 회로 영역(90)을 형성한 후에 STI 등의 장치 이격 영역(3)을 형성하고, 후속 제조 처리에 의해 저 전압 주변 회로 영역(80)을 형성하여 제조되게 된다.
도 10 내지 도 14에서, 도 10a 내지 14a는 저 전압 회로 영역(80)의 개략적 장치 단면 구성을 나타내고, 도 10b 내지 도 14b는 고 전압 회로 영역(90)의 개략적 장치 단면 구성을 나타내고, 도 10c 내지 도 14c는 셀 어레이 영역(120)의 개략적 장치 단면 구성을 나타낸다.
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리에서는, 메모리 셀 트랜지스터 및 고 전압 회로(90)의 트랜지스터 모두는 적층형 게이트 구조를 가지며, 그러나 저 전압 회로 영역의 트랜지스터는 단일층의 게이트 구조를 갖는다.
(메모리 셀 트랜지스터 구조)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 메모리 셀 트랜지스터는, 도 10c 내지 도 14c에서 나타낸 바와 같이, 부동 게이트 전극이 되는 제1 전극막(4), 층간 절연막이 되는 제7 절연막(12), 및 제1 제어 게이트 전극이 되는 제2 전극막(7)으로 구성된 적층형 게이트 구조를 기본 구조로 가지며, 여기에서 제1 금속 살리사이드 막(11)은 제2 전극막(7)과 전기적으로 결합되어 있다. 각 부분의 구조는 제1 실시예의 메모리 셀 트랜지스터의 것과 동일하므로, 이에 대한 설명은 생략한다.
(저 전압 회로 영역의 트랜지스터 구조)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 저 전압 회로 영역(80)의 트랜지스터 구조는 도 10a 내지 도 14a에서 나타낸 바와 같이, 제3 금속 살리사이드 막(11)이 nMOS 트랜지스터와 pMOS 트랜지스터의 제1 소스/드레인 영역(20, 21, 22, 및 23) 및 제1 게이트 영역(72 및 71) 모두와 전기적으로 결합되게 구성된 구조이다. 각 부분의 구조는 제1 실시예의 저 전압 회로 영역의 트랜지스터 구조와 동일하므로, 이에 대한 설명은 생략한다.
(고 전압 회로 영역의 트랜지스터 구조)
고 전압 회로 영역(90)은 도 10b 내지 도 14b에서 나타낸 바와 같이, 예를 들어 반도체 기판에 형성된 p웰 영역(16) 및 n웰 영역(18), p웰 영역(16) 내에 형성된 nMOS 트랜지스터, 및 n웰 영역(18) 내에 형성된 pMOS 트랜지스터를 포함한다.
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 도 14b에 나타낸 바와 같이 nMOS 트랜지스터 및 pMOS 트랜지스터의 게이트 구조를 갖는다. 다시 말해, 이 게이트 구조는 메모리 셀 트랜지스터 구조의 것과 동일한 적층형 게이트 구조이다. 적층형 게이트 구조는 제1 게이트 영역이 되는 제1 전극막(4), 및 제1 전극막(4)과 결합된 제2 제어 게이트 전극이 되는 제2 전극막(74 및 73)으로 이루어지는 적층 구조로 이루어진다. nMOS 트랜지스터와 pMOS 트랜지스터의 각 게이트 전극을 적층 구조로 구현하기 위해서, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 제2 전극막(74 및 73)이 제1 전극막(4) 상에 피착된 제7 절연막(12)의 개구부에서 제1 전극막(4)과 전기적으로 결합되어 있는 구조를 갖는다. 제7 절연막(12)을 게이트 영역에서 완전히 제거하여 완전한 적층형 구조를 형성할 수 있다.
도 6b의 구조에서와 같이, 도 14b에 나타낸 구조는 제2 전극막(74 및 73)이 제2 금속 살리사이드 막(11)과 전기적으로 절연되거나 이와 전기적으로 결합되지 않는 구조를 갖는다. 다르게, 도 7b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터와 pMOS 트랜지스터의 제2 전극막(74 및 73) 양측과 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 8b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터의 제1 소스/드레인 영역(24 및 25) 및 pMOS 트랜지스터의 제1 소스/드레인 영역(26 및 27)의 일부와 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 9b에서 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터의 제1 소스/드레인 영역(24 및 25), pMOS 트랜지스터의 제1 소스/드레인 영역(26 및 27), 및 제2 전극막(74 및 73) 모두와 전기적으로 결합되는 구조를 갖는다.
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역의 nMOS 트랜지스터에 대한 상세 구조는 예를 들어, 도 14b에서 나타낸 바와 같이, 반도체 기판, 장치 이격 영역(3), 반도체 기판(1)에 형성된 p웰 영역(16), 게이트 절연막이 되는 제2 절연막(5), 제2 절연막(5) 상에 배열되는 제1 전극막(4), 제1 전극막(4) 상에 피착된 제7 절연막(12), 제7 절연막(12)과 그 내에 형성된 개구를 통해 전기적으로 결합된 n+ 폴리실리콘 게이트 전극(74), n+ 소스/드레인 영역(24 및 25), n+ 소스/드레인 영역(24 및 25)에 인접하여 배열되어 전계 완화층으로 작용하는 n- 층(28), 제1 전극막(4)과 n+ 폴리실리콘 게이트 전극(74)으로 이루어진 적층형 게이트 구조의 측벽 상에 배열된 제4 절연막(8), 및 n+ 소스/드레인 영역(24 및 25) 및 n+ 폴리실리콘 게이트 전극(74) 상에 피착된 제5 절연막(9) 및 제6 절연막(10)을 포함한다. 제5 절연막(9) 및 제6 절연막(10)은 단일의 절연막으로 형성될 수 있다는 것을 유의한다. 다르게, 도 7b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 금속 살리사이드 막(11)이 nMOS 트랜지스터의 n+ 폴리실리콘 게이트 전극(74)과 전기적으로 결합되는 구조를 갖는다. 다르게, 도 8b에 나타낸 바와 같이, 비휘발성 반도체 메모리에서 고 전압 회로 영역(90)의 트랜지스터 구조는 금속 살리사이드 막(11)이 nMOS 트랜지스터의 n+ 소스/드레인 영역(24 및 25)의 일부와 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 9b에서 나타낸 바와 같이, 비휘발성 반도체 메모리에서 고 전압 회로 영역(90)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 nMOS 트랜지스터의 n+ 폴리실리콘 게이트 전극(74) 및 n+ 소스/드레인 영역(24 및 25)의 일부와 전기적으로 결합되는 구조를 갖는다.
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 pMOS 트랜지스터에 대한 상세 구조는 예를 들어, 도 14b에서 나타낸 바와 같이, 반도체 기판(1), 장치 이격 영역(3), 반도체 기판(1)에 형성된 p웰 영역(18), 게이트 절연막이 되는 제2 절연막(5), 제2 절연막(5) 상에 배열된 제1 전극막(4), 제1 전극막(4) 상에 피착된 제7 절연막(12), 제7 절연막(12)과 그 내부에 형성된 개구를 통해 전기적으로 결합된 p+ 폴리실리콘 게이트 전극(73), p+ 소스/드레인 영역(26 및 27), p+ 소스/드레인 영역(26 및 27)에 인접하여 배열되어 전계 완화층으로 작용하는 p- 층(29), 제1 전극막(4)과 p+ 폴리실리콘 게이트 전극(73)으로 만들어진 적층형 게이트 구조의 측벽에 배열된 제4 절연막(8), 및 p+ 소스/드레인 영역(26 및 27) 및 p+ 폴리실리콘 게이트 전극(73) 상에 피착된 제5 절연막(9) 및 제6 절연막(10)을 포함한다. 제5 절연막(9) 및 제6 절연막(10)은 단일의 절연막으로 형성될 수도 있음을 유의한다. 다르게, 도 7b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 금속 살리사이드 막(11)이 pMOS 트랜지스터의 p+ 폴리실리콘 게이트 전극(73)과 전기적으로 결합되는 구조를 갖는다. 또한 다르게, 도 8b에 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 금속 살리사이드 막(11)이 pMOS 트랜지스터의 p+ 소스/드레인 영역(26 및 27)의 일부와 전기적으로 결합되는 구조를 갖는다. 또 다르게는, 도 9b에서 나타낸 바와 같이, 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 제2 금속 살리사이드 막(11)이 pMOS 트랜지스터의 p+ 소스/드레인 영역(26 및 27) 모두와 p+ 폴리실리콘 게이트 전극(73)과 전기적으로 결합되는 구조를 갖는다.
(제조 방법)
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 제조 방법을 도 10 내지 도 14를 이용하여 기재한다. 이 처리의 단계를 임의의 순서대로 이하 기재한다. 그러나, 모든 단계들이 기재된 순서로 실행되는 것에만 제한되는 것은 아니다.
도 10a 내지 도 10c는 형성되어 고 전압 회로 영역(90)의 트랜지스터에 대한 게이트 절연막이 되는 제2 절연막(5), 셀 어레이 영역(120)의 메모리 셀 트랜지스터의 터널 산화물 막으로 형성되는 제1 절연막(2), 및 동시에 저 전압 회로 영역(80)에 형성되는 트랜지스터를 갖는 구조를 나타내고 있다.
다음에, 메모리 셀 트랜지스터의 부동 게이트가 되는 제1 전극막(4)이 일단 피착되면, 장치 이격 영역(3)이 형성되고, 메모리 셀 트랜지스터의 층간 절연막이 되는 제7 절연막(12)이 피착된다. 이어서, 도 2 및 도 3에서와 같이, 저 전압 회로 영역(80)에서는, 제7 절연막(12), 제1 전극막(4) 및 제1 절연막(2)이 리소그래피와 에칭 기술을 이용하여 제거되어, 저 전압 회로 영역(80)의 트랜지스터 게이트 산화물이 되는 제3 절연막(6)을 형성하게 된다.
다음에, 고 전압 회로 영역(90)에서는, 도 13에서 나타낸 단계에서 형성된 메모리 셀 트랜지스터의 제어 게이트를, 고 전압 주변 회로 영역(90)과 저 전압 주변 회로 영역(80)의 트랜지스터 게이트 전극이 되는 제2 전극막(7)과 제1 전극막(4)에 전기적으로 접속하기 위해서, 제7 절연막(12)의 일부나 모두가 고 전압 회로 영역(90)의 트랜지스터의 게이트 영역으로부터 제거되게 된다(도 12a 내지 도 12c).
다음에 제2 전극막(7)을 피착하여 도 4에서와 동일한 방법으로 제2 전극막(7)을 형성하게 된다(도 13a 내지 도 13c).
이어서, 도 5 내지 도 9에서와 같이, 금속 살리사이드 막(11)이 선택적으로 형성된다(도 14는 도 6과 동일한 구조를 가짐).
부가하여, 이 때 저 전압 회로 영역(80)의 트랜지스터의 제2 전극막(71 및 72)이 확산층의 것과 동일한 불순물로 주입되므로 p+ 폴리실리콘 게이트 전극(71)이 p형 트랜지스터에 형성되고 n+ 폴리실리콘 게이트 전극(72)이 n형 트랜지스터에 형성되게 된다. 고 전압 회로 영역(90)의 트랜지스터 게이트 전극이 되는 p+ 폴리실리콘 게이트 전극(73) 및 n+ 폴리실리콘 게이트 전극(74)이 부동 게이트 전극 재료(n형, 4)에 전기적으로 접속되게 되므로, p형과 n형 불순물의 혼합물이 p형 트랜지스터에 놓이게 된다. 그러나, 후속의 열 처리를 통해, 두 불순물이 충분히 확산되게 되고, 부동 게이트 전극 재료(4)와 p+ 폴리실리콘 게이트 전극(73)의 체적 비로 인해, p형 게이트가 마지막으로 형성되게 된다.
n형 트랜지스터에 있어서는, n형 게이트가 저 전압 회로 영역(80)의 트랜지스터에서와 같이 마지막으로 형성되게 된다. 더욱, 본 발명의 제1 실시예에서는 도 6d로 설명한 바와 같이, 셀 영역의 제2 전극막(7)(워드선) 상에만 금속 살리사이드 막(11)을 형성하는 것이 가능하다.
본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 상기 제조 처리에 의하면 저 전압 회로 영역(80)에서는 강화형 트랜지스터를 그리고 고 전압 회로 영역(90)에서는 고집적화된 고 항복전압 트랜지스터를 동시에 실현할 수가 있다.
[제3 실시예]
(평면 패턴 블럭 구조)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 개략적 블럭도는 예를 들어, 도 1에 나타낸 바와 같이, 셀 어레이 영역(120), 고 전압 회로 영역(90), 저 전압 회로 영역(80), 및 반도체 칩(150) 상에 배열된 저 전압 회로, 고 전압 회로 및 저항 소자 영역의 혼합물인 그 외 회로 영역(100)을 포함한다. 다음의 상세 구성은 제1 실시예의 것과 동일하므로, 이에 대한 설명은 생략한다.
(장치 구조)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리는 도 15 내지 도 17에서 나타낸 바와 같이, STI 등의 장치 이격 영역(3)의 형성 이전에 셀 어레이 영역(120), 및 고 전압 주변 회로 영역(90)과 저 전압 주변 회로 영역(80)을 형성하여 제조되게 된다. 도 15 내지 도 17에서는, 도 15a 내지 도 17a가 저 전압 회로 영역(80)의 개략적 장치 단면 구성을 나타내고, 도 15b 내지 도 17b가 고 전압 회로 영역(90)의 개략적 장치 단면 구성을 나타내고, 도 15c 및 도 17c가 셀 어레이 영역(120)의 개략적 장치 단면 구성을 나타낸다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리에서는, 메모리 셀 트랜지스터 및 고 전압 회로 영역(90)과 저 전압 회로 영역(80)의 트랜지스터 모두는 적층형 게이트 구조를 갖는다.
(메모리 셀 트랜지스터 구조)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 메모리 셀 트랜지스터는 도 15a 내지 도 17c에서 나타낸 바와 같이, 적층형 게이트 구조가 부동 게이트 전극이 되는 제1 전극막(4), 층간 절연막이 되는 제7 절연막(12), 및 제1 제어 게이트 전극이 되는 제2 전극막(7)으로 구성된 기본 구조로 되어 있으며, 여기에서 제1 금속 살리사이드 막(11)은 제2 전극막(7)과 전기적으로 결합되어 있다. 각 부분의 구조는 제1 및 제2 실시예의 메모리 셀 트랜지스터의 것과 동일하므로, 이에 대한 설명은 생략한다.
(저 전압 회로 영역의 트랜지스터 구조)
저 전압 회로 영역(80)은 예를 들어, 도 15a 내지 도 17a에서 나타낸 바와 같이, 반도체 기판(1)에 형성된 p웰 영역(16) 및 n웰 영역(18), p웰 영역(16) 내에 형성된 nMOS 트랜지스터, 및 n웰 영역(18) 내에 형성된 pMOS 트랜지스터를 포함한다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 저 전압 회로 영역(80)의 트랜지스터는 도 17a에서 나타낸 바와 같이, nMOS 트랜지스터와 pMOS 트랜지스터의 게이트 구조를 갖는다. 다시 말해, 이 게이트 구조는 메모리 셀 트랜지스터 구조의 것과 동일한 적층형 게이트 구조이다. 이 적층형 게이트 구조는 제2 게이트 영역이 되는 제1 전극막(4), 및 제1 전극막(4)과 접촉하는 제3 제어 게이트 전극이 되는 제2 전극막(72 및 71)으로 이루어지는 적층 구조이다. nMOS 트랜지스터와 pMOS 트랜지스터의 각 게이트 구조를 적층형 구조로 실현하기 위해서, 제2 전극막(72 및 71)을 제1 전극막(4) 상에 피착된 제7 절연막(12)의 개구부에서 제1 전극막(4)과 전기적으로 결합하게 한다. 제7 절연막(12)을 게이트 영역에서 완전히 제거하여 완전한 적층형 구조를 형성할 수 있다는 것을 유의한다.
도 6a 또는 도 14a에서 나타낸 구조에서와 같이, 도 17a에 나타낸 구조는 금속 살리사이드 막(11)이 nMOS 트랜지스터와 pMOS 트랜지스터의 소스/드레인 영역(20, 21, 22 및 23) 모두와 제2 게이트 영역(72 및 71)에 전기적으로 결합된 구조이다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 저 전압 회로 영역(80)의 nMOS 트랜지스터에 대한 상세 구조는 예를 들어, 도 17a에서 나타낸 바와 같이, 반도체 기판(1), 장치 이격 영역(3), 반도체 기판(1)에 형성된 p웰 영역(16), 게이트 절연막이 되는 제3 절연막(6), 제3 절연막(6) 상에 배열된 제1 전극막(4), 제1 전극막(4) 상에 피착된 제7 절연막(12), 제7 절연막(12)과 그 내에 형성된 개구를 통해 전기적으로 결합되는 n+ 폴리실리콘 게이트 전극(72), n+ 소스/드레인 영역(20 및 21), n+소스/드레인 영역(20 및 21)에 인접하여 배열되어 전계 완화층으로 작용하는 n- 층(28), 제1 전극막(4)과 n+ 폴리실리콘 게이트 전극(72)으로 이루어진 적층형 게이트 구조의 측벽 상에 배열된 제4 절연막(8), 및 n+ 소스/드레인 영역(20 및 21) 및 n+ 폴리실리콘 게이트 전극(72) 상에 배열되어 이와 전기적으로 결합되는 금속 살리사이드 막(11)을 포함한다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 저 전압 회로 영역(80)의 pMOS 트랜지스터의 상세 구조는 예를 들어, 도 17a에서 나타낸 바와 같이, 반도체 기판(1), 장치 이격 영역(3), 반도체 기판(1)에 형성된 n웰 영역(18), 게이트 절연막이 되는 제3 절연막(6), 제3 절연막(6) 상에 배열된 제1 전극막(4), 제1 전극막(4) 상에 피착된 제7 절연막(12), 제7 절연막(12)과 그 내에 형성된 개구를 통해 전기적으로 결합되는 p+ 폴리실리콘 게이트 전극(71), p+ 소스/드레인 영역(22 및 23), p+ 소스/드레인 영역(22 및 23)에 인접하여 배열되어 전계 완화층으로 작용하는 p- 층(29), 제1 전극막(4)과 p+ 폴리실리콘 게이트 전극(71)으로 이루어진 적층형 게이트 구조의 측벽 상에 배열된 제4 절연막(8), 및 p+ 소스/드레인 영역(22 및 23) 및 n+ 폴리실리콘 게이트 전극(71) 상에 배열되어 이와 전기적으로 결합되는 금속 살리사이드 막(11)을 포함한다.
(고 전압 회로 영역의 트랜지스터 구조)
고 전압 회로 영역(90)은 예를 들어, 도 15b 내지 도 17b에서 나타낸 바와 같이, 반도체 기판(1)에 형성된 p웰 영역(16) 및 n웰 영역(18), p웰 영역(16) 내에 형성된 nMOS 트랜지스터, 및 n웰 영역(18) 내에 형성된 pMOS 트랜지스터를 포함한다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(90)의 트랜지스터 구조는 도 17b에서 나타낸 바와 같이 nMOS 트랜지스터와 pMOS 트랜지스터의 게이트 구조를 갖는다. 다시 말해, 이 게이트 구조는 메모리 셀 트랜지스터 구조의 것과 동일한 적층형 게이트 구조를 갖는다. 적층형 게이트 구조는 제1 게이트 영역이 되는 제1 전극막(4), 및 제1 전극막(4)과 접촉하여 제2 제어 게이트 전극이 되는 제2 전극막(74 및 73)으로 이루어지는 구조이다. nMOS 트랜지스터와 pMOS 트랜지스터의 각 게이트 구조를 적층형 구조로 실현하기 위해서, 제2 전극막(74 및 73)은 제1 전극막(4) 상에 피착된 제7 절연막(12)의 개구부에서 제1 전극막(4)과 전기적으로 결합되어 있다. 제7 절연막(12)을 게이트 영역으로부터 완전히 제거하여 완전한 적층형 구조를 형성할 수 있음을 유의한다. 각 부분의 구조는 제2 실시예의 고 전압 회로 영역의 트랜지스터 구조와 동일하므로, 이에 대한 설명은 생략한다.
(제조 방법)
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 제조 방법을 도 15 내지 도 17를 이용하여 설명한다. 이 처리의 단계는 임의의 순서대로 이하 기재한다. 그러나, 모든 단계들이 이 기재한 순서로 실행되는 것에만 제한되는 것은 아니다.
도 10 및 도 11에서와 같이, 도 15a 내지 도 15c는 고 전압 회로 영역(90)의 트랜지스터의 게이트 절연막이 되는 제2 절연막(5)을 형성하고, 셀 어레이 영역(120) 및 저 전압 회로 영역(80)에 메모리 셀 트랜지스터의 터널 산화물막인 제1 절연막(2)을 형성하고, 메모리 셀 트랜지스터의 부동 게이트가 되는 제1 전극막(4)을 피착하고, 장치 이격 영역(3)을 형성하고, 메모리 셀 트랜지스터의 층간 절연막이 되는 제7 절연막(12)을 피착하여 취득되는 구조를 나타낸다.
다음에, 도 12에서와 같이, 제7 절연막(12)의 일부나 모두를 고 전압 회로 영역(90)의 트랜지스터에다가 저 전압 회로 영역(80)의 트랜지스터 게이트 영역에서도 제거하여, 도 13에서와 같이 제2 전극막(7)(도 16a 내지 도 16c)을 형성한다.
이어서, 도 5 내지 도 9 또는 도 14에서와 같이, 금속 살리사이드 막(11)을 선택적으로 형성한다(도 17은 도 6 및 도 14와 동일한 구조를 갖는다).
또한, 이 때에 저 전압 회로 영역(80) 및 고 전압 회로 영역(90)의 트랜지스터의 제2 전극막(7)은 확산층의 것과 동일한 불순물로 주입되므로 p+ 폴리실리콘 게이트 전극(71 및 73)이 p형 트랜지스터에 대해 형성되고, n+ 폴리실리콘 게이트 전극(72 및 74)이 n형 트랜지스터에 대해 형성된다. p+ 폴리실리콘 게이트 전극(71 및 73) 및 n+ 폴리실리콘 게이트 전극(72 및 74)은 모두 부동 게이트 전극 재료(n형, 4)에 전기적으로 접속된다.
특히, 저 전압 회로 영역(80)의 트랜지스터의 p+ 폴리실리콘 게이트 전극(71) 및 고 전압 회로 영역(90)의 트랜지스터의 p+ 폴리실리콘 게이트 전극(73)은 부동 게이트 전극 재료(n형, 4)에 전기적으로 접속되므로, p형 및 n형 불순물의 혼합물이 존재하게 된다. 그러나, 후속의 열 처리를 통해, 두 불순물이 충분히 확산되게 되고, 부동 게이트 전극 재료(4) 대 p+ 폴리실리콘 게이트 전극(71 및 73)의 체적비로 인해 최종적으로 p형 게이트가 형성되게 된다.
n형 트랜지스터는 저 전압 회로 영역(80)과 고 전압 회로 영역(90)의 트랜지스터가 최종적으로 n형 게이트를 갖기 때문에 n+ 폴리실리콘 게이트 전극(72 및 74)을 갖게 된다.
더욱, 본 발명의 제1 실시예의 도 6d와 제2 실시예의 도 14c에서 설명한 바와 같이, 셀 영역의 제2 전극막(7)(워드 라인) 상에만 금속 살리사이드 막(11)을 형성하는 것이 가능하다.
본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 상기 제조 과정에 의하면 저 전압 회로 영역(80)에서는 강화형 트랜지스터를, 그리고 고 전압 회로 영역(90)에서는 고집적화된 고 항복전압 트랜지스터를 동시에 실현하는 것이 가능하게 된다.
[제4 실시예]
도 18a, 도 19a 및 도 20a는 본 발명의 제4 실시예로서 도 1에 나타낸 그 외 회로 영역(100)의 저항 소자 영역의 개략적 장치 단면 구조를 나타내고 있다. 부가하여, 도 18b, 도 19b 및 도 20b는 본 발명의 제4 실시예로서, 도 1에 나타낸 저 전압 회로 영역(80), 고 전압 회로 영역(90), 및 그 외 회로 영역(100)의 상호접속 영역의 개략적 장치 단면 구조를 나타낸다. 본 발명의 제4 실시예에 따른 저항 소자 영역 및 상호접속 영역은 모두 장치 이격 영역(3) 상에 형성되게 된다. 또한, 이들 둘은 본 발명의 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리의 제조 과정을 이용하여 제조되는 것이 가능하다.
도 18a에 나타낸 저항 소자 영역 및 도 18b에 나타낸 상호접속 영역은 제1 실시예의 도 4의 단계, 제2 실시예의 도 13의 단계, 제3 실시예의 도 16의 단계에 대응하는 동일한 처리를 거쳐 제조되게 된다.
유사하게, 도 19a에 나타낸 저항 소자 영역 및 도 19b에 나타낸 상호접속 영역은 제1 실시예의 도 5의 단계에 대응하는 동일한 처리를 거쳐 제조된다.
도 20a에 나타낸 저항 소자 영역 및 도 20b에 나타낸 상호접속 영역은 제1 실시예의 도 6 내지 도 9의 단계, 제2 실시예의 도 14의 단계, 또는 제3 실시예의 도 17의 단계에 대응하는 동일한 처리를 거쳐 제조된다.
도 18a에 나타낸 바와 같이 저항 소자 영역은 제2 전극막(76)으로 형성되며, 이 막은 제7 절연막(12)을 경유하여 반도체 기판의 장치 이격 영역(3) 상에 패터닝되어 형성된다. 한편, 도 18b에서 나타낸 바와 같이, 상호접속 영역은 제2 전극막(75)으로 형성되며, 이 막은 제7 절연막(12)을 경유하여 반도체 기판의 장치 이격 영역(3) 상에 패터닝되어 형성된다.
(제조 방법)
본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리의 제2 전극막(7)으로 만들어진 저항 소자 영역과 상호접속 영역의 제조 방법을 도 18 내지 도 20을 참조하여 이하 기재한다.
장치 이격 영역(3)이 저항 소자 영역에 형성되고 나서 제7 절연막(12)과 제2 전극막(7)의 형성되고, 그 후에, 도 3, 도 13 및 도 16에서와 동일한 단계를 이용하여, 제2 전극막(7) 또는 저항 소자 영역이 원하는 저항을 가능하게 하는 라인 폭을 갖는 저항 소자로서 제조되게 된다(도 18a).
유사하게, 장치 이격 영역(3)이 상호접속 영역에 형성되고 나서 제7 절연막(12) 및 제2 전극막(7)이 형성되고, 그 후에 도 4, 도 13 및 도 16에서와 동일한 단계를 이용하여, 제2 전극막(75) 또는 상호접속 영역이 원하는 저항을 가능하게 하는 라인 폭을 갖는 상호접속 영역으로 제조되게 된다(도 18b).
이온이 일단 제2 전극막(76)에 주입되게 되면 저항 소자로서 저항 값을 제어할 목적으로 라인 폭 처리를 실행할 수 있다.
다음에, 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(14 및 90)에서와 같이, 저항 소자 영역을 고집적화할 뿐만 아니라 제2 전극막(76)을 이용하여 고저항성 저항 소자 영역을 형성하는 것은 제4 절연막(8), 제5 절연막(9), 및 제6 절연막(10)을 이용하여 금속 살리사이드 막(11)을 제어하는 것으로 가능하게 된다(도 19).
유사하게, 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(14 및 90)에서와 같이, 상호접속 영역에 관해서는, 제4 절연막(8) 및 제5 절연막(9)을 이용하여 상호접속 영역을 고집적화할 뿐만 아니라 제2 전극막(75)으로 저저항성 상호접속 영역을 형성하는 것이 도 19b에 나타낸 바와 같이 가능하다.
제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(90)에서와 같이, p+ 폴리실리콘 게이트 전극(73) 또는 n+ 폴리실리콘 게이트 전극(74)이 제2 전극막(75)에 대해 그대로 이용될 수 있기 때문에, 이들을 동시에 형성할 수 있다. 다르게는, 개별 단계에서 첨가될 불순물의 밀도를 증가시킬 수 있다.
다음에, 제6 절연막(10)이 전체적으로 피착되고 나면, 제2 전극막(75) 상의 제5 절연막(9) 및 제6 절연막(10)은 제거된다. 그 후에, 금속 살리사이드 막(11)이 금속 살리사이드 처리를 거쳐 제2 전극막(75)과 전기적으로 결합되게 형성되게 된다(도 20). 여기에서, 금속 살리사이드의 형성은 제1 내지 제3 실시예에 따른 비휘발성 반도체 메모리의 고 전압 회로 영역(90), 저 전압 회로 영역(80) 또는 셀 어레이 영역(120)에서 실행되는 금속 살리사이드 막(11)의 형성 단계와 동시에 이루어지는 것이 가능하다.
본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리의 상기 제조 처리에 의하면 저 전압 회로 영역(80)에서는 강화형 트랜지스터를, 고 전압 회로 영역(90)에서는 고집적화된 고 항복전압 트랜지스터의 실현 뿐만 아니라, 동일한 처리를 의해서 상호접속 영역과 저항 소자 영역의 고집적화와 강화를 동시에 실현할 수가 있다.
[그 외 실시예]
상술한 바와 같이, 본 발명은 제1 내지 제4 실시예에 따라서 기재되지만, 이 기재 및 이의 일부를 이루는 도면은 본 발명의 정신 및 영역을 제한하고자 하는 것이 아니다. 당업자에게는 이 설명으로부터 여러 대안적인 실시예, 작업예 및 동작 기술이 명백하게 될 것이다.
적층형 게이트 구조가 제1 내지 제4 실시예에 따른 비휘발성 반도체 메모리의 메모리 셀 트랜지스터의 기본 장치 구조로 기재되었지만, 본 발명은 이 구조에만 제한되는 것은 아니고, 이 구조는 측벽 제어 게이트 구조, MONOS 구조 등일 수도 있다. 또한, NAND, AND, 또는 NOR형을 제1 내지 제4 실시예에 따른 비휘발성 반도체 메모리의 특정 회로 구조로 이용할 수 있다. 더욱, 이 제조 처리의 여러 변형들이 가능하다.
이와 같이, 본 발명은 여기에 기재하지 않은 여러 실시예들을 당연히 포함하는 것이다. 따라서, 본 발명의 기술적 범위는 상술한 설명으로부터 적당한 것으로 간주될 수 있는 이하의 특허청구범위에 따른 본 발명의 특정된 특징에 의해서만 결정된다.
부가하여, 본 발명의 실시예는 본 발명의 정신에서 벗어나지 않는 한 여러 방법으로 수정 및 실현될 수 있다. 본 발명은 여기에 기재하지 않은 여러 실시예들을 당연히 포함하는 것이다.
본 발명에 따른 비휘발성 반도체 메모리의 상기 제조 과정에 의하면 저 전압 회로 영역에서는 강화형 트랜지스터를, 그리고 고 전압 회로 영역에서는 고집적화된 고 항복전압 트랜지스터를 동시에 실현하는 것이 가능하게 된다.
또한, 본 발명에 따른 비휘발성 반도체 메모리의 상기 제조 처리에 의하면 저 전압 회로 영역에서는 강화형 트랜지스터를, 고 전압 회로 영역에서는 고집적화된 고 항복전압 트랜지스터의 실현 뿐만 아니라, 동일한 처리를 의해서 상호접속 영역과 저항 소자 영역의 고집적화와 강화를 동시에 실현할 수가 있다.
도 1a는 본 발명의 제1 내지 제4 실시예에 따른 비휘발성 반도체 메모리의 개략 평면도.
도 1b는 본 발명의 제1 내지 제4 실시예에 따른 고 전압 트랜지스터 영역 및 저 전압 트랜지스터 영역을 포함하는 비휘발성 반도체 메모리의 일 예의 블럭도.
도 2a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 2b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 2c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응하는 개략 장치 패턴의 평면도.
도 2d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 3a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 3b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 3c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 개략 장치 패턴의 평면도.
도 3d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 4a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 4b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 4c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 개략 장치 패턴의 평면도.
도 4d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 5a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 5b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 5c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 개략 장치 패턴의 평면도.
도 5d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 6a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 6b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 6c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 개략 장치 패턴의 평면도.
도 6d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 7a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 7b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 7c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 개략 장치 패턴의 평면도.
도 7d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 8a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 8b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 8c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 개략 장치 패턴의 평면도.
도 8d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 9a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 9b는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 9c는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 개략 장치 패턴의 평면도.
도 9d는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 10a는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 10b는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 10c는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 11a는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 11b는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 11c는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 12a는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 12b는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 12c는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 13a는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 13b는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 13c는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 14a는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 14b는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 14c는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 15a는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 15b는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 15c는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 16a는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 16b는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 16c는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 17a는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저 전압 회로의 개략 장치 단면도.
도 17b는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 고 전압 회로의 개략 장치 단면도.
도 17c는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 대응 셀 어레이 영역의 개략 장치 단면도.
도 18a는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저항 소자의 개략 장치 단면도.
도 18b는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 상호접속 영역의 개략 장치 단면도.
도 19a는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저항 소자의 개략 장치 단면도.
도 19b는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 상호접속 영역의 개략 장치 단면도.
도 20a는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 저항 소자의 개략 장치 단면도.
도 20b는 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 단계를 설명하기 위한 상호접속 영역의 개략 장치 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2, 5, 6, 8, 9. 10, 12: 절연막
3: 장치 이격 영역
4: 부동 게이트 전극, 제1 전극막
7: 제1 제어 게이트 전극, 제2 전극막
11: 금속 살리사이드 막
13, 80: 저 전압 회로 영역
14, 90: 고 전압 회로 영역
17: p웰 영역
19: n웰 영역
20, 21, 22 및 23: 제2 소스/드레인 영역
24, 25, 26 및 27: 제1 소스/드레인 영역
100: 그 외 회로 영역
120: 셀 어레이 영역

Claims (19)

  1. 반도체 칩 상의 비휘발성 반도체 메모리에 있어서,
    제1 금속 살리사이드 막, 상기 제1 금속 살리사이드 막과 전기적으로 결합된 제1 제어 게이트 전극, 및 상기 제1 제어 게이트 전극에 인접하는 부동 게이트 전극을 포함하는 메모리 셀 트랜지스터로 구성되는 셀 어레이 영역;
    제2 금속 살리사이드 막, 제1 소스 영역과 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배열된 제1 게이트 영역으로 이루어진 고 전압 트랜지스터를 포함하는 고 전압 회로 영역; 및
    제3 금속 살리사이드 막, 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 소스 영역과 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배열되며 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 게이트 영역으로 이루어진 저 전압 트랜지스터를 포함하는 저 전압 회로 영역을 포함하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 제2 금속 살리사이드 막은 상기 제1 게이트 영역에 전기적으로 접속되며 상기 제1 소스 영역과 상기 제1 드레인 영역으로부터 전기적으로 절연되는 비휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 제2 금속 살리사이드 막은 상기 제1 소스 영역과 상기 제1 드레인 영역에 전기적으로 접속되며 상기 제1 게이트 영역으로부터 전기적으로 절연되는 비휘발성 반도체 메모리.
  4. 반도체 칩 상의 비휘발성 반도체 메모리에 있어서,
    제1 금속 살리사이드 막, 상기 제1 금속 살리사이드 막과 전기적으로 결합된 제1 제어 게이트 전극, 절연막, 및 상기 절연막을 거쳐 상기 제1 제어 게이트 전극 상에 적층된 부동 게이트 전극을 포함하는 메모리 셀 트랜지스터로 구성되는 셀 어레이 영역;
    제2 금속 살리사이드 막, 제1 소스 영역과 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배열되어 상기 제2 금속 살리사이드 막과 전기적으로 결합된 제1 게이트 영역을 구비하는 고 전압 트랜지스터를 포함하는 고 전압 회로 영역; 및
    제3 금속 살리사이드 막, 상기 제3 금속 살리사이드 막과 전기적으로 결합된 제2 소스 영역과 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배열되어 상기 금속 살리사이드 막과 전기적으로 결합된 제2 게이트 영역을 구비하는 저 전압 트랜지스터를 포함하는 저 전압 회로 영역을 포함하는 비휘발성 반도체 메모리.
  5. 제1항에 있어서,
    상기 제1 게이트 영역과 상기 제2 게이트 영역 둘 다는 단일층으로서 구성되는 비휘발성 반도체 메모리.
  6. 제4항에 있어서,
    상기 제1 게이트 영역과 상기 제2 게이트 영역 둘 다는 단일층으로서 구성되는 비휘발성 반도체 메모리.
  7. 제1항에 있어서,
    상기 제2 금속 살리사이드 막은 상기 제1 소스 영역과 상기 제1 드레인 영역의 일부에만 전기적으로 결합되는 비휘발성 반도체 메모리.
  8. 제4항에 있어서,
    상기 제2 금속 살리사이드 막은 상기 제1 소스 영역과 상기 제1 드레인 영역의 일부에만 전기적으로 결합되는 비휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 부동 게이트 전극 및 상기 제1 제어 게이트 전극은 절연막을 거쳐 적층되는 비휘발성 반도체 메모리.
  10. 제9항에 있어서,
    상기 제1 게이트 영역은 상기 제1 제어 게이트 전극 상에 적층되어 이와 전기적으로 결합되는 제2 제어 게이트 전극을 더 포함하고,
    상기 제2 게이트 영역은 상기 제2 게이트 영역 상에 적층되어 이와 전기적으로 결합되는 제3 제어 게이트 전극을 더 포함하는 비휘발성 반도체 메모리.
  11. 제4항에 있어서,
    상기 제1 게이트 영역은 상기 제1 제어 게이트 전극 상에 적층되어 이와 전기적으로 결합되는 제2 제어 게이트 전극을 더 포함하고,
    상기 제2 게이트 영역은 상기 제2 게이트 영역 상에 적층되어 이와 전기적으로 결합되는 제3 제어 게이트 전극을 더 포함하는 비휘발성 반도체 메모리.
  12. 제1항에 있어서,
    상기 반도체 칩 상에 배열되는 제4 금속 살리사이드 막; 및
    상기 제4 금속 살리사이드 막과 전기적으로 결합되는 상호접속 영역을 더 포함하는 비휘발성 반도체 메모리.
  13. 제12항에 있어서,
    상기 제1 내지 상기 제4 금속 살리사이드 막으로부터 전기적으로 절연되는 저항 소자 영역을 더 포함하는 비휘발성 반도체 메모리.
  14. 제4항에 있어서,
    상기 반도체 칩 상에 배열되는 제4 금속 살리사이드 막; 및
    상기 제4 금속 살리사이드 막과 전기적으로 결합되는 상호접속 영역을 더 포함하는 비휘발성 반도체 메모리.
  15. 제14항에 있어서,
    상기 제1 내지 상기 제4 금속 살리사이드 막으로부터 전기적으로 절연되는 저항 소자 영역을 더 포함하는 비휘발성 반도체 메모리.
  16. 제7항에 있어서,
    상기 반도체 칩 상에 배열되는 제4 금속 살리사이드 막;
    상기 제4 금속 살리사이드 막과 전기적으로 결합되는 상호접속 영역; 및
    상기 제1 내지 상기 제4 금속 살리사이드 막으로부터 전기적으로 절연되는 저항 소자 영역을 더 포함하는 비휘발성 반도체 메모리.
  17. 제8항에 있어서,
    상기 반도체 칩 상에 배열된 제4 금속 살리사이드 막;
    상기 제4 금속 살리사이드 막과 전기적으로 결합되는 상호접속 영역; 및
    상기 제1 내지 상기 제4 금속 살리사이드 막으로부터 전기적으로 절연되는 저항 소자 영역을 더 포함하는 비휘발성 반도체 메모리.
  18. 제10항에 있어서,
    상기 반도체 칩 상에 배열된 제4 금속 살리사이드 막;
    상기 제4 금속 살리사이드 막과 전기적으로 결합되는 상호접속 영역; 및
    상기 제1 내지 상기 제4 금속 살리사이드 막으로부터 전기적으로 절연되는 저항 소자 영역을 더 포함하는 비휘발성 반도체 메모리.
  19. 제11항에 있어서,
    상기 반도체 칩 상에 배열된 제4 금속 살리사이드 막;
    상기 제4 금속 살리사이드 막과 전기적으로 결합되는 상호접속 영역; 및
    상기 제1 내지 상기 제4 금속 살리사이드 막으로부터 전기적으로 절연되는 저항 소자 영역을 더 포함하는 비휘발성 반도체 메모리.
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