KR20050062379A - 전류증폭회로 - Google Patents

전류증폭회로 Download PDF

Info

Publication number
KR20050062379A
KR20050062379A KR1020040102179A KR20040102179A KR20050062379A KR 20050062379 A KR20050062379 A KR 20050062379A KR 1020040102179 A KR1020040102179 A KR 1020040102179A KR 20040102179 A KR20040102179 A KR 20040102179A KR 20050062379 A KR20050062379 A KR 20050062379A
Authority
KR
South Korea
Prior art keywords
voltage
node
circuit
current
output
Prior art date
Application number
KR1020040102179A
Other languages
English (en)
Other versions
KR100682427B1 (ko
Inventor
도비타유이치
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20050062379A publication Critical patent/KR20050062379A/ko
Application granted granted Critical
Publication of KR100682427B1 publication Critical patent/KR100682427B1/ko

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
    • H03F3/45748—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit
    • H03F3/45753—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45506—Indexing scheme relating to differential amplifiers the CSC comprising only one switch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45728—Indexing scheme relating to differential amplifiers the LC comprising one switch

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Amplifiers (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

차동증폭회로(11)는 입력노드(Ni) 및 출력노드(No)의 전압차에 따른 전압차를 제1 및 제2 노드(N6, N7) 사이에 생기게 한다. 출력회로(20)는 제어노드(Ng)의 전압에 따른 전압 및 전류를 출력노드(No)에 생성한다. 스위치 소자(S1)는, 노드(N6)와 제어노드(Ng)와의 사이에 설치된다. 차동증폭회로(11) 및 출력회로(20)는 스위치 소자(S1)의 온에 의해 귀환루프가 형성되면, 출력노드(No)의 전압을 입력노드(Ni)의 전압을 일치시키도록 동작한다. 스위치 소자(S1)는 귀환루프의 형성에 의해 출력노드(No)의 전압이 입력노드(Ni)의 전압과 동등하게 된 후 오프된다. 이에 따라, 발진동작에 대한 안정성이 높고 저소비전력의 전류증폭회로가 제공된다.

Description

전류증폭회로{CURRENT AMPLIFYING CIRCUIT}
본 발명은 절연 게이트형 전계효과 트랜지스터를 사용한 전류증폭회로에 관한 것으로, 보다 특정적으로는, 출력전압이 안정화된 전류증폭회로 및 그것을 데이터선 구동 또는 계조전압발생에 사용한 액정표시장치에 관한 것이다.
전압구동형 소자인 액정표시소자를 구비한 액정표시장치에서는, 각 화소에서의 표시휘도는, 액정표시소자에 기록되는 전압에 의존한다. 특히, 각 화소에서 계조적인 다단계 표시를 실행할 경우에는, 데이터선 등을 통해 화소에 기록되는 전압을 부하 전류의 공급에 따른 전압변동이 발생하지 않도록 고정밀도로 제어할 필요가 있다. 또한 액정표시장치 이외의 다른 전자기기 등에서도, 출력전압을 고정밀도로 유지한 후에 부하 전류를 공급하는 것이 요구되는 경우는 많다.
일반적으로, 이러한 케이스에서는, 출력전압의 설정값을 나타내는 기준전압과 실제의 출력전압을 차동입력으로 하는 차동증폭회로와, 해당 차동증폭회로의 출력에 따라 출력노드에 전류를 공급하는 출력회로와의 조합에 의해, 전류증폭회로가 구성된다(예를 들면, 이토 하루오, "초 LSI 메모리" 초판 p270-271). 우선, 상기 문헌에 개시된 전류증폭회로(이하, 「종래의 전류증폭회로」라 칭함)의 구성 및 동작에 대하여 설명한다.
도 26은, 종래의 기술의 전류증폭회로의 구성을 나타내는 회로도이다.
도 26을 참조하여, 종래의 전류증폭회로 100#은, 차동증폭회로(10)와, 출력회로(20)를 구비한다.
차동증폭회로 10은, 동작전류원(15) 및 커렌트 미러앰프(30)를 갖는다.
커렌트 미러앰프(30)는, 1쌍의 커런트 미러 부하로서 설정되는 p형 전계효과형 트랜지스터(이하, 간단히 「p형 트랜지스터」라 칭함)(Q1P, Q2P)와, 차동입력을 받는 1쌍의 입력 트랜지스터로서 설정되는 n형 전계효과형 트랜지스터(이하, 간단히 「n형 트랜지스터」라 칭함)(Q3N, Q4N)를 갖는다.
p형 트랜지스터 Q1P는 고전압 VH1을 공급하는 전압원 노드 N1과 접속된 노드 N5와, 노드 N6과의 사이에 전기적으로 접속된다. p형 트랜지스터 Q2P는, 노드 N5 및 노드 N7과의 사이에 전기적으로 접속된다. p형 트랜지스터 Q1P 및 Q2P의 각 게이트는, 노드 N7과 공통으로 접속된다.
n형 트랜지스터 Q3N은, 노드 N6 및 노드 N8의 사이에 전기적으로 접속되고, n 형 트랜지스터 Q4N은, 노드 N7 및 노드 N8의 사이에 전기적으로 접속된다. n형 트랜지스터 Q3N의 게이트는 입력노드 Ni와 접속되고, n형 트랜지스터 Q4N의 게이트는 출력노드 No와 접속된다. 입력노드 Ni에는 입력전압 VI가 전달되고, 출력노드 No로부터는 출력전압 VO가 공급된다.
동작전류원(15)은, 저전압 VL1을 공급하는 전압원 노드 N2 및 노드 N8의 사이에 접속되어, 커렌트 미러앰프(30)의 동작전류 I1을 공급한다.
출력회로(20)는 「출력 트랜지스터」인 p형 트랜지스터 Q5P와, 「전류제한회로」인 정전류원(25)을 갖는다. 출력 트랜지스터 Q5P는, 고전압 VH2를 공급하는 전압원 노드 N3 및 출력노드 No의 사이에 전기적으로 접속된다. 정전류원(25)은, 저전압 VL2를 공급하는 전압원 노드 N4 및 출력노드 No의 사이에 접속된다. 출력노드 No에 대해서는, 회로의 발진을 방지하기 위한 위상보상의 일례로서, 지배극 보상을 행하기 위한 용량소자 Cc가 접속되어 있다.
커렌트 미러앰프(30)는, 동작전류 I1의 공급을 받아 동작하고, 동작시에는, 입력 트랜지스터 Q3N 및 Q4N의 게이트에 각각 입력된 입력전압 VI 및 출력전압 VO의 전압차에 따른 전압차를 노드 N6 및 N7의 사이에 생기게 한다. 커렌트 미러앰프(30)의 차동증폭동작에 의해, 노드 N6 및 N7 사이의 전압차는, 전압차 VO-VI를 증폭한 것이 된다.
출력회로(20)에서는, 노드 N6의 전압, 즉 커렌트 미러앰프(30)의 출력전압에 따른 전류가 출력 트랜지스터 Q5P에 의해 출력노드 No에 공급되는 한쪽에서, 정전류원(25)은, 제한된 일정전류 I2를 출력노드 No로부터 전압원 노드 N4에 흐르게 한다.
출력 트랜지스터 Q5P의 게이트와 커렌트 미러앰프(30)의 출력노드(노드 N7)를 접속함으로써 형성된 귀환루프에 의해, 커렌트 미러앰프(30)의 입력 트랜지스터 Q3N 및 Q4N의 게이트 전압이 같아지도록 제어되므로, 출력전압 VO는 입력전압 VI에 가까이 가고, 정상적으로 양자는 같아지도록 제어된다.
이 결과, 전류증폭회로 100#은, 출력전압 VO=VI가 되도록 제어한 후에, 출력 트랜지스터 Q5p의 구동전류 It로부터 정전류원(25)에 의한 일정전류 I2를 뺀 출력전류 Io를, 출력노드 No에 공급할 수 있다. 즉, 도 26에 나타낸 회로는, 입력전압 VI를 생성하는 회로로부터의 출력전류를 크게 할 수 없는 경우에도, 동일전압에서의 대전류를 출력노드 No에 공급가능한 전류증폭회로로서 동작할 수 있다
마찬가지로, 일본 특허공개 2000-148263호 공보 및 일본 특허공개 2002-297248호 공보에는 차동증폭회로에 의한 부귀환을 전제로 한 전압발생회로의 구성이, 여러가지 개시되어 있고, 또한, 일본 특허공개 2002-258821호 공보, 일본 특허공개 2002-76799호 공보 및 일본 특허공개평 3-139908호 공보에는 차동증폭회로의 고성능화나 오프셋 보정에 대해서도 개시되어 있다. 또한, 일본 특허공개 2001-159885호 공보, 일본 특허공개평 6-95623호 공보에는 이러한 차동증폭회로를 액정표시장치에 사용하는 구성에 대해서도 개시되어 있다.
도 26에 나타낸 종래의 전류증폭회로는, 부귀환 증폭회로로서 동작하기 위한 발진동작을 내재하고 있다. 특히, 출력노드 No로의 외란 노이즈의 영향으로 차동증폭회로(10)가 발진하면, 출력전압 VO가 불안정하게 되어 버린다. 차동증폭회로(10)에서의 발진동작을 방지하기 위해서는, 동작전류원(15)에 의해 공급되는 동작전류 I1이 큰 쪽이 바람직하다. 이 때문에, 동작의 안정화를 도모하기 위해 소비전력이 증대해 버린다.
특히, 액정표시장치에서는, 화소 매트릭스에 대응한 데이터선의 구동회로나 계조표시를 위한 다단계전압(계조전압)의 발생회로로서 전술한 전류증폭회로가 복수개(수십개∼수백개 레벨) 배치되는 구성이 되므로, 각 전류증폭회로에서의 소비전력이 액정표시장치 전체의 소비전력에 크게 영향을 준다.
즉, 전류증폭회로를 반복하여 다수 배치할 필요가 있는 경우에는, 발진동작을 안정화하기 위해 증가한 동작전류가 장치 전체의 소비 전류에 큰 영향을 끼쳐버린다. 이 때문에, 전류증폭회로에 있어서, 외란 노이즈에 대한 발진동작의 위험성을 억제한 안정동작 가능한 구성이 요망되고 있다.
본 발명의 목적은, 발진동작에 대한 안정성이 높고 저소비전력의 전류증폭회로 및, 그것을 데이터선 구동용 또는 계조전압 구동용으로서 구비한 액정표시장치를 제공하는 것이다.
본 발명에 의한 전류증폭회로는, 입력노드 및 출력노드의 전압차에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와, 제어노드의 전압에 따른 전압 및 전류를 출력노드에 생성하기 위한 출력회로와, 제1 및 제2 노드의 소정의 한쪽과 제어노드와의 사이에 설치된 귀환루프 스위치를 구비하고, 차동증폭회로 및 출력회로는, 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 출력노드의 전압을 입력노드의 전압을 일치시키도록 동작하고, 귀환루프 스위치는, 귀환루프의 형성에 의해 출력노드의 전압이 입력노드의 전압과 실험적으로 동등하게 된 후 오프된다.
바람직하게는, 차동증폭회로는, 고전압원 및 저전압원 사이에 차동증폭회로의 동작전류원과 직렬로 접속되어, 차동증폭회로의 동작전류를 공급 혹은 차단하기 위한 동작전류 스위치를 포함하고, 동작전류 스위치는, 출력노드의 전압이 입력노드의 전압에 근접한 후에 오프되어 동작전류를 차단한다.
본 발명의 다른 구성에 따른 전류증폭회로는 제1 및 제2 전류증폭 유닛을 구비한다. 상기 제1 및 제2 전류증폭 유닛의 각각은, 입력노드 및 출력노드의 전압차에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와, 제어노드의 전압에 따른 전압 및 전류를 출력노드에 생성하기 위한 출력회로와, 제1 및 제2 노드의 소정의 한쪽과 제어노드와의 사이에 설치된 귀환루프 스위치와를 포함하고, 차동증폭회로 및 출력회로는, 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 출력노드의 전압을 입력노드의 전압을 일치시키도록 동작하고, 또한, 귀환루프 스위치는, 귀환루프의 형성에 의해 출력노드의 전압이 입력노드의 전압과 동등하게 된 후 오프되고, 제1 전류증폭 유닛 중의 상기 출력회로는, 대응한 상기 제어노드의 전압에 따른 전류를 출력노드에 유입시키고, 또한, 제2 전류증폭 유닛 중의 출력회로는, 대응한 제어노드의 전압에 따른 전류를 출력노드에 유출시켜, 제1 및 제2 전류증폭 유닛의 상기 입력노드끼리 및 상기 출력노드끼리는, 전기적으로 각각 접속된다.
본 발명에 의한 액정표시장치는 행렬형으로 배치되고, 각각이 기록된 표시전압에 따른 휘도를 출발하는 복수의 화소와, 화소의 행마다 설치되고, 각각이 주기적으로 선택되는 복수의 게이트선과, 화소의 열마다 설치되는 복수의 데이터선과, 복수의 화소의 각각에서의 표시휘도를 나타내는 표시신호에 따라 표시전압을 순차 생성하고, 복수의 데이터선에 출력하는 데이터 구동회로를 구비하고, 데이터 구동회로는, 표시신호의 디코드 결과에 따른 계조전압을 표시전압으로서 생성하는 디코드 회로와, 복수의 데이터선마다 설치되는 전류증폭회로를 포함한다.
상기 전류증폭회로는 입력노드 및 출력노드의 전압차에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와, 제어노드의 전압에 따른 전압 및 전류를 상기 출력노드에 생성하기 위한 출력회로와, 제1 및 제2 노드의 소정의 한쪽과 노드와의 사이에 설치된 귀환루프 스위치를 구비하고, 차동증폭회로 및 출력회로는, 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 출력노드의 전압을 입력노드의 전압을 일치시키도록 동작하고, 귀환루프 스위치는, 귀환루프의 형성에 의해 출력노드의 전압이 상기 입력노드의 전압과 동등하게 된 후 오프된다. 또한, 전류증폭회로의 입력노드는 디코드 회로로부터의 표시전압을 수신하고, 또한, 전류증폭회로의 상기 출력노드는 복수의 데이터선 중 대응하는 1개와 접속되고, 복수의 화소는 복수의 게이트선 중 대응하는 1개가 선택되었을 때에, 복수의 데이터선 중 대응하는 1개와 전기적으로 접속되어, 표시전압을 기록할 수 있다.
본 발명의 다른 구성에 의한 액정표시장치는 행렬형으로 배치되고, 각각 기록된 표시전압에 따른 휘도를 발생하는 복수의 화소와, 화소의 행마다 설치되고, 각각이 주기적으로 선택되는 복수의 게이트선과, 화소마다 설치되는 복수의 데이터선과, 복수의 화소 각각에서의 표시휘도를 나타내는 표시신호에 따라 표시전압을 순차 생성하여, 복수의 데이터선으로 출력하는 데이터 구동회로를 구비한다. 데이터 구동회로는, 표시신호의 디코드 결과에 따른 계조전압을 표시전압으로서 생성하는 디코드 회로와, 복수의 데이터선마다 설치되는 전류증폭회로를 포함한다. 상기 전류증폭회로는, 제1 및 제2 전류증폭 유닛을 포함하고, 제1 및 제2 전류증폭 유닛의 각각은 입력노드 및 출력노드의 전압차에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와, 제어노드의 전압에 따른 전압 및 전류를 출력노드에 생성하기 위한 출력회로와, 제1 및 제2 노드의 소정의 한쪽과 제어노드와의 사이에 설치된 귀환루프 스위치를 포함하고, 차동증폭회로 및 출력회로는 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 상기 출력노드의 전압을 상기 입력노드의 전압을 일치시키도록 동작하고, 또한, 상기 귀환루프 스위치는, 상기 귀환루프의 형성에 의해 상기 출력노드의 전압이 상기 입력노드의 전압과 동등하게 된 후 오프되고, 또한, 제1 전류증폭 유닛 중의 출력회로는 대응한 제어노드의 전압에 따른 전류를 출력노드에 유입시키고, 또한, 제2 전류증폭 유닛 중의 출력회로는 대응한 제어노드의 전압에 따른 전류를 출력노드로 유출시킨다. 제1 및 제2 전류증폭 유닛의 입력노드끼리는 전기적으로 접속되고, 또한, 상기 디코드 회로로부터의 상기 표시전압을 수신하고, 상기 제1 및 제2 전류증폭 유닛끼리는 전기적으로 접속되고 또한 복수의 데이터선 중 대응하는 1개와 접속되며, 복수의 화소는 복수의 게이트선 중 대응하는 1개가 선택되었을 때에, 복수의 데이터선 중 대응하는 1개와 전기적으로 접속되어, 표시전압을 기록할 수 있다.
본 발명의 또 다른 구성에 의한 액정표시장치는 행렬형으로 배치되고, 각각 기록된 표시전압에 따른 휘도를 발생하는 복수의 화소와, 화소의 행마다 설치되고, 각각이 주기적으로 선택되는 복수의 게이트선과, 화소의 열마다 설치되는 복수의 데이터선과, 복수의 화소 각각에서의 표시휘도를 나타내는 표시신호에 따라 표시전압을 순차 생성하여, 상기 복수의 데이터선으로 출력하는 데이터선 구동회로를 구비한다. 데이터 구동회로는, 계조적인 복수의 표시휘도의 각각 대응한 복수의 계조전압을 복수의 계조전압노드에 생성하는 계조전압회로와, 표시신호의 디코드 결과에 따라, 복수의 계조전압노드에 생성된 복수의 계조전압의 1개를 선택적으로 표시전압으로서 출력하는 디코드 회로와, 복수의 데이터선마다 설치되고, 디코드 회로에 의해 선택된 표시전압을, 복수의 데이터선 중 대응하는 1개에 구동하는 데이터선 구동회로를 포함한다. 복수의 화소는 복수의 게이트선 중 대응하는 1개가 선택되었을 때, 복수의 데이터선 중 대응하는 1개와 전기적으로 접속되어, 상기 표시전압을 기록할 수 있고, 상기 계조전압회로는, 고전압원 및 저전압원 사이에 직렬접속된, 계조수에 따른 개수의 복수의 분압저항과, 상기 복수의 분압저항 사이의 접속노드에 대응하여 설치된, 전류증폭회로를 포함한다.
상기 전류증폭회로는, 입력노드 및 출력노드의 전압측에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와, 제어노드의 전압에 따른 전압 및 전류를 출력노드에 생성하기 위한 출력회로와, 제1 및 제2 노드의 소정의 한쪽과 제어노드와의 사이에 설치된 귀환루프 스위치를 포함하고, 차동증폭회로 및 출력회로는, 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 출력노드의 전압을 입력노드의 전압을 일치시키도록 동작하고, 귀환루프 스위치는 귀환루프의 형성에 의해 출력노드의 전압이 입력노드의 전압과 동등하게 된 후 오프되고, 전류증폭회로의 입력노드는 복수의 분압저항간의 접속노드와 접속되고, 또한 전류증폭회로의 출력노드는, 대응한 계조전압노드와 접속된다.
본 발명의 또 다른 구성에 의한 액정표시장치는 행렬형으로 배치되고, 각각이 기록된 표시전압에 따른 휘도를 출발하는 복수의 화소와, 화소의 행마다 설치되고, 각각이 주기적으로 선택되는 복수의 게이트선과, 화소의 열마다 설치되는 복수의 데이터선과, 복수의 화소의 각각에서의 표시휘도를 나타내는 표시신호에 따라 표시전압을 순차생성하고, 복수의 데이터선에 출력하는 데이터 구동회로를 구비하며, 데이터 구동회로는, 계조적인 복수의 표시휘도의 각각 대응한 복수의 계조전압을 복수의 계조전압노드에 생성하는 계조전압회로와 표시신호의 디코드 결과에 따라, 복수의 계조전압노드에 생성된 복수의 계조전압의 1개를 선택적으로 표시전압으로서 출력하는 디코드 회로와, 복수의 데이터선마다 설치되고, 디코드 회로에 의해 선택된 표시전압을 복수의 데이터선 중 대응하는 1개에 구동하는 데이터선 구동회로를 포함하고, 복수의 화소는, 복수의 게이트선 중 대응하는 1개가 선택되었을 때에, 복수의 데이터선 중 대응하는 1개와 전기적으로 접속되어, 표시전압을 기록할 수 있고, 계조전압회로는, 고전압원 및 저전압원의 사이에 직렬접속된, 계조수에 따른 개수의 복수의 분압저항과, 상기 복수의 분압저항간의 접속노드에 대응해서 설치된, 전류증폭회로와를 포함한다.
상기 전류증폭회로는 제1 및 제2 전류증폭 유닛을 포함하고, 제1 및 제2 저류증폭 유닛의 각각은 입력노드 및 출력노드의 전압차에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와, 제어노드의 전압에 따른 전압 및 전류를 출력노드에 생성하기 위한 출력회로와, 제1 및 제2 노드의 소정의 한쪽과 제어노드와의 사이에 설치된 귀환루프 스위치를 포함하고, 차동증폭회로 및 출력회로는 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 출력노드의 전압을 입력노드의 전압을 일치시키도록 동작하고, 또한, 귀환루프 스위치는 귀환루프의 형성에 의해 출력노드의 전압이 입력노드의 전압과 동등하게 된 후 오프되고, 제1 전류증폭 유닛 중의 출력회로는 대응한 제어노드의 전압에 따른 전류를 출력노드로 유입시키고, 또한, 제2 전류증폭유닛 중의 출력회로는 대응한 제어노드의 전압에 따른 전류를 출력노드로 유출시키며, 제1, 제2 전류증폭유닛의 입력노드끼리는 전기적으로 접속되어, 복수의 분압저항 사이의 접속노드와 접속되고, 제1 및 제2 전류증폭유닛의 출력노드끼리는 전기적으로 접속되고 또한 대응한 계조전압노드와 접속된다.
본 발명에 의한 전류증폭회로는, 차동증폭회로 및 출력회로에 의해 형성되는 귀환루프에 의해, 출력노드의 전압이 입력노드의 전압과 동등이 된 후는, 해당 귀환루프를 차단하고, 그 이후에는, 귀환루프의 차단시에서의 제어노드의 전압에 따른 전압·전류를 출력노드에 생성시킬 수 있다. 따라서, 외란 노이즈 등의 영향에 의한 출력노드에 전압변동이 생겨도 발진동작이 생기지 않고, 출력노드의 전압 및 전류를 안정화하는 것이 가능하다. 이때, 출력노드의 전압은, 제어노드로부터의 누설전류에 의해 시간과 함께 변화될 가능성이 있지만, 일정 시간 내이면 거의 변화하지 않는다.
또한, 동작전류 스위치에 의해, 귀환루프의 차단 후에는 차동증폭회로의 동작전류를 정지할 수 있으므로, 저소비 전력화를 도모할 수 있다.
본 발명에 의한 액정표시장치에서는, 상기한 전류증폭회로를 각 데이터선의 데이터선 구동회로로서 적용한다. 따라서, 표시신호에 따른 표시전압을, 발진동작을 방지해서 정확하고 또한 안정적으로 각 데이터선에 구동할 수 있다. 또한 데이터선의 개수만큼 배치할 필요가 있는 데이터선 구동회로의 소비전력이 억제되므로, 액정표시장치 전체에서의 소비전력이 억제된다.
본 발명의 다른 구성에 의한 액정표시장치에서는, 상기한 전류증폭회로를 계조전압회로에 있어서, 직렬접속된 분압저항에 의해 분압된 계조전압을 입력전압으로서 배치된다. 계조전압을 분압전압으로부터 직접 생성하지 않고, 전류증폭회로에 의해 생성함으로써, 분압저항의 각 저항값을 높게 해서 계조전압회로 소비전력을 감소하는 것이 가능하게 된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음 상세한 설명으로부터 명백해질 것이다.
[발명의 실시예]
이하에서, 본 발명의 실시예에 대하여 도면을 참조해서 상세히 설명한다. 이때, 도면에서 동일한 부호는 동일 또는 해당 부분을 나타내는 것으로 한다.
(실시예 1)
본 발명의 실시예 1에 따른 전류증폭회로의 회로구성을 나타내는 회로도이다.
도 1을 참조하여, 실시예 1에 따른 전류증폭회로 100은, 차동증폭회로(11)와 출력회로(20)와, 「귀환루프 스위치」로서 설치되는 스위치 소자 S1을 구비한다.
차동증폭회로 11은 도 26에 나타낸 차동증폭회로 10과 비교하여, 동작전류원(15) 및 커렌트 미러앰프(30)에 부가하여, 「동작전류 스위치」로서 설치되는 스위치 소자 S2를 포함하는 점에서 다르다. 동작전류원(15) 및 커렌트 미러앰프(30)에 대해서는, 도 26에 나타낸 것이라고 동일하므로 상세한 설명은 반복하지 않는다.
스위치 소자 S2는 전압원 노드 N1(고전압원) 및 전압원 노드 N2(저전압원)의 사이에, 동작전류원(15)과 직렬로 접속된다. 도 1의 구성예에서는, 스위치 소자 S2는 전압원 노드 N2 및 노드 N8의 사이에 동작전류원(15)과 직렬로 접속된다. 이때, 스위치 소자 S2는 동작전류 I1의 경로를 차단하면 되므로, 전압원 노드 N1 및 노드 N5의 사이에 배치해도 된다.
스위치 소자 S1 및 S2는 도시하지 않은 제어신호에 의해 그 개폐가 제어가능하다. 스위치 소자 S2의 온일 때에는, 커렌트 미러앰프(30)에 동작전류가 공급되어, 도 26에서 설명한 바와 같이, 「제1 노드」 및 「제2 노드」에 해당하는 노드 N6 및 N7에, 입력노드 Ni 및 출력노드 No의 전압차(즉, VO-VI)를 증폭한 전압차가 발생한다.
출력회로(20)의 구성은, 도 26에 나타낸 것과 기본적으로는 동일하다. 출력 트랜지스터 Q5P의 게이트와 접속되는 노드 Ng는 「제어노드」에 해당하고, 스위치 소자 S1을 통해, 커렌트 미러앰프(30)의 출력노드 N6과 접속된다. 이때, 「전류제한회로」인 정전류원(25)은, 저항소자로 치환가능하다. 저항소자를 사용한 경우에는, 회로를 간략화할 수 있다.
또한, 출력회로(20)에서는, 도 26에 나타낸 지배극 보상용의 용량소자 Cc 대신에, 미러 보상을 위한 미러보상용량(27) 혹은 폴·제로 보상을 위한 보상 소자군(28)(커패시터 및 저항)을 용량소자 Cc 대신에 사용할 수도 있다. 또한, 전압원 노드 N3 및 노드 Ng 사이에, 제어노드 Ng의 전압 즉 출력 트랜지스터 Q5P의 게이트 전압을 유지하기 위한 저장용량(26)을 설치하는 것이 바람직하다.
이때, 이후의 각 구성예에서는, 저장용량(26), 미러보상용량(27) 및 보상 소자군(28)의 도시를 생략하지만, 이들 소자군 중 적어도 일부를 도 1의 구성예와 동일하게 배치하는 것도 가능하다.
이때, 고전압측의 전압원 노드 N1 및 N3으로부터 각각 공급되는 고전압 VH1 및 VH2는 동일전압으로 해도 되고, 마찬가지로, 저전압측의 전압원 노드 N2 및 N4로부터 각각 공급되는 저전압 VL1 및 VL2를 동일전압으로 해도 된다.
다음에, 도 2를 사용하여 도 1에 나타낸 전류증폭회로의 동작을 설명한다.
도 2를 참조하여, 시간 t1에서, 입력전압 VI가 V1로부터 V2로 변화된 후, 시간 t2에서, 스위치 소자 S1 및 S2가 온된다.
이에 따라, 커렌트 미러앰프(30)에의 동작전류공급이 개시되는 동시에, 귀환루프의 형성에 의해, 도 26에 나타낸 전류증폭회로 100#과 동일한 동작이 실행되고, 출력전압 VO가 서서히 V1로부터 V2에 근접해 간다. 이때, 스위치 소자 S1 및 S2의 턴온은 반드시 동시에 하지 않아도 되고, 또한 시간 t1보다 전에 스위치 소자 S1 및 S2가 온되어도 된다.
귀환루프의 형성에 의해 출력전압 VO가 입력전압 VI(=V2)와 동등하게 된 후의 시간 t3에서, 스위치 소자 S1이 턴오프되어, 해당 귀환루프가 차단된다. 이에 따라 이후의 노드 Ng의 전압은, 시간 t3에서의 전압, 즉, 출력노드 No를 V2로 하기 위한 출력 트랜지스터 Q5P의 게이트 전압으로부터, 커렌트 미러앰프(30)의 출력에 관계없이 변화하지 않는다.
노드 Ng의 전압은, 출력 트랜지스터 Q5p의 게이트 용량을 주로 하는 기생용량 및 저장용량(26)에 의해 유지된다. 즉, 저장용량(26)을 설치함으로써, 노드 Ng에서의 전압보관 유지시간을 길게 할 수 있다.
시간 t3보다 후의 시간 t4에서, 스위치 소자 S2가 턴오프 되어, 커렌트 미러앰프(30)로의 동작전류의 공급이 정지된다. 스위치 소자 S3의 오프에 의한 귀환루프의 차단 후에는, 커렌트 미러앰프(30)에 의한 차동증폭동작이 정지되어도, 출력전압 VO가 입력전압 VI와 동등해지도록 제어한 후에, 출력노드 No에 전류를 공급할 수 있기 때문이다.
따라서, 실시예 1에 따른 전류증폭회로 100은, 출력전압 VO의 안정 후에 귀환루프를 차단함으로써, 외란 노이즈 등의 영향에 의한 출력노드 No의 전압변동이 생겨도 발진동작이 생기지 않고, 출력노드 No의 전압 및 전류를 안정화하는 것이 가능하고, 또한, 커렌트 미러앰프(30)의 동작전류를 정지함으로써 저소비 전력화를 도모할 수 있다.
이때, 스위치 소자 S1 및 S2를 동시에 턴오프한 경우에는, 스위치 소자 S2의 오프에 응답해서 커렌트 미러앰프(30)의 동작이 정상적으로 행해지지 않게 되고, 스위치 소자 S1의 턴오프시에서의 노드 Ng의 전압이, 출력전압 VO=입력전압 VI가 되는 소망값으로부터 변동할 우려가 있다. 이 때문에, 도 2에 나타낸 바와 같이, 출력 트랜지스터 Q5P가 원하는 게이트 전압이 노드 Ng에 확보되고나서, 커렌트 미러앰프(30)의 동작전류를 차단하도록, 스위치 소자 S1의 오프 후, 소정시간 경과 후에 스위치 소자 S2를 턴오프하는 시퀸스로 하고 있다.
이때, 전술한 바와 같이 스위치 소자 S1의 오프 타이밍(시간 t3)은, 귀환루프의 형성에 의해 출력전압 VO가 입력전압 VI(=V2)와 동등하게 된 후로 할 필요가 있다. 예를 들면, 귀환루프 형성시에서의 동작을 해석함으로써, 출력전압 VO의 제어에 필요한 소요시간을 미리 구해 두고, 해당 소요시간의 경과를 검지(감지)하는 타이머(도시하지 않음)를 설치하고, 스위치 소자 S1의 오프 타이밍을 지시하는 구성으로 할 수 있다. 혹은, 노드 N6 및 N7의 전압차, 즉 출력전압 VO 및 입력전압 VI의 전압차에 따라, 스위치 소자 S1의 오프 타이밍을 지시하는 구성으로 해도 된다.
출력 트랜지스터 Q5P의 게이트 전압은 누설 전류에 의해 시간과 함께 저하되어 가지만, 일정시간 내이면 거의 변화되지 않는다. 예를 들면, 전류증폭회로 100을 액정표시장치에 적용하는 경우에는, 출력노드 No의 전압은 1행의 게이트선의 선택시간(일반적으로는 수십 μ초) 동안 유지되면 충분하기 때문에, 실용상, 출력 트랜지스터의 게이트 전압저하가 문제가 안되는 범위에서 사용할 수 있다.
(실시예 1의 변형예 1)
도 3을 참조하여, 본 발명의 실시예 1의 변형예 1에 따른 전류증폭회로 101은, 차동증폭회로(11)와, 스위치 소자(S1)와, 출력회로(22를 구비한다. 실시예 1의 변형예 1에 따른 전류증폭회로 101은, 출력회로 20 대신에 출력회로 22를 구비하는 점에서, 실시예 1에 따른 전류증폭회로 100과 다르다.
출력회로 22는, 정전류원(25) 및 n형 트랜지스터의 출력 트랜지스터 Q5N을 포함한다. 정전류원(25)은, 전압원 노드 N3(고전압원) 및 출력노드 No의 사이에 접속되고, 제한된 일정전류 I2를 전압원 노드 N3으로부터 출력노드 No에 흐르게 한다.
출력 트랜지스터 Q5N은 노드 Ng와 접속된 게이트를 갖고, 또한, 출력노드 N.및 전압원 노드 N4(저전압원)의 사이에 접속된다. 노드 Ng는 전류증폭회로 100과 마찬가지로, 「귀환루프 스위치」인 스위치 소자 S1을 통해 커렌트 미러앰프(30)의 노드 N6과 접속된다.
이때, 스위치 소자 S1 및 S2는 전류증폭회로 100과 마찬가지로 도 2에 따라 제어된다.
이러한 구성으로 해도, 전류증폭회로 100과 마찬가지로, 발진동작의 방지에 의한 동작 안정화 및 저소비전력화를 달성하고, 출력노드 No의 전압을 입력노드 Ni의 전압과 동등하게 제어할 수 있다. 이때, 출력회로 22는 도 1에 나타낸 출력회로(20)와 다르고, 출력노드 No로부터 출력전류를 유출시킨다. 즉, 실시예 1의 변형예 1에 따른 전류증폭회로 101은 「풀형」의 전류증폭회로이다. 이에 대하여 출력회로 21이 출력노드에 출력전류를 유입시키는 전류증폭회로 100은, 「푸시형」의 전류증폭회로이다.
(실시예 1의 변형예 2)
도 4를 참조하여, 본 발명의 실시예 1의 변형예 2에 따른 전류증폭회로 102는 차동증폭회로(12)와, 출력회로(20)와, 스위치 소자 S1을 갖는다. 실시예 1의 변형예 2에 따른 전류증폭회로 102는, 차동증폭회로 11 대신에 차동증폭회로 12를 구비하는 점에서, 실시예 1에 따른 전류증폭회로 100과 다르다.
차동증폭회로 12는, 동작전류원(15)과, 커렌트 미러앰프(31)와, 「동작전류 스위치」로서 설치되는 스위치 소자 S2를 갖는다. 즉, 차동증폭회로 12는, 도 1에 나타낸 차동증폭회로 11과 비교하여, 커렌트 미러앰프 30 대신에 커렌트 미러앰프 31을 갖는 점에서 다르다.
커렌트 미러앰프(31)는, n형 트랜지스터를 부하로 하도록 구성되고, 1쌍의 커런트 미러 하로서 설치되는 n형 트랜지스터 QIN, Q2N과, 차동입력을 받는 1쌍의 입력 트랜지스터로서 설치되는 p형 트랜지스터 Q3P, Q4P를 갖는다.
n형 트랜지스터 QIN은 노드 N6 및 N8의 사이에 전기적으로 접속되고, n형 트랜지스터 Q2N은 노드 N7 및 N8의 사이에 전기적으로 접속된다. 노드 N8은 전압원 노드 N2와 접속된다. n형 트랜지스터 QIN 및 Q2N의 각 게이트는, 노드 N7과 접속된다.
p형 트랜지스터 Q3P는 노드 N5 및 N6 사이에 전기적으로 접속되고, p형 트랜지스터 Q4P는, 노드 N5 및 N7의 사이에 전기적으로 접속된다. p형 트랜지스터 Q3P의 게이트는 입력노드 Ni와 접속되고, 트랜지스터 Q4P의 게이트는 출력노드 No와 접속된다. 이렇게, 커렌트 미러앰프(31)는, 부하 트랜지스터 및 입력 트랜지스터의 도전형이 다른 점만이 커렌트 미러앰프(30)와 다르고, 그 동작, 즉 노드 N6 및 N7에 생기는 전압에 대해서는, 커렌트 미러앰프(30)와 동일하다.
스위치 소자 S1은, 커렌트 미러앰프(31)의 출력노드 N6과, 출력 트랜지스터 Q5P의 게이트와 접속된 노드 Ng와의 사이에 접속된다. 스위치 소자 S2는 전압원 노드 N1 및 노드 N5의 사이에, 동작전류원(15)과 직렬로 접속되고, 커렌트 미러앰프(31)의 동작전류를 공급 혹은 차단한다.
따라서, 실시예 1의 변형예 2에 따른 전류증폭회로 102에서도, 스위치 소자 S1 및 S2를 도 2에 나타낸 것과 동일하게 제어함으로써, 전류증폭회로 100과 동일한 동작을 실현할 수 있다. 즉, 발진동작을 방지한 동작 안정화가 높은, 저소비전력의 푸시형의 전류증폭회로를 실현할 수 있다.
(실시예 1의 변형예 3)
도 5는 본 발명의 실시예 1의 변형예 3에 따른 전류증폭회로의 구성을 나타내는 회로도이다.
도 5를 참조하여, 실시예 1의 변형예 3에 따른 전류증폭회로 103은, 차동증폭회로(12)와, 출력회로(22)와, 스위치 소자(S1)를 구비한다.
차동증폭회로 12는, 도 4에 나타낸 것과 마찬가지로, n형 트랜지스터를 부하로 하는 커렌트 미러앰프(31)를 포함한다. 출력회로 22는, 도 3에 나타낸 것과 동일한 풀형의 출력회로이다.
스위치 소자 S1은, 커렌트 미러앰프(31)의 출력노드 N6과, 출력 트랜지스터 Q5N의 게이트와 접속되는 노드 Ng와의 사이에 설치된다. 이렇게, n형 트랜지스터를 부하로 하는 커렌트 미러앰프를 포함하는 차동증폭회로(12)와, 풀형의 출력회로(22)와의 조합에 의해서도, 스위치 소자 S1 및 S2를 도 2에 나타낸 것과 동일하게 제어함으로써, 실시예 1에 따른 전류증폭회로 100과 동일한 동작을 실현할 수 있다. 즉, 발진동작을 방지한 동작 안정화가 높은, 저소비전력의 풀형의 전류증폭회로를 실현할 수 있다.
(실시예 2)
도 6을 참조하여, 본 발명의 실시예 2에 따른 전류증폭회로 104는, 차동증폭회로(11)와, 스위치 소자(S1)와, 출력회로(21)를 구비한다. 실시예 2에 따른 전류증폭회로 104는, 출력회로 20 대신에 출력회로 21을 구비하는 점에서, 실시예 1에 따른 전류증폭회로 100과 다르다.
출력회로 21은 도 1에 표시된 출력회로 20과 마찬가지로, 출력노드 No에 출력전류를 유입시키는 푸시형이지만, 출력 트랜지스터의 극성이 출력회로 20과는 다르다. 출력회로 21에서는, n형 트랜지스터인 출력 트랜지스터 Q5N의 드레인 및 소스는 전압원 노드 N3(고전압원) 및 출력노드 No와 각각 접속된다. 즉, 출력 트랜지스터 Q5N은 소스 폴로어 접속되어 있다.
이와 같이 출력 트랜지스터의 극성이 출력회로 20과 반대이기 때문에, 커렌트 미러앰프(30)에서, 부하 트랜지스터인 p형 트랜지스터 Q1P 및 Q2의 각 게이트는 노드 N6과 접속된다. 또한, 「귀환루프 스위치」인 스위치 소자 S1은, 노드 N7과 노드 Ng(즉, 출력 트랜지스터 Q5N의 게이트)와의 사이에 접속된다. 스위치 소자 S1 및 S2는 도 2에 나타낸 시퀸스와 마찬가지로 제어된다.
이에 따라 실시예 2에 따른 전류증폭회로 104에서는, 실시예 1에 따른 전류증폭회로 100과 마찬가지로, 출력전압 VO의 안정 후에 귀환루프를 차단함으로써, 발진동작을 방지해서 동작 안정성을 향상한 푸시형의 전류증폭회로를 실현할 수 있다. 또한, 출력회로 21이 n형 트랜지스터를 사용한 소스 폴로어 회로구성이 되어 있으므로, 일본 특허공개 2000-148263호 공보에도 개시되어 있는 바와 같이, 귀환루프의 형성 중에서도 발진이 발생하기 어렵다는 이점을 가지고 있다. 이 때문에, 동작 안정성을 더욱 향상할 수 있다.
이때, 출력회로(21)에서 출력 트랜지스터를 n형 트랜지스터로 함으로써, 출력 트랜지스터 Q5N에서의 임계치전압 강하만큼만, 커렌트 미러앰프(30)로부터의 출력전압을 높게 할 필요가 있다. 이 때문에, 커렌트 미러앰프(30)의 고전압인 고전압 VH1을 높게 할 필요가 있으므로, 소비 전류의 증대가 걱정된다.
그러나, 실시예 2에 따른 전류증폭회로(104)에서는, 출력전압 VO의 안정 후에 스위치 소자 S2를 턴오프해서 커렌트 미러앰프(30)의 동작전류를 차단함으로써, 고전압 VH1의 상승에 의한 소비전력증가라는 악영향을 억제 할 수 있다.
이에 따라 실시예 2에 따른 구성으로 함으로써, 발진동작이 방지되었기보다 동작 안정화가 높은 푸시형의 전류증폭회로를, 저소비전력으로 실현할 수 있다.
(실시예 2의 변형예 1)
도 7을 참조하여, 본 발명의 실시예 2의 변형예 1에 따른 전류증폭회로(105)는 차동증폭회로(11)와, 스위치 소자 S1과, 출력회로(23)를 구비한다. 실시예 2의 변형예 1에 따른 전류증폭회로 105는 출력회로 22 대신에 출력회로 23을 구비하는 점에서, 실시예 1의 변형예 1에 따른 전류증폭회로 101과 다르다.
출력회로 23은 도 3에 표시된 출력회로 22와 마찬가지로, 출력노드 No로부터 출력전류를 유출시키는 풀형이지만, 출력 트랜지스터의 극성이 출력회로 22와는 다르다. 출력회로 23에서는, p형 트랜지스터인 출력 트랜지스터 Q5P의 드레인 및 소스는, 전압원 노드 N4(저전압원) 및 출력노드 No와 각각 전기적으로 접속되어 있다. 즉, 출력 트랜지스터 Q5P는 소스 폴로어 접속되어 있다.
이와 같이 출력 트랜지스터의 극성이 출력회로 22와 반대이기 때문에, 커렌트 미러앰프(30)는 도 6과 동일한 구성으로 되어 있다. 따라서, 「귀환루프 스위치」인 스위치 소자 S1에 대해서도, 노드 N7과 노드 Ng(즉, 출력 트랜지스터 Q5P의 게이트)와의 사이에 접속된다. 전류증폭회로(105)에서도, 스위치 소자 S1 및 S2는, 도 2에 나타낸 시퀸스와 마찬가지로 제어된다.
이에 따라, 실시예 2의 변형예 1에 따른 전류증폭회로(105)에서는, 실시예 1의 변형예 1에 따른 전류증폭회로 101과 마찬가지로, 출력전압 VO의 안정 후에 귀환루프를 차단함으로써, 발진동작을 방지해서 동작 안정성을 향상한 풀형의 전류증폭회로를 실현할 수 있다. 또한, 출력회로 23이 p형 트랜지스터를 사용한 소스 폴로어 회로구성으로 되어 있으므로, 귀환루프의 형성 중에 있어서도 발진이 발생하기 어렵다는 이점을 가지고 있다. 이 때문에, 동작 안정성을 더욱 향상할 수 있다.
이때, 출력회로 23에서 출력 트랜지스터를 p형 트랜지스터로 함으로써, 출력 트랜지스터 Q5P에서의 임계치전압만큼만, 커렌트 미러앰프(30)의 저전압원인 저전압 VL1을 낮게 할 필요가 있으므로, 소비 전류의 증대가 걱정된다.
그러나, 실시예 2의 변형예 1에 의한 전류증폭회로(105)에서는, 출력전압 VO의 안정 후에 스위치 소자 S2를 턴오프해서 커렌트 미러앰프(30)의 동작전류를 차단함으로써, 저전압 VL1의 저하에 의한 소비전력증가라는 악영향을 억제 할 수 있다. 이에 따라 실시예 2의 변형예 1에 따른 구성으로 함으로써, 발진동작이 방지되기보다 동작 안정화가 높은 풀형의 전류증폭회로를, 저소비전력으로 실현할 수 있다.
(실시예 2의 변형예 2)
도 8을 참조하여, 실시예 2의 변형예 2에 따른 전류증폭회로(106)는, 차동증폭회로(12)와, 스위치 소자(S1)와, 전류증폭회로(21)를 구비한다. 실시예 2의 변형예 2에 따른 전류증폭회로 106은, 실시예 2에 따른 전류증폭회로 104(도 6)와 비교하고, 차동증폭회로 11 대신에 차동증폭회로 12를 구비하는 점에서 다르다.
차동증폭회로 12는 도 4에 나타낸 것과 마찬가지로, n형 트랜지스터를 부하로 하는 커렌트 미러앰프(31)를 포함한다. 출력회로 21은, 도 6에 나타낸 바와 같이, 소스 폴로어 접속된 n형의 출력 트랜지스터 Q5N을 갖는 푸시형의 출력회로이다.
스위치 소자 S1은 커렌트 미러앰프(31)의 출력노드 N7과, 출력 트랜지스터 Q5N의 게이트와 접속되는 노드 Ng와의 사이에 설치된다. 이렇게, n형 트랜지스터를 부하로 하는 커렌트 미러앰프를 포함하는 차동증폭회로 12와, 푸시형의 출력회로 21과의 조합에 의해서도, 스위치 소자 S1 및 S2를 도 2에 나타낸 것과 동일하게 제어함으로써, 실시예 2에 따른 전류증폭회로 104와 동일한 동작을 실현할 수 있다. 즉, 발진동작이 방지되기보다 동작 안정화가 높은 푸시형의 전류증폭회로를, 저소비전력으로 실현할 수 있다.
(실시예 2의 변형예 3)
도 9를 참조하여, 실시예 2의 변형예 3에 따른 전류증폭회로 107은 차동증폭회로 12와, 스위치 소자 S1과, 출력회로 23을 구비한다. 실시예 2의 변형예 3에 따른 전류증폭회로 106은, 실시예 2의 변형예 1에 따른 전류증폭회로 105(도 7)와 비교하여, 차동증폭회로 11 대신에 차동증폭회로 12를 구비하는 점에서 다르다.
차동증폭회로 12는 도 4에 나타낸 것과 마찬가지로, n형 트랜지스터를 부하로 하는 커렌트 미러앰프(31)를 포함한다. 출력회로 23은, 도 7에 나타낸 바와 같이, 소스 폴로어 접속된 p형의 출력 트랜지스터를 갖는 풀형의 출력회로이다.
스위치 소자 S1은 커렌트 미러앰프(31)의 출력노드 N7과, 출력 트랜지스터 Q5P의 게이트와 접속되는 노드 Ng와의 사이에 설치된다. 이렇게, n형 트랜지스터를 부하로 하는 커렌트 미러앰프를 포함하는 차동증폭회로 12와, 풀형의 출력회로 23과의 조합에 의해서도, 스위치 소자 S1 및 S2를 도 2에 나타낸 것과 마찬가지로 제어함으로써, 실시예 2의 변형예 1에 따른 전류증폭회로(105)와 동일한 동작을 실현할 수 있다. 즉, 발진동작이 방지되기보다 동작 안정화가 높은 풀형의 전류증폭회로를, 저소비전력으로 실현할 수 있다.
이때, 실시예 1 및 2 및 그것들의 변형예에서는, 커렌트 미러앰프 및 출력 트랜지스터에서의 트랜지스터의 극성(도전성)에 관한 여러가지의 변동을 예시했지만, 동일 사이즈(게이트 폭/게이트 길이)에서는 n형 트랜지스터 쪽이 p형 트랜지스터보다도 전류구동능력이 크므로, 커렌트 미러앰프에서의 부하 트랜지스터 및 출력 트랜지스터에는 n형 트랜지스터를 사용하는 쪽이, 회로의 소형화에 유리하다.
(실시예 3)
실시예 1 및 2 및 그것들의 변형에 따른 전류증폭회로(100∼107)의 각각에서는 출력전압 VO의 안정 후에 스위치 소자 S1의 턴오프에 의해 귀환루프를 차단함으로써 발진동작을 방지하여 동작 안정성을 향상하고 있다. 귀환루프의 차단 후에는, 출력 트랜지스터의 게이트 전압이 원하는 레벨로 유지됨으로써, 출력전압 VO가 유지된다.
실제의 회로에서는, 스위치 소자 S1은 p형 트랜지스터 단독, n형 트랜지스터 단독 혹은, 양자의 병렬접속에 의해 실현된다. 따라서, 스위치 소자 S1을 구성하는 트랜지스터의 게이트 전극과 소스 전극 혹은 드레인 전극과의 사이에 존재하는 기생용량에 의해, 스위치 소자 S1의 턴오프시에, 노드 Ng의 전압, 즉 출력 트랜지스터의 게이트 전압이, 스위치 소자 S1의 턴오프 직전에 원하는 레벨로부터 벗어나 버린다, 소위 피드스루가 발생해 버린다.
이러한 피드스루에 대해서는, 도 1에 나타낸 저장용량(26)의 배치가 어느 정도의 효과를 가지지만, 실시예 3에서는, 피드스루를 보상하기 위한 회로구성에 대하여 설명한다.
도 10은 본 발명의 실시예 3에 따른 전류증폭회로의 회로구성을 나타내는 회로도이다.
도 10을 참조하여, 실시예 3에 따른 전류증폭회로 110은, 도 6에 나타낸 전류증폭회로 104의 구성에 더하여, 피드스루 보상회로(50)를 더 구비한다.
피드스루 보상회로 50은, 커패시터(52)와, 「제1 보상 스위치」에 해당하는 스위치 소자 S3과, 「제2 보상 스위치」에 해당하는 스위치 소자 S4를 포함한다.
스위치 소자 S3은 입력노드 Ni 및 노드 N10의 사이에 접속되고, 스위치 소자 S4는 노드 N10 및 출력노드 No의 사이에 접속된다. 커패시터 52는, 「제어노드」인 노드 Ng와, 노드 N10의 사이에 접속된다.
도 11은 도 10에 표시된 피드스루 보상회로 50의 동작을 설명하는 동작파형도이다.
도 11을 참조하여, 스위치 소자 S4는 「귀환루프 스위치」인 스위치 소자 S1과 동일한 타이밍으로, 시간 t2에 턴온되어, 시간 t3에서 턴오프된다. 도 2에서 설명한 바와 같이, 스위치 소자 S1의 턴오프값에서, 노드 Ng의 전압은 출력전압 VO를 입력전압 VI와 동등하게 할 수 있는 출력 트랜지스터 Q5N의 게이트 전압 Vg로 되어있다.
이 상태로부터 스위치 소자 S1이 턴오프되면, 노드 Ng에 -ΔV1의 피드스루 전압변동이 생긴다. 피드스루 보상회로 50중의 커패시터 52의 용량을 노드 N10의 기생용량보다도 충분히 크게 설계하면, 노드 Ng에서의 전압변동 -ΔV1은, 커패시터 52에 의해 거의 100% 노드 N10에 전달된다.
마찬가지로, 스위치 소자 S4의 턴오프에 의해, 노드 N10에 피드스루에 의한 전압변동 -ΔV4가 생기고, 전압변동 -ΔV4는 노드 Vg로 거의 100% 전달된다. 이에 따라 시간 t3을 경계로, 노드 N10 및 노드 Ng의 전압은, 각각 -ΔVg(ΔVg=ΔV1+ΔV4) 저하한다.
다음에, 시간 t3보다 후의 시간 t5에 스위치 소자 S3이 온되면, 노드 N10의 전압은, 저임피던스 상태에 있는 입력노드 Ni의 전압, 즉 입력전압 VI와 같아진다. 즉, 노드 N10의 전압은, 시간 t3에서의 전압저하분에 해당하는 ΔVg만큼 상승한다. 이 전압변화는, 커패시터 52를 통한 용량결합에 의해, 노드 Ng에 전달되므로, 노드 Ng의 전압은, 시간 t3에서의 스위치 소자 S1의 턴오프 직전에서의 원하는 레벨의 게이트 전압 Vg로 복귀환다. 이렇게, 피드스루 보상회로 50에 의해 노드 Ng에서의 피드스루를 캔슬함으로써, 실시예 3에 따른 전류증폭회로 110에서는 출력전압 VO가 안정적으로 유지된다.
이때, 피드스루 보상회로 50 중의 커패시터 52는, 귀환루프가 차단되는 스위치 소자 S1 및 S4의 오프 기간에서는, 도 1에 나타낸 저장용량 26으로서 작용한다. 이 때문에, 전술한 피드스루 캔슬효과에 더하여, 귀환루프의 차단시에 있어서 출력 트랜지스터의 게이트 전압 유지시간을 길게 해서 출력전압 VO의 제어성을 향상할 수 있다.
(실시예 3의 변형예)
도 12를 참조하여, 본 발명의 실시예 3의 변형예에 따른 전류증폭회로 111은, 도 10에 나타낸 전류증폭회로 110의 구성과 비교하여, 피드스루 보상회로 50 대신에 피드스루 보상회로 51을 구비하는 점에서 다르다.
피드스루 보상회로 51은, 스위치 소자 S3, S4 및 커패시터 52를 포함하지만, 스위치 소자 S4가 출력노드 No 및 입력 트랜지스터 Q4N의 게이트 사이의 귀환경로 중 설치되는 점이 피드스루 보상회로 50과 다르다. 즉, 입력 트랜지스터 Q4N의 게이트는, 노드 N10과 접속되고, 스위치 소자 S4를 통해 출력노드 No와 접속된다. 스위치 소자 S3, S4를 도 11에 나타내는 바와 같이 제어함으로써, 실시예 3의 변형예에 따른 전류증폭회로 111은 도 10에 나타낸 전류증폭회로 110과 마찬가지로 동작한다.
실시예 3의 변형예에 따른 전류증폭회로 111에서는, 스위치 소자 S4의 배치 개소의 배선 부분을 공유할 수 있으므로, 회로의 점유 면적을 삭감할 수 있다. 그러나, 입력 트랜지스터 Q4N이 노드 N10의 기생용량으로서 작용하게 된다는 결점이 생긴다.
이때, 실시예 3 및 그 변형예에서는, 실시예 2에 따른 전류증폭회로 104(도 6)에, 피드스루 보상회로 50 또는 51을 부가하는 구성을 예시했지만, 출력회로가 소스 폴로어 구성인 그 밖의 전류증폭회로(105∼107)에 대해서도, 피드스루 보상회로 50 또는 51을 부가하고, 피드스루를 캔슬해서 출력전압 VO를 정밀도 좋게 설정하는 것이 가능하다.
(실시예 4)
실시예 4에서는 실시예 1∼3 및 그것들의 변형예에서 설명했다, 풀형의 전류증폭회로와, 푸시형의 전류증폭회로와의 조합에 의해, 전류증폭회로를 구성한다.
도 13은 실시예 4에 따른 전류증폭회로 200의 구성을 나타내는 블록도이다.
도 13을 참조하여, 실시예 4에 따른 전류증폭회로 200은, 유출형(푸시형(source current type))의 전류증폭회로(210)와, 풀형(sink current type)의 전류증폭회로 220을 구비한다. 유출형의 전류증폭회로 210 및 유입형의 전류증폭회로 220의 입력노드 Ni 상호끼리 및 출력노드 No 상호끼리는 각각 전기적으로 접속되어 있다. 접속된 입력노드 Ni에는, 전류증폭회로 200에의 입력전압 VI가 입력되고, 마찬가지로, 접속된 출력노드 No에는, 전류증폭회로 200의 출력전압 VO가 생성된다.
유출형의 전류증폭회로 210으로서는, 지금까지 설명한 전류증폭회로 100, 102, 104, 106, 110, 111 및, 출력회로가 소스 폴로어 구성의 전류증폭회로 106에 피드스루 보상회로 50 또는 51을 부가한 전류증폭회로를 적용하는 것이 가능하다. 마찬가지로, 유입형의 전류증폭회로 220으로서는, 지금까지 설명한 전류증폭회로 101, 103, 105, 107 및 출력회로가 소스 폴로어 구성의 전류증폭회로 105, 107에 피드스루 보상회로 50 또는 51을 부가한 전류증폭회로를 적용하는 것이 가능하다.
유출형의 전류증폭회로 210에서는, 저소비전력을 위해 출력회로 20, 21에서 정전류원 25에 의한 일정전류 I2를 축소하면, 정방향(출력전압 VO의 상승방향)의 외란 노이즈에 대해서는 약한 구성으로 되어버린다. 마찬가지로, 유입형의 전류증폭회로 220에서는, 저소비전력화를 위해 일정전류 I2를 축소하면, 부방향(출력전압 VO의 저하방향)의 외란 노이즈에 대해서는 약한 구성으로 되어 버린다.
이에 대하여 실시예 4에 따른 전류증폭회로 200에서는, 유출형의 전류증폭회로 210 및 유입형의 전류증폭회로 220을 조합시킴으로써, 각 전류증폭회로에서의 일정전류 I2를 축소하여 저소비 전력화를 도모한 후에, 출력노드 No에서의 정 및 부 어느 하나의 방향의 외란 노이즈로 대해서도 억제 능력을 향상시킬 수 있다.
(실시예 4의 변형예)
도 14를 참조하여, 실시예 4의 변형예에 따른 전류증폭회로 201은, 실시예 4에 따른 전류증폭회로 200(도 13)과 비교하여, 전류증폭회로 210 및 220의 출력노드 No 사이에 접속된 스위치 소자 S5를 더 구비하는 점에서 다르다.
스위치 소자 S5는 입력전압 VI의 설정에 응답해서 전류증폭회로 210 및 220의 출력전압이 안정한 후에, 즉 도 2에서의 시간 t3 이후의 타이밍으로 온된다. 이에 따라 스위치 소자 S5가 턴온할 때까지는, 전류유출형의 전류증폭회로 210 및 전류유입형의 전류증폭회로 220의 출력노드 No의 사이는 분리된다.
이에 대하여 실시예 4에 따른 전류증폭회로 200에서는, 유출형의 전류증폭회로 210 및 유입형의 전류증폭회로 220의 출력노드 No의 사이가 항상 접속되는 구성으로 되기 위해, 전압원 노드 N3(고전압원) 및 전압원 노드 N4(저전압원)의 사이에, 푸시측의 출력회로 20, 21 중의 출력 트랜지스터 및 풀측의 출력회로 22, 23 중 출력 트랜지스터를 통한 관통전류경로가 형성되기 쉬워진다.
따라서, 실시예 4의 변형예에 따른 전류증폭회로 201에서는, 출력전압 VO가 안정할 때까지의 기간에서의 관통전류의 발생을 방지하여, 실시예 4에 따른 전류증폭회로 200과 동일한 효과에 더하여, 소비전력을 삭감할 수 있다.
(실시예 5)
실시예 5에서는, 실시예 1∼3 및 그것들의 변형예에 나타낸, 「동작전류 스위치」로서 동작하는 스위치 소자 S2와 동일한 기능을 갖는 전류공급회로의 구성에 대하여 설명한다.
도 15를 참조하여, 본 발명의 실시예 5에 따른 전류공급회로 230은 전압원 노드 N2(저전압원) 및 N8의 사이에 접속된 n형 트랜지스터 Q6N과, 스위치 소자 S6을 갖는다.
스위치 소자 S6은 소정전압 VB 및 저전압 VL1 중 어느 한쪽을 트랜지스터 Q6N의 게이트에 선택적으로 전달한다. 트랜지스터 Q6N의 게이트 전압이 저전압 VL1인 경우에는, 트랜지스터 Q6N은 턴오프되므로, 전압원 노드 N2로부터 노드 N8로의 공급전류는 제로가 되고, 커렌트 미러앰프(30, 31)로의 동작전류의 공급은 정지된다. 즉, 지금까지 설명한 스위치 소자 S2의 턴오프와 동일한 상태를 만들어 낼 수 있다.
이에 대하여 트랜지스터 Q6N의 게이트 전압이 소정전압 VB일 때에는, 트랜지스터 Q6N은, 전압원 노드 N2 및 노드 N8의 사이에 소정전압 VB에 따른 전류를 통과시킨다. 이 때문에, 소정전압 VB를, 커렌트 미러앰프(30, 31)의 동작전류 I1에 맞추어 적절하게 설정함으로써, 전류공급회로 230을, 지금까지 설명한 동작전류원(15)으로서 사용할 수 있다.
이 결과, 지금까지 설명한 전류증폭회로 100∼107, 110, 111에서, 동작전류원 15 및 스위치 소자 S2의 쌍을, 도 15에 나타낸 전류공급회로 230에 의해 치환하는 것이 가능하고, 그 회로구성을 간소화할 수 있다.
혹은, 실시예 5에 따른 전류공급회로 230은, 도 16에 나타내는 바와 같이 전압원 노드 N1(고전압원) 및 노드 N5의 사이에 전기적으로 접속된 p형 트랜지스터 Q6P 및 스위치 소자 S6으로 구성하는 것도 가능하다.
이 경우에는, 스위치 소자 S6은 스위치 소자 S2의 온기간에 대응해서 트랜지스터 Q6P의 게이트를 소정전압 VB#으로 접속하고, 스위치 소자 S2의 오프 기간에 대응해서 트랜지스터 Q6P의 게이트를 고전압 VH1과 접속한다.
이 결과, 지금까지 설명한 전류증폭회로 100∼107, 110, 111에서, 동작전류원 15 및 스위치 소자 S2의 쌍을, 도 16에 나타낸 전류공급회로 230에 의해 치환하는 것이 가능해지고, 그 회로구성을 간소화할 수 있다.
(실시예 6)
지금까지 설명한 전류증폭회로를 액정표시장치에 적용한 경우, 전류증폭회로는 폴리실리콘에 의한 박막트랜지스터(TFT)를 사용하여 구성되는 것이 일반적이다. 그러나, TFT의 임계치전압의 제조 변동이 일반적으로 크기 때문에, 커렌트 미러앰프 30(또는 31)에서의 입력 트랜지스터 Q3N, Q4N(또는 Q3P, Q4P)의 사이에 임계치전압의 차이가 생긴 경우에는, 차동증폭회로 11(또는 12)에 오프셋 전압이 발생하고, 출력전압 VO를 입력전압 VI로 설정할 수 없게 되어버리는 것이 예상된다. 실시예 5에서는, 이러한 오프셋 전압을 보상하는 것이 가능한 회로구성에 대하여 설명한다.
도 17은 실시예 5에 따른 전류증폭회로 300의 구성을 나타내는 블록도이다.
도 17을 참조하여, 실시예 5에 따른 전류증폭회로 300은, 실시예 1에 따른 전류증폭회로(100)와, 오프셋 보상회로(310)를 구비한다. 오프셋 보상회로(310)는 오프셋 전압 유지용의 커패시터(320)와, 복수의 스위치 소자(SA∼SC)를 포함한다.
스위치 소자 SA는, 전류증폭회로 100의 입력노드 Ni와, 입력전압 VI가 입력되는 노드 Ni#의 사이에 접속된다. 스위치 소자 SB는 출력노드 No 및 노드 N12의 사이에 접속된다. 스위치 소자 SC는 노드 N12 및 Ni#의 사이에 접속된다. 커패시터320의 일단은 입력노드 Ni와 접속되고, 타단은 노드 N12와 접속된다.
오프셋 보상회로 310은 이하에 설명하는 동작에 의해, 차동증폭회로 11에서의 오프셋 전압을 보상하여, 전류증폭회로 300이 입력전압 VI와 같은 출력전압 VO를 출력노드 No에 생성하도록, 입력노드 Ni의 전압을 수정한다.
우선, 스위치 소자 SA 및 SB가 온되는 동시에 스위치 소자 SC가 오프되어, 입력노드 Ni에 입력전압 VI가 전달되는 동시에, 커패시터 320의 타단이 출력노드 No와 접속된다. 이 상태에서, 전류증폭회로 100에서 스위치 소자 S1 및 S2(도 1 및 도 2)가 온된다. 이에 따라 전류증폭회로 100은 출력노드 No의 출력전압 VO를 입력노드 Ni에 전달된 입력전압 VI에 근접시키고자 동작한다.
전류증폭회로 100을 구성하는 TFT의 임계치전압 편차가 존재하지 않을 때에는, VI=VO가 되므로, 출력노드와 접속된 노드 N12 및 입력노드 Ni에는 전압차가 발생하지 않고, 오프셋 전압 Vof=0이 된다.
이에 대하여 TFT의 임계치전압 변동에 의해, VI≠VO가 되었을 경우에는, 오프셋 전압 Vof(Vof=VO-VI)가, 커패시터 320에 유지된다.
출력전압 VO가 정상상태에 도달한 후, 스위치 소자 SA 및 SB를 턴오프하는 한편, 스위치 소자 SC를 턴온한다. 이에 따라, 입력노드 Ni가 입력전압 VI와 절연되는 동시에, 커패시터 320의 타단이 입력전압 VI와 접속된다.
이에 따라, 노드 N12의 전압이 입력전압 VI가 되고, 커패시터 320에 의한 용량결합에 의해, 전류증폭회로 100의 입력노드 Ni의 전압은 VI-Vof가 된다. 따라서, 이 상태에서는, 오프셋 전압 Vof를 보상하도록, 전류증폭회로 100의 입력노드 Ni의 전압이 시프트(수정)되므로, 출력전압 VO는, 본래의 목표값인 입력전압 VI에 정확하게 설정된다.
이와 같이, 실시예 6에 따른 전류증폭회로 300에 의하면, 전류증폭회로 100을 액정표시장치 등에 적용하여, 임계치전압 변동이 비교적 큰 TFT로 구성한 경우에 있어서도, 출력전압 VO를 정확하게 생성 할 수 있다. 이때, 전류증폭회로 100 대신에, 실시예 1의 변형예 및 실시예 2 및 그 변형예에 따른 전류증폭회로 101∼107 혹은, 실시예 3 및 그 변형예에 따른 전류증폭회로를 적용하는 것도 가능하다.
(실시예 6의 변형예 1)
도 18을 참조하여, 실시예 6의 변형예 1에 따른 전류증폭회로 301은, 실시예 6에 따른 전류증폭회로 300과 비교하여, 오프셋 보상회로 310 대신에 오프셋 보상회로 311을 구비하는 점에서 다르다.
오프셋 보상회로 311은 오프셋 보상회로 310과 마찬가지로, 복수의 스위치 소자 SA∼SC 및 오프셋 전압유지용의 커패시터 320으로 구성된다. 그러나, 오프셋 보상회로 311에서는, 스위치 소자 SA는 기준전압 VR이 입력되는 노드 NR과 전류증폭회로 100의 입력노드 Ni의 사이에 설치된다. 또한, 스위치 소자 S2는 입력전압 VI가 입력되는 노드 Ni# 및 노드 N12의 사이에 설치된다. 스위치 소자 SC는 오프셋 보상회로 310과 마찬가지로, 노드 N12 및 출력노드 No의 사이에 설치된다.
오프셋 보상회로 311에서도, 오프셋 보상회로 310과 마찬가지로, 우선 스위치 소자 SA 및 SB가 온되는 동시에 스위치 소자 SC가 오프되어, 입력노드 Ni에 기준전압 VR이 전달되는 동시에, 커패시터 320의 타단이 출력노드 No와 접속된다. 이 상태에서, 전류증폭회로 100에서 스위치 소자 S1 및 S2가 온됨으로써, 입력노드 Ni 및 출력노드 No의 전압차, 즉 오프셋 전압 Vof=VO-VR이 커패시터 320에 유지된다.
출력전압 VO가 정상상태에 도달한 후, 스위치 소자 SA 및 SB를 턴오프하고, 스위치 소자 SC를 턴온함으로써, 입력노드 Ni가 기준전압 VR과 절연되는 동시에, 커패시터 320의 타단이 입력전압 VI와 접속된다.
이에 따라, 노드 N12의 전압이 입력전압 VI가 되고, 커패시터 320에 의한 용량결합에 의해, 전류증폭회로 100의 입력노드 Ni의 전압은 VI-Vof가 된다. 이와 같이, 오프셋 전압 Vof를 보상하도록, 전류증폭회로 100의 입력노드 Ni의 전압이 시프트(수정)되므로, 출력전압 VO는, 본래의 목표값인 입력전압 VI에 정확하게 설정된다.
특히, 실시예 6의 변형예 1에 따른 구성에서는, 입력전압 VI를 생성하는 신호원의 부하가 대폭 경감된다. 그 때문에 입력전압 VI가 일정전압이 아니라 시간 에 따라 고속으로 변화되는 신호인 경우에, 이러한 전류증폭회로를 사용하면, 입력전압 VI의 변화에 응답하여, 출력전압 VO를 정확하게 추종하여 설정하는 것이 가능하다.
(실시예 6의 변형예 2)
도 19를 참조하여, 실시예 6의 변형예 2에 따른 전류증폭회로 302는 유출형의 전류증폭회로 210과, 유입형의 전류증폭회로 220과, 오프셋 보상회로 310a, 310b와, 스위치 소자 S7 및 S8을 구비한다.
오프셋 보상회로 310a는, 유출형의 전류증폭회로 210에 대응해서 설치되고, 그 구성은, 도 17에 나타낸 오프셋 보상회로 310과 동일하다. 마찬가지로, 오프셋 보상회로 310b는 유출형의 전류증폭회로 220에 대응해서 설치되고, 그 구성은 도 17에 나타낸 오프셋 보상회로 310과 동일하다.
스위치 소자 S7은 전류증폭회로 302의 출력노드 No와, 유출형의 전류증폭회로 210의 출력노드 No1과의 사이에 설치된다. 스위치 소자 S8은 출력노드 No와, 유입형의 전류증폭회로 220의 출력노드 No1과의 사이에 설치된다.
다음에 전류증폭회로 302의 동작에 대하여 설명한다.
우선, 오프셋 보상회로 310a, 310b의 각각에서, 스위치 소자 SA 및 SB가 온하고, 스위치 소자 SC가 오프된 상태에서, 전류증폭회로 210 및 220이 스위치 소자 S1, S2의 온에 응답해서 동작하고, 커패시터 320a 및 320b에, 유출형의 전류증폭회로 210 및 유입형의 전류증폭회로 220에서의 오프셋 전압 Vofa 및 Vofb가 각각 유지된다.
이 단계에서는 스위치 소자 S7 및 S8은 턴오프되어 있다.
출력노드 No1 및 No2의 출력전압이 정상상태에 도달한 후에, 오프셋 보상회로 310a, 310b의 각각에 있어서, 스위치 소자 SC가 턴온되는 한쪽에서, 스위치 소자 SA 및 SB이 오프된다. 또한, 스위치 소자 S7 및 S8이 온되어, 유출형의 전류증폭회로 210 및 유입형의 전류증폭회로 220의 각각의 출력노드 No1 및 No2는 전류증폭회로 302의 출력노드 No와 접속된다.
이에 따라 전류유출형의 전류증폭회로 210 및 유입형의 전류증폭회로 220의 각각에서 오프셋 전압 Vofa 및 Vofb가 보상된 상태에서, 도 14에 나타낸 전류증폭회로 201과 마찬가지로, 출력전압 VO를 출력노드 No에 생성할 수 있다. 따라서, 실시예 4의 변형예를 따른 전류증폭회로 201과 동일한 동작을, 전류증폭회로를 구성하는 TFT의 임계치전압 변동을 보상해서 실현하는 것이 가능해진다. 이때, 오프셋 보상회로 310a, 310b의 각각에, 도 18에 나타낸 오프셋 보상회로 311을 적용하는 것도 할 수 있다.
(실시예 7)
실시예 7에서는 본 발명을 따른 전류증폭회로를 액정표시장치에 적용한 구성예에 대하여 설명한다.
도 20은 본 발명의 실시예 7에 따른 액정표시장치의 전체 구성을 나타내는 블록도이다.
도 20을 참조하여, 본 발명의 실시예 7에 따른 액정표시장치 410은, 액정 어레이부(420)와, 게이트 구동회로(430)와, 데이터 구동회로(440)를 구비한다.
액정 어레이부(420)는 행렬형으로 배치된 복수의 화소(425)를 포함한다. 화소의 행(「화소행」이라고도 이하 칭함)에 각각 대응하여, 게이트선 GL이 배치되고, 화소의 열(「화소열」라고도 이하 칭함)에 각각 대응하여, 데이터선 DL이 각각 설치된다. 도 20에는, 제1행의 제1열 및 제2열의 화소 및 이것에 대응하는 게이트선 GL1 및 데이터선 DL1, DL2가 대표적으로 표시되어 있다.
각 화소(425)는 대응하는 데이터선 DL과 화소노드 Np와의 사이에 설치되는 스위치 소자(426)와, 화소노드 Np 및 공통전극노드 Nc의 사이에 병렬로 접속되는 저장용량(427) 및 액정표시소자(428)를 갖는다. 화소노드 Np 및 공통전극노드 Nc의 사이의 전압차에 따라, 액정표시소자(428) 중의 액정의 배향성이 변화되고, 이것에 응답해서 액정표시소자(428)의 표시휘도가 변화된다. 이에 따라 데이터선 DL 및 스위치 소자(426)를 통해 화소노드 Np에 전달되는 표시전압에 따라, 각 화소의 휘도를 컨트롤하는 것이 가능해진다.
즉, 최대 휘도에 대응하는 전압차와, 최소 휘도에 대응하는 전압차와의 사이의 중간적인 전압차를 화소노드 Np와 공통전극노드 Nc와의 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 즉, 표시전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능해진다.
게이트 구동회로(430)는 소정의 주사 주기에 근거하여 게이트선 GL을 순차적으로 활성화한다. 스위치 소자(426)의 게이트는 대응하는 게이트선 GL과 접속된다. 따라서, 대응하는 게이트선 GL의 활성화(H레벨) 기간 중에 있어서, 화소노드 Np는 대응하는 데이터선 DL과 접속된다. 스위치 소자(426)는 일반적으로는, 액정표시소자(428)와 동일한 절연체기판(유리기판·수지기판 등) 상에 형성되는 TFT(Thin-Film Transistor) 소자로 구성된다. 화소노드 Np에 전달된 표시전압은, 저장용량(427)에 의해 유지된다.
데이터 구동회로(440)는 N 비트의 디지털 신호인 표시신호 SIG에 의해 단계적으로 설정되는 표시전압을 데이터선 DL로 출력한다. 도 20에서는, N=6인 경우, 즉, 표시신호 SIG가 표시신호비트(D0∼D5)로 이루어지는 경우가 예시된다. 6 비트의 표시신호 SIG에 근거하여 각 화소에 있어서, 26=64단계의 계조표시가 가능해진다. 또한, R(Red), G(Green) 및 B(Blue)의 각 1개의 화소로부터 1개의 컬러표시단위를 형성하면, 약 26만색의 컬러 표시가 가능해진다.
데이터 구동회로(440)는 시프트 레지스터(450)와 데이터 래치회로(452, 454)와, 계조전압회로(460)와, 디코드 회로(470)와, 데이터선 구동부(480)를 포함한다.
표시신호 SIG는 화소 425마다의 표시휘도에 대응해서 직렬로 생성된다. 즉, 각 타이밍에서의 표시신호비트(D0∼D5)는 액정 어레이부(420) 중의 1개의 화소(425)에서의 표시휘도를 나타내고 있다.
시프트 레지스터(450)는 표시신호 SIG의 설정을 전환할 수 있는 소정주기에 동기한 타이밍으로, 데이터 래치회로 452에 대하여, 표시신호비트(D0∼D5)의 삽입을 지시한다. 데이터 래치회로 452는, 직렬로 생성되는 1개의 화소행만큼의 표시신호 SIG를, 순서대로 삽입하여 유지한다.
1개의 화소행만큼의 표시신호 SIG가 데이터 래치회로 452에 삽입된 타이밍으로, 래치신호 LT의 활성화에 응답하여, 데이터 래치회로 452에 래치된 표시신호군은 데이터 래치회로 454에 전달된다. 계조전압회로 460은, 64단계의 계조전압 V1∼V64를, 계조전압노드 N1∼N64에 각각 생성한다.
디코드 회로(470)는 데이터 래치회로 454에 래치된 표시신호를 디코드하고, 해당 디코드에 근거하여 계조전압 V1∼V64를 선택한다. 디코드 회로(470)는 선택된 계조전압(V1∼V64 중 1개)을 표시전압으로서 디코드 출력노드 Nd에 생성한다. 이 구성예에서는, 디코드 회로(470)는, 데이터 래치회로 454에 래치된 표시신호에 근거하여 1행만큼의 표시전압을 병렬로 출력한다. 이때, 도 1에서는, 제1열째 및 제2열째의 데이터선 DL1, DL2에 대응하는 디코드 출력노드 Nd1, Nd2가 대표적으로 표시되어 있다.
데이터선 구동부(480)는 각 데이터선 DL에 대응해서 설치된 데이터선 구동회로(482)를 갖는다.
각 데이터선 구동회로(482)는 디코드 출력노드 Nd1, Nd2, …에 출력된 표시전압에 각각 대응한 아날로그 전압을 데이터선 DL1, DL2, …에 각각 구동한다. 해당 아날로그 전압의 구동시에, 각 데이터선 구동회로(482)는 대응한 데이터선 DL의 기생용량 및 선택된 화소(425)의 화소노드 Np의 충전전류를 공급할 필요가 있다.
따라서, 각 데이터선 구동회로(482)로서, 본 발명에 의한 전류증폭회로를 적용한다. 구체적으로는, 각 전류증폭회로의 입력노드 Ni는 디코드 출력노드 Nd1, Nd2에 접속되고, 출력노드 No는 데이터선 DL1, DL2…와 접속된다.
이에 따라, 각 데이터선 구동회로(482)는 디코드 회로(470)에 의해 접속된 표시전압을, 발진동작을 방지해서 정확 또한 안정적으로 대응한 데이터선 DL에 구동할 수 있다. 또한 데이터선 구동회로(482)는 데이터선 DL의 개수만큼 배치할 필요가 있지만, 각각에서의 소비전력이 억제되므로, 액정표시장치(410) 전체에서의 소비전력이 억제된다.
이때, 도 20에는 게이트 구동회로(430) 및 데이터 구동회로(440)가 액정 어레이부(420)와 일체로 형성된 액정표시장치(410)의 구성을 예시했지만, 게이트 구동회로(430) 및 데이터 구동회로(440)에 대해서는, 액정 어레이부(420)의 외부 회로로서 설치하는 것도 가능하다.
(실시예 8)
실시예 8에서는, 지금까지 설명한 본 발명을 따른 전류증폭회로를 저소비전력의 전원회로로서 사용하는 구성에 대하여 설명한다.
도 21은 본 발명의 실시예 8에 따른 전원회로의 구성을 나타내는 블록도이다.
도 21을 참조하여, 실시예 8에 따른 전원회로 500은, 전류증폭회로 505와, 스위치 소자 SL과, 커패시터 520을 구비한다.
전류증폭회로 505는 실시예 1∼7 및 이것들의 변형예 중 어느 하나를 따른 전류증폭회로로 구성된다. 즉, 전류증폭회로 505에는, 지금까지 설명한 스위치 소자 S1 및 S2가 포함되고 있어, 제어신호 SS1 및 SS2는 이들 스위치 소자 S1 및 S2의 온·오프를 제어하는 신호이다.
전류증폭회로 505는 부하 510과의 사이에 「부하 스위치」로서 설치된 스위치 소자 SL의 온에 응답하고, 부하 510에 대하여 출력전압 VO를 공급한다. 커패시터 520은, 출력전압 VO를 일정값으로 하기 위한 안정화 용량이다.
도 22는 실시예 7에 따른 전원회로의 동작을 나타내는 동작파형도이다.
도 22를 참조하여, 스위치 소자 S1 및 S2는 도 3에 나타낸 것과 동일한 타이밍으로 온 및 오프된다.
즉, 시간 ta에서 스위치 소자 S1 및 S2가 온된 후, 스위치 소자 S1 및 S2가 단계적으로 오프되어 출력 트랜지스터의 공급 전류가 일정값으로 유지된다. 시간 ta로부터 다시 스위치 소자 S1 및 S2가 턴온하는 시간 tb까지의 시간이 1주기 Tc로서 정의된다.
스위치 소자 SL은 스위치 소자 S1과 거의 역상으로 제어되고, 전류증폭회로의 출력전압 VO가 정상상태에 도달하고, 귀환루프가 차단된 후에 온된다.
이미 설명한 바와 같이, 스위치 소자 S1 및 S2의 오프 기간에 있어서는, 귀환루프가 차단되어 있으므로, 출력노드 No에의 외란 노이즈에 영향을 끼치지 않고, 일정 전류가 출력노드 No에 공급된다. 이 공급전류와, 부하 510의 소비전류와의 관계에 따라, 출력전압 VO는 소정의 기준값(즉 입력전압 VI)으로부터 서서히 변화되어 간다. 시간 tb에서, 다시 귀환루프를 형성함으로써, 출력전압 VO는 입력전압 VI로 다시 복귀환다.
즉, 1주기 Tc를 해당 1주기 내에서의 출력전압 VO의 전압변동 ΔV에 맞추어 결정함으로써, 리프래시 주기 Tc를 적정화하여, 저소비전력 타입의 전원회로로서 본 발명의 전류증폭회로를 사용할 수 있다.
(실시예 8의 변형예)
이렇게 구성한 실시예 8에 따른 전원회로는, 예를 들면 도 20에 나타낸 액정표시장치에 있어서, 계조전압회로로서 사용할 수 있다.
도 23은 실시예 8의 변형예에 따른 계조전압회로(460)의 구성을 나타내는 회로도이다.
도 23을 참조하여, 계조전압회로 460은, 고전압 VDH 및 저전압 VDL의 사이에 직렬로 접속된 63개의 분압저항(465)과, 계조전압 V2∼V63의 각각에 대응해서 설치된 전원회로(500)를 포함한다.
직렬접속된 63개의 분압전압에 의해, 고전압 VDH 및 저전압 VDL의 사이가 64단계의 계조전압이 생성된다. 계조전압 V1 및 V64는 직접 고전압 VDH 및 저전압 VDL의 전압원으로부터 추출시키기 위해, 전원회로(500)의 배치는 필요없다.
각 전원회로(500)에서, 전류증폭회로(505)의 입력노드는, 대응한 계조전압을 발생하는 분압저항(465)의 접속노드와 접속된다. 또한 전류증폭회로(505)의 출력노드는, 대응한 계조전압노드 NV2∼NV63과 접속된다. 이에 따라 전류증폭회로(505)의 출력노드 No에는, 대응한 계조전압이 생성되고, 또한, 필요한 전류공급을 행할 수 있다.
중간의 계조전압 V2∼V63을, 분압전압으로부터 직접 생성하지 않고, 전원회로(500)를 사용하여 생성함으로써, 계조전압회로(460)의 출력 임피던스를 낮게 할 수 있다. 이에 따라 분압저항(465)의 각 저항값을 높게 해서, 분압저항(465)을 흐르는 전류치를 작게 해도, 계조전압 V2∼V63을 생성할 수 있으므로, 계조전압회로(460)의 소비전력을 감소하는 것이 가능해진다. 이때, 상기 이외의 지금까지 설명한 전류증폭회로에 대해서도, 전원회로(500)로서 직접 적용하는 것이 가능하다.
(실시예 9)
지금까지 본 실시예에서는 스위치 소자 S1 및 S2를 구비한 전류증폭회로의 저소비전력 동작에 대하여 설명을 행했다. 그러나, 본 발명에 따른 전류증폭회로에서는, 스위치 소자 S2의 배치를 생략하고, 귀환루프를 차단하기 위한 스위치 소자 S1만을 배치해도 효과를 상승시킬 수 있다.
예를 들면, 이러한 전류증폭회로를, 도 24에 나타내는 바와 같이 용량성 부하에 접속된 전원회로로서 사용할 수 있다.
도 24는 본 발명의 실시예 9에 따른 전류증폭회로(550)를 사용한 전원 시스템을 나타내는 블록도이다.
도 24를 참조하여, 본 발명의 실시예 9에 따른 전류증폭회로(550)는 상세한 도시는 생략하지만, 지금까지 설명한 전류증폭회로 101로부터 107, 110, 111 등에서, 스위치 소자 S2를 생략하고, 커렌트 미러앰프 30 또는 31에 대하여, 항상 동작전류가 공급되는 구성으로 되어 있다.
또한, 전류증폭회로(550)의 출력노드 No와 용량성 부하(515)의 사이에는 스위치 소자 SL이 설치된다.
도 24에 따른 구성에서는, 전류증폭회로(550)에 의해 출력노드 No에 출력전압 VO가 발생된 후, 스위치 소자 SL 등에 의해, 용량성 부하(515)에 출력전압 VO가 공급된다.
도 25에 표시되는 바와 같이, 스위치 소자 SL이 온하는 타이밍(시간 tx)에 있어서, 출력전압 VO는 부하용량 CL의 충전 때문에 순간적으로 급격하게 저하한다.
이 상태에서, 스위치 소자 S1에 의해 귀환루프를 차단하고 있지 않으면, 부하전류에 의한 출력전압의 급격한 저하에 의해 전류증폭회로를 흐르는 커렌트 미러앰프의 출력이 발진해 버리는 원인이 된다. 그러나, 전류증폭회로(550)에서는, 스위치 소자 S1에 의해, 스위치 소자 SL이 온하기 전에 귀환루프가 차단되어 있으므로, 이러한 발진이 발생하지 않는다.
출력전압 VO가 복귀한 후에, 다시 스위치 소자 S1을 온하면, 부하 접속 직후에서의 출력전압변동에 의한 발진을 방지하고, 안정적인 출력전압 VO를 용량성 부하에 공급하는 전원 시스템을 구성하는 것이 가능해진다.
본 발명을 상세히 설명하여 나타내 왔지만, 이것은 예시를 위한 것으로서, 한정될 수 없고, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백해질 것이다.
본 발명에 의한 전류증폭회로는, 차동증폭회로 및 출력회로에 의해 형성되는 귀환루프에 의해, 출력노드의 전압이 입력노드의 전압과 동등이 된 후는, 해당 귀환루프를 차단하고, 그 이후에는, 귀환루프의 차단시에서의 제어노드의 전압에 따른 전압·전류를 출력노드에 생성시킬 수 있다. 따라서, 외란 노이즈 등의 영향에 의한 출력노드에 전압변동이 생겨도 발진동작이 생기지 않고, 출력노드의 전압 및 전류를 안정화하는 것이 가능하다. 이때, 출력노드의 전압은, 제어노드로부터의 누설전류에 의해 시간과 함께 변화될 가능성이 있지만, 일정 시간 내이면 거의 변화하지 않는다.
또한, 동작전류 스위치에 의해, 귀환루프의 차단 후에는 차동증폭회로의 동작전류를 정지할 수 있으므로, 저소비 전력화를 도모할 수 있다.
본 발명에 의한 액정표시장치에서는, 상기한 전류증폭회로를 각 데이터선의 데이터선 구동회로로서 적용한다. 따라서, 표시신호에 따른 표시전압을, 발진동작을 방지해서 정확하고 또한 안정적으로 각 데이터선에 구동할 수 있다. 또한 데이터선의 개수만큼 배치할 필요가 있는 데이터선 구동회로의 소비전력이 억제되므로, 액정표시장치 전체에서의 소비전력이 억제된다.
본 발명의 다른 구성에 의한 액정표시장치에서는, 상기한 전류증폭회로를 계조전압회로에 있어서, 직렬접속된 분압저항에 의해 분압된 계조전압을 입력전압으로서 배치된다. 계조전압을 분압전압으로부터 직접 생성하지 않고, 전류증폭회로에 의해 생성함으로써, 분압저항의 각 저항값을 높게 해서 계조전압회로 소비전력을 감소하는 것이 가능하게 된다.
도 1은 본 발명의 실시예 1에 따른 전류증폭회로의 회로구성을 나타내는 회로도이다.
도 2는 도 1에 나타낸 전류증폭회로의 동작을 설명하는 동작파형도이다.
도 3은 본 발명의 실시예 1의 변형예 1에 따른 전류증폭회로의 구성을 나타내는 회로도이다.
도 4는 본 발명의 실시예 1의 변형예 2에 따른 전류증폭회로의 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시예 1의 변형예 3에 따른 전류증폭회로의 구성을 나타내는 회로도이다.
도 6은 본 발명의 실시예 2에 따른 전류증폭회로의 회로구성을 나타내는 회로도이다.
도 7은 본 발명의 실시예 2의 변형예 1에 따른 전류증폭회로의 구성을 나타내는 회로도이다.
도 8은 본 발명의 실시예 2의 변형예 2에 따른 전류증폭회로의 구성을 나타내는 회로도이다.
도 9는 본 발명의 실시예 2의 변형예 3에 따른 전류증폭회로의 구성을 나타내는 회로도이다.
도 10은 본 발명의 실시예 3에 따른 전류증폭회로의 회로구성을 나타내는 회로도이다.
도 11은 도 10에 표시된 피드스루 보상회로의 동작을 설명하는 동작파형도이다.
도 12는 본 발명의 실시예 3의 변형예에 따른 전류증폭회로의 회로구성을 나타내는 회로도이다.
도 13은 실시예 4에 따른 전류증폭회로의 구성을 나타내는 블록도이다.
도 14는 실시예 4의 변형예에 따른 전류증폭회로의 구성을 나타내는 블록도이다.
도 15는 실시예 5에 따른 전류공급회로의 제1 구성예를 나타내는 도면이다.
도 16은 실시예 5에 따른 전류공급회로의 제2 구성예를 나타내는 도면이다.
도 17은 실시예 6에 따른 전류증폭회로의 구성을 나타내는 블록도이다.
도 18은 실시예 6의 변형예 1에 따른 전류증폭회로의 구성을 나타내는 블록도이다.
도 19는 실시예 6의 변형예 2에 따른 전류증폭회로의 구성을 나타내는 블록도이다.
도 20은 본 발명의 실시예 7에 따른 액정표시장치의 전체 구성을 나타내는 블록도이다.
도 21은 본 발명의 실시예 8에 따른 전원회로의 구성을 나타내는 블록도이다.
도 22는 본 발명의 실시예 8에 따른 전원회로의 동작을 설명하는 파형도이다.
도 23은 본 발명의 실시예 8에 따른 전원회로를 사용하여 구성된 계조전압회로의 구성을 설명하는 블록도이다.
도 24는 본 발명의 실시예 9에 따른 전류증폭회로를 사용한 전원 시스템을 나타내는 블록도이다.
도 25는 도 24에 나타낸 전원 시스템의 동작을 설명하는 도면이다.
도 26은 종래기술의 전류증폭회로의 구성을 나타내는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
10, 11, 12 : 차동증폭회로 15 : 동작전류원
20, 21 : 출력회로(푸시형) 22, 23 : 출력회로(풀형)
25 : 정전류원 26 : 저장용량
27 : 미러보상용량 30, 31 : 커렌트 미러앰프
50, 51 : 피드스루 보상회로 52 : 커패시터(피드스루 보상용)
100∼107, 110, 111, 200, 201, 300∼302, 505, 550 : 전류증폭회로
310, 310a, 310b : 오프셋 보상회로
320, 320a, 320b : 커패시터(오프셋 전압유지용)
410 : 액정표시장치 420 : 액정 어레이부
425 : 화소 428 : 액정표시소자
430 : 게이트 구동회로 440 : 데이터 구동회로
460 : 계조전압회로 465 : 분압저항
470 : 디코드 회로 480 : 데이터선 구동부
482 : 데이터선 구동회로 500 : 각 전원회로
510 : 부하 515 : 용량성 부하
DL, DL1, DL2 : 데이터선 GL, GL1, GL2 : 게이트선
I1 : 동작전류(커렌트 미러앰프) I2 : 일정전류
Io : 출력전류 N1, N3 : 전압원 노드(고전압원)
N2, N4 : 전압원 노드(저전압원) Ng : 제어노드
Ni : 입력노드 No, No1, No2 : 출력노드
Np : 화소노드
QIN, Q2N, Q1P, Q2P : 부하 트랜지스터(커렌트 미러앰프)
Q3N, Q4N, Q3P, Q4P : 입력 트랜지스터(커렌트 미러앰프)
Q5N, Q5P : 출력 트랜지스터 Q6N, Q6P : 트랜지스터
S1 : 스위치 소자(귀환루프 스위치) S2 : 스위치 소자(동작전류 스위치)
S3, S4 : 스위치 소자(피드미러 보상)
S5∼S8 : SL 스위치소자
SA∼SC : 스위치 소자(오프셋 보상회로)
V1∼V64 : 계조전압 Vg : 제어노드
VH1, VH2, VDH : 고전압 VI : 입력전압
VL1, VL2, VDL : 저전압 VO : 출력전압
Vof, Vofa, Vofb : 오프셋 전압 VR : 기준전압

Claims (3)

  1. 입력노드 및 출력노드의 전압차에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와,
    제어노드의 전압에 따른 전압 및 전류를 상기 출력노드에 생성하기 위한 출력회로와,
    상기 제1 및 제2 노드의 소정의 한쪽과 상기 제어노드와의 사이에 설치된 귀환루프 스위치를 구비하고,
    상기 차동증폭회로 및 상기 출력회로는, 상기 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 상기 출력노드의 전압을 상기 입력노드의 전압과 일치시키도록 동작하고,
    상기 귀환루프 스위치는 상기 귀환루프의 형성에 의해 상기 출력노드의 전압이 상기 입력노드의 전압과 실질적으로 동등하게 된 후 오프되는 것을 특징으로 하는 전류증폭회로.
  2. 제1항에 있어서,
    상기 차동증폭회로는, 고전압원 및 저전압원의 사이에 상기 차동증폭회로의 동작전류원과 직렬로 접속되어, 상기 차동증폭회로의 동작전류를 공급 또는 차단하기 위한 동작전류 스위치를 포함하고,
    상기 동작전류 스위치는 상기 출력노드의 전압이 상기 입력노드의 전압에 근접한 후에 오프되어, 상기 동작전류를 차단하는 것을 특징으로 하는 전류증폭회로.
  3. 제1 및 제2 전류증폭유닛을 구비하고,
    상기 제1 및 제2 전류증폭유닛의 각각은,
    입력노드 및 출력노드의 전압차에 따른 전압차를 제1 노드 및 제2 노드 사이에 생기게 하는 차동증폭회로와,
    제어노드의 전압에 따른 전압 및 전류를 상기 출력노드에 생성하기 위한 출력회로와,
    상기 제1 및 제2 노드의 소정의 한쪽과 상기 제어노드와의 사이에 설치된 귀환루프 스위치를 포함하고,
    상기 차동증폭회로 및 상기 출력회로는, 상기 귀환루프 스위치의 온에 의해 귀환루프가 형성되었을 때에, 상기 출력노드의 전압을 상기 입력노드의 전압과 일치시키도록 동작하고, 상기 귀환루프 스위치는 상기 귀환루프의 형성에 의해 상기 출력노드의 전압이 상기 입력노드의 전압과 실질적으로 동등하게 된 후 오프되며,
    상기 제1 전류증폭유닛 중의 상기 출력회로는 대응한 상기 제어노드의 전압에 따른 전류를 상기 출력노드에 유입시키고, 상기 제2 전류증폭유닛 중의 상기 출력회로는 대응한 상기 제어노드의 전압에 따른 전류를 상기 출력노드에 유출시키며,
    상기 제1 및 제2 전류증폭유닛의 상기 입력노드끼리 및 상기 출력노드끼리는 전기적으로 각각 접속되는 것을 특징으로 하는 전류증폭회로.
KR1020040102179A 2003-12-19 2004-12-07 전류증폭회로 KR100682427B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00422998 2003-12-19
JP2003422998A JP2005182494A (ja) 2003-12-19 2003-12-19 電流増幅回路およびそれを備える液晶表示装置

Publications (2)

Publication Number Publication Date
KR20050062379A true KR20050062379A (ko) 2005-06-23
KR100682427B1 KR100682427B1 (ko) 2007-02-15

Family

ID=34675339

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040102179A KR100682427B1 (ko) 2003-12-19 2004-12-07 전류증폭회로

Country Status (6)

Country Link
US (1) US20050134537A1 (ko)
JP (1) JP2005182494A (ko)
KR (1) KR100682427B1 (ko)
CN (1) CN1629760A (ko)
DE (1) DE102004057274A1 (ko)
TW (1) TWI266167B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736371B2 (en) 2011-05-13 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having transistors each of which includes an oxide semiconductor

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006098440A (ja) * 2004-09-28 2006-04-13 Citizen Watch Co Ltd 液晶駆動回路および該液晶駆動回路を備えた液晶表示装置
JP4838550B2 (ja) * 2005-08-09 2011-12-14 ラピスセミコンダクタ株式会社 表示駆動回路
JP4840908B2 (ja) * 2005-12-07 2011-12-21 ルネサスエレクトロニクス株式会社 表示装置駆動回路
CN101315746B (zh) * 2007-05-29 2012-06-27 联詠科技股份有限公司 显示面板驱动装置的控制信号产生方法与装置
CN101409053B (zh) * 2007-10-11 2011-03-16 联咏科技股份有限公司 驱动装置及其系统与方法
US7694243B2 (en) * 2007-12-27 2010-04-06 International Business Machines Corporation Avoiding device stressing
JP5169419B2 (ja) * 2008-04-14 2013-03-27 オムロン株式会社 差動増幅回路及びそれを用いた電源回路
JP5139242B2 (ja) * 2008-11-20 2013-02-06 ラピスセミコンダクタ株式会社 表示パネルの駆動装置
CN102929322A (zh) * 2012-11-23 2013-02-13 聚辰半导体(上海)有限公司 一种低成本低压差线性稳压器
US9041367B2 (en) * 2013-03-14 2015-05-26 Freescale Semiconductor, Inc. Voltage regulator with current limiter
DE102014213963B4 (de) 2014-07-17 2021-03-04 Dialog Semiconductor (Uk) Limited Leckverlustreduzierungstechnik für Niederspannungs-LDOs
JP2017151197A (ja) * 2016-02-23 2017-08-31 ソニー株式会社 ソースドライバ、表示装置、及び、電子機器
EP3217550B1 (en) * 2016-03-11 2024-01-10 Socionext Inc. Circuitry for use in comparators
US10102792B2 (en) * 2016-03-30 2018-10-16 Novatek Microelectronics Corp. Driving circuit of display panel and display apparatus using the same
DE102017201101A1 (de) * 2017-01-24 2018-07-26 Zf Friedrichshafen Ag Verfahren und Vorrichtung zum Betreiben eines Displays
KR20210107000A (ko) 2018-12-21 2021-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그리고 전자 기기 및 인공위성
CN113424128B (zh) * 2019-02-21 2022-05-24 三菱电机株式会社 电源电路
CN112992099B (zh) * 2021-05-18 2021-08-06 南京熊猫电子制造有限公司 消除液晶显示数据驱动干扰的装置、液晶显示装置
TWI802333B (zh) * 2022-03-22 2023-05-11 友達光電股份有限公司 畫素電路的驅動電路及驅動電流補償方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3102020B2 (ja) * 1990-08-15 2000-10-23 日本電気株式会社 演算増幅回路
JP2743683B2 (ja) * 1991-04-26 1998-04-22 松下電器産業株式会社 液晶駆動装置
JPH06259038A (ja) * 1993-03-03 1994-09-16 Toshiba Corp リニアアンプ回路
US5777515A (en) * 1995-05-11 1998-07-07 Matsushita Electric Industrial Co., Ltd. Operational amplifier apparatus
KR100190763B1 (ko) * 1995-12-29 1999-06-01 김영환 차동 증폭기
US5835335A (en) * 1997-03-26 1998-11-10 Lam Research Corporation Unbalanced bipolar electrostatic chuck power supplies and methods thereof
JPH11305735A (ja) 1998-04-17 1999-11-05 Sharp Corp 差動増幅回路及びそれを用いた演算増幅器回路並びにその演算増幅器回路を用いた液晶駆動回路
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP2001292041A (ja) * 2000-04-07 2001-10-19 Fujitsu Ltd オペアンプおよびそのオフセットキャンセル回路
JP4770001B2 (ja) * 2000-06-22 2011-09-07 日本テキサス・インスツルメンツ株式会社 駆動回路及び電圧ドライバ
US7136058B2 (en) * 2001-04-27 2006-11-14 Kabushiki Kaisha Toshiba Display apparatus, digital-to-analog conversion circuit and digital-to-analog conversion method
JP3800050B2 (ja) * 2001-08-09 2006-07-19 日本電気株式会社 表示装置の駆動回路
JP3998465B2 (ja) * 2001-11-30 2007-10-24 富士通株式会社 ボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバ
JP2004096702A (ja) * 2002-02-20 2004-03-25 Mitsubishi Electric Corp 駆動回路
EP1357663B1 (en) * 2002-02-25 2011-06-29 NEC Corporation Differential circuit, amplifier circuit, driver circuit and display device using those circuits
US7135841B1 (en) * 2004-11-10 2006-11-14 National Semiconductor Corporation Emulated inductor current automatic correction without knowledge of actual inductor current ramp for emulated peak control mode PWM

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736371B2 (en) 2011-05-13 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having transistors each of which includes an oxide semiconductor

Also Published As

Publication number Publication date
DE102004057274A1 (de) 2005-07-21
US20050134537A1 (en) 2005-06-23
JP2005182494A (ja) 2005-07-07
TWI266167B (en) 2006-11-11
KR100682427B1 (ko) 2007-02-15
TW200530781A (en) 2005-09-16
CN1629760A (zh) 2005-06-22

Similar Documents

Publication Publication Date Title
KR100682427B1 (ko) 전류증폭회로
US9147361B2 (en) Output circuit, data driver and display device
KR100709280B1 (ko) 시프트 레지스터 회로
KR100867079B1 (ko) 연산 증폭기의 오프셋을 보상하는 회로 장치, 표시 시스템및 방법
US6946905B2 (en) Offset cancel circuit of voltage follower equipped with operational amplifier
US10199007B2 (en) Output circuit and data driver of liquid crystal display device
US20070057897A1 (en) Image display device
US20120019502A1 (en) Source driver for a liquid crystal display device and liquid crystal display device using the same
US7176910B2 (en) Driving circuit for display device
KR102089156B1 (ko) 디스플레이 장치, 소스 구동 회로 및 그 제어 방법
US20080303769A1 (en) Image display device and drive circuit
US11663970B2 (en) Display device, CMOS operational amplifier, and driving method of display device
US7551111B2 (en) Decoder circuit, driving circuit for display apparatus and display apparatus
US7498841B2 (en) Level shifter and display device including the same
US7317441B2 (en) Constant current circuit, drive circuit and image display device
US20040160269A1 (en) Driving circuit for display device
US20090115463A1 (en) Buffer Circuit
KR100608743B1 (ko) 액정 디스플레이의 구동 장치
US20040008197A1 (en) Voltage generating apparatus including rapid amplifier and slow amplifier
KR100979384B1 (ko) 아날로그 버퍼회로
JPH07221560A (ja) 演算増幅器及びこれを内蔵した半導体集積回路並びにその使用方法
JP2005338131A (ja) 駆動回路およびそれを備える表示装置
US20080018385A1 (en) Electric power circuit for driving display panel
JP2005094221A (ja) ソースフォロワ回路およびそれを備える表示装置
KR100597312B1 (ko) 액정표시장치용 저전력 소스 드라이버

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee