KR20050061360A - 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자기기 - Google Patents

반도체 장치 및 그 제조 방법, 회로 기판, 및 전자기기 Download PDF

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Abstract

본 발명은 대형 칩에 대응하여, 세밀한 배선에 의해 다수의 외부 단자를 형성 가능하고, 또한 접속 신뢰성이 높은 반도체 장치 등을 제공하는 것으로, 복수의 전극(9)을 갖는 반도체 소자(2)에, 하나 또는 복수의 수지층과, 전극(9)에 전기적으로 접속하는 복수의 배선(4)과, 해당 배선(4)에 전기적으로 접속하는 복수의 외부 단자(7)가 형성된 반도체 장치(1)로서, 복수 배선(4)의 일부 또는 전부가 전극(9)과 접속되는 부분으로부터 반도체 소자(2)의 중심(10) 방향으로 향하는 제 1 배선부(4a)와, 해당 제 1 배선부(4a)와 접속되고, 반도체 소자(2)의 중심(10) 방향으로부터 외측을 향하여 외부 단자(7)와 접속되는 제 2 배선부(4b)로 형성되고, 제 1 배선부(4a)와 제 2 배선부(4b) 사이에, 적어도 하나의 수지층이 형성되어 있는 것이다.

Description

반도체 장치 및 그 제조 방법, 회로 기판, 및 전자기기{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, CIRCUIT BOARD AND ELECTRONIC APPARATUS}
본 발명은 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자기기에 관한 것으로, 접속 신뢰성이 높은 반도체 장치 및 그 제조 방법, 이 반도체 장치를 탑재한 회로 기판, 및 이 반도체 장치를 갖는 전자기기에 관한 것이다.
반도체 장치를 고밀도로 실장하기 위해서는, 반도체 칩을 패키징하지 않고 그대로의 상태로 실장하는 베어 칩 실장을 행하는 것이 바람직하다. 그러나, 베어 칩 실장에서는 반도체 칩의 보호가 불충분하며, 취급도 어렵게 된다. 이 때문에, CSP(Chip Size Package)를 이용한 반도체 장치가 제안되고, 특히 최근에는 웨이퍼로부터 다이싱(절단)한 것이 그대로 반도체 장치로 되는 웨이퍼 레벨 CSP가 개발되어 있다. 이 웨이퍼 레벨 CSP에서는, 미소한 트랜지스터 등이 형성된 실리콘웨이퍼의 표면에 수지층이나 배선을 형성하고, 이 실리콘웨이퍼가 각각의 반도체 장치로 절단됨으로써 반도체 장치를 제조하고 있었다.
종래의 웨이퍼 레벨 CSP를 적용한 반도체 장치의 제조 방법에서는, 실리콘웨이퍼의 표면에 수지층을 형성할 때에, 다이싱되는 부분에 수지층을 형성하지 않도록 하고, 반도체 장치 단부의 크랙이나 수지층의 박리를 방지하도록 하고 있었다(예컨대, 특허 문헌 1 참조).
(특허 문헌 1) 국제 공개 제01/071805호 팜플렛(도 1, 도 14)
그러나, 종래의 웨이퍼 레벨 CSP를 적용한 반도체 장치의 제조 방법에서는(예컨대, 특허 문헌 1 참조), 반도체 소자의 중심 부근에 수지층 및 외부 단자가 형성되어 있고, 이 외부 단자에 반도체 소자의 외주부에 형성된 전극으로부터 배선을 신장하여 접속하고 있었다. 이 때, 배선을, 전극으로부터 반도체 소자의 중심 방향을 향하여 신장하고, 그대로 외부 단자에 접속하면, 반도체 장치에 걸리는 응력 등에 의해 배선의 외부 단자와 접속하는 부분이 단선되기 쉽게 된다고 하는 문제점이 있었다. 특히, 웨이퍼 레벨 CSP의 경우에는, 배선의 외부 단자를 형성하는 부분(이른바, 랜드라고 불리는 부분)이 커지고 있고, 이 랜드의 루트(root)가 단선되는 일이 있었다.
또한, 종래의 웨이퍼 레벨 CSP를 적용한 반도체 장치의 제조 방법에서는(예컨대, 특허 문헌 1 참조), 반도체 소자의 중심으로부터 멀어질수록 응력이 커지기 때문에, 칩 크기를 크게 하면 반도체 소자의 외주부에 형성된 랜드의 루트가 단선되기 쉽다고 하는 문제점이 있었다.
또한, 이 반도체 장치의 제조 방법에서는, 반도체 소자의 표면에 형성된 전극으로부터 수지층 위에 배선을 신장시켜 형성하고 있고, 배선에 단차가 있기 때문에, 세밀한 배선이 곤란이라고 하는 문제점이 있었다.
본 발명은 대형 칩에 대응하고, 세밀한 배선에 의해 다수의 외부 단자를 형성 가능하고, 또한 접속 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 이 반도체 장치의 제조 방법, 이 접속 신뢰성이 높은 반도체 장치를 탑재한 회로 기판 및 이 반도체 장치를 갖는 전자기기를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 복수의 전극을 갖는 반도체 소자에, 하나 또는 복수의 수지층과, 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자를 갖는 반도체 장치로서, 복수의 배선의 일부 또는 전부로서, 전극과 접속되는 부분으로부터 반도체 소자의 중심 방향으로 향하는 제 1 배선부와, 해당 제 1 배선부와 접속되고, 반도체 소자의 중심으로부터 외측으로 향하며 외부 단자와 접속되는 제 2 배선부를 포함하되, 제 1 배선부와 제 2 배선부 사이에, 적어도 하나의 수지층이 형성되어 있는 것이다.
복수 배선의 일부 또는 전부가 전극과 접속되는 부분으로부터 반도체 소자의 중심 방향으로 향하는 제 1 배선부와, 반도체 소자의 중심 방향으로부터 외측을 향하여 외부 단자와 접속되는 제 2 배선부로 형성되어 있기 때문에, 배선의 종단면 형상이 ㄷ자형으로 되어 응력을 효과적으로 완화할 수 있다. 또한, 배선의 외부 단자와 접속되는 부분이 반도체 소자의 중심 측에 오게 되어, 반도체 장치에 응력이 걸린 경우에도 배선을 외부 단자에 접속하는 부분이 단선되는 것을 방지할 수 있다. 또한, 제 1 배선부와 제 2 배선부 사이에, 적어도 하나의 수지층이 형성되어 있기 때문에, 배선에 따른 응력을 더욱 완화할 수 있어, 칩 대형화에 따른 응력의 증대에도 대응할 수 있다.
또한, 제 1 배선부를 수지층 상에 형성하지 않고, 단차를 마련하지 않도록 하면, 세밀 배선이 가능해져 다수의 외부 단자를 형성할 수 있다.
또한, 본 발명에 따른 반도체 장치는 상기한 반도체 장치의 패키지 방식이 CSP인 것이다.
반도체 장치의 패키지 방식이 CSP인 경우에, 상기와 같은, 배선을 외부 단자에 접속하는 부분이 단선된다고 하는 문제가 발생하는 경우가 있다. 이 때문에, CSP의 반도체 장치에, 상기한 바와 같은 구조의 배선을 적용하면 효과적으로 배선의 단선을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치는 상기한 외부 단자가 땜납 볼로 이루어지는 것이다.
CSP의 반도체 장치에서는, 외부 단자로서 땜납 볼을 사용하는 경우가 많다. 이 땜납 볼로 이루어지는 외부 단자가 배선에 형성되는 부분(이른바, 랜드라 불리는 부분)은 커지고 있고, 이 랜드의 루트가 단선되는 것이 문제로 되지만, 상기한 구조의 배선에 의해 랜드의 루트의 단선을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치는 적어도 하나의 수지층에, 제 1 배선부와 제 2 배선부를 접속하기 위한 비어홀이 형성되어 있는 것이다.
예컨대, 제 1 배선부와 제 2 배선부 사이에 형성된 수지층에, 이들을 접속하기 위한 비어홀을 형성하면, 용이하게 제 1 배선부와 제 2 배선부를 접속할 수 있어, 접속 신뢰성도 향상된다.
또한, 본 발명에 따른 반도체 장치는, 이 반도체 장치가 실리콘웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단함으로써 제조되는 것이다.
예컨대, 미소한 트랜지스터 등이 형성된 실리콘웨이퍼를 다이싱하여 절단함으로써 반도체 장치를 제조하기 때문에, 한 장의 실리콘웨이퍼로부터 다수의 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치는, 적어도 하나의 수지층이 반도체 소자의 집합체의 다이싱에 의해 절단되는 부분을 피하여 형성되어 있는 것이다.
적어도 하나의 수지층은 반도체 소자의 집합체의 다이싱에 의해 절단되는 부분을 피하여 형성되어 있기 때문에, 반도체 장치의 단부의 크랙이나 수지층의 박리를 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 적어도 하나의 수지층이 전극의 형성 부분에 형성되어 있는 것이다.
예컨대, 제 1 배선부와 제 2 배선부 사이에 형성하는 수지층을 전극의 형성 부분에 형성하도록 하면, 외부 단자를 형성하는 영역이 넓어져, 다수의 외부 단자를 형성하는 것이 가능해진다.
본 발명에 따른 반도체 장치의 제조 방법은 복수의 전극을 갖는 반도체 소자에, 하나 또는 복수의 수지층과, 상기 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자를 갖는 반도체 장치의 제조 방법으로서, 반도체 소자에, 전극과 접속되는 부분으로부터 반도체 소자의 중심 방향으로 향하는 제 1 배선부를 형성한 후에, 적어도 하나의 수지층을 형성하고, 제 1 배선부와 접속되고, 반도체 소자의 중심으로부터 외측으로 향하며 외부 단자와 접속되는 제 2 배선부를 형성하는 것이다.
반도체 소자에, 전극과 접속되는 부분으로부터 반도체 소자의 중심 방향으로 향하는 제 1 배선부를 형성한 후에, 적어도 하나의 수지층을 형성하고, 제 1 배선부와 접속되고, 반도체 소자의 중심으로부터 외측을 향하여 외부 단자와 접속되는 제 2 배선부를 형성하기 때문에, 배선의 종단면 형상이 ㄷ자형으로 되어 응력을 효과적으로 완화할 수 있다. 또한, 배선의 외부 단자와 접속되는 부분이 반도체 소자의 중심 측에 오게 되어, 반도체 장치에 응력이 걸린 경우에도 배선의 외부 단자와 접속되는 부분이 단선되는 것을 방지할 수 있다.
또한, 제 1 배선부와 제 2 배선부 사이에, 적어도 하나의 수지층이 형성되어 있기 때문에, 배선에 걸리는 응력을 더욱 완화할 수 있어, 칩 대형화에 따른 응력의 증대에도 대응할 수 있다.
또한, 제 1 배선부를 수지층 상에 형성하지 않고, 단차를 마련하지 않도록 하면, 세밀 배선이 가능해져 다수의 외부 단자를 형성할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 상기한 반도체 장치의 패키지 방식이 CSP인 것이다.
반도체 장치의 패키지 방식이 CSP인 경우에, 상기한 바와 같이, 배선을 외부 단자에 접속하는 부분이 단선된다고 하는 문제가 발생하는 경우가 있다. 이 때문에, CSP의 반도체 장치에, 상기한 바와 같은 구조의 배선을 형성하면 효과적으로 배선의 단선을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 상기한 외부 단자가 땜납 볼로 이루어지는 것이다.
CSP의 반도체 장치에서는, 외부 단자로서 땜납 볼을 사용하는 경우가 많다. 이 땜납 볼로 이루어지는 외부 단자가 배선에 형성되는 부분(이른바, 랜드라고 불리는 부분)은 커지고 있고, 이 랜드의 루트가 단선되는 것이 문제로 되지만, 상기한 구조의 배선을 형성함으로써 랜드의 루트의 단선을 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 적어도 하나의 수지층에 제 1 배선부와 제 2 배선부를 접속하기 위한 비어홀을 형성하는 것이다.
예컨대, 제 1 배선부와 제 2 배선부 사이에 형성된 수지층에 이들을 접속하기 위한 비어홀을 형성하면, 용이하게 제 1 배선부와 제 2 배선부를 접속할 수 있어, 접속 신뢰성도 향상된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기한 반도체 장치가 실리콘웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단해서 제조되는 것이다.
예컨대, 미소한 트랜지스터 등이 형성된 실리콘웨이퍼를 다이싱하여 절단함으로써 반도체 장치를 제조하기 때문에, 한 장의 실리콘웨이퍼로부터 다수의 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 적어도 하나의 수지층을 집합체의 다이싱에 의해 절단하는 부분을 피하여 형성하는 것이다.
적어도 하나의 수지층을, 반도체 소자의 집합체의 다이싱에 의해 절단하는 부분을 피하여 형성하기 때문에, 반도체 장치의 단부의 크랙이나 수지층의 박리를 방지할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 적어도 하나의 수지층을 전극의 형성 부분에 형성하는 것이다.
예컨대, 제 1 배선부와 제 2 배선부 사이에 형성하는 수지층을 전극의 형성 부분에 형성하도록 하면, 외부 단자를 형성하는 영역이 넓어져, 다수의 외부 단자를 형성하는 것이 가능해진다.
본 발명에 따른 회로 기판은 상기한 어느 하나의 반도체 장치를 탑재하는 것이다.
이 회로 기판은 상기한 어느 하나의 반도체 장치를 탑재하고 있기 때문에, 접속 신뢰성이 높다.
본 발명에 따른 전자기기는 상기한 어느 하나의 반도체 장치를 갖는 것이다.
이 전자기기는 상기한 어느 하나의 반도체 장치를 갖고 있기 때문에, 반도체 장치의 접속 불량에 의한 고장이 적고 신뢰성이 높다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도 및 종단면도이다. 또, 도 1(a)는 실시예 1에 따른 반도체 장치의 일 예이며, 일부를 투명하게 하여 나타내고 있다.
본 실시예 1의 반도체 장치(1)는, 주로, 반도체 소자(2)의 한쪽 면에, 제 1 수지층(3), 배선(4), 제 2 수지층(5), 제 3 수지층(6), 외부 단자(7)가 형성되어 구성된다.
또, 배선(4)은, 도 1에 나타내는 바와 같이, 제 1 배선부(4a)와 제 2 배선부(4b)로 이루어지고, 제 1 배선부(4a)와 제 2 배선부(4b) 사이에 제 1 수지층(3)이 형성되어 있다. 또한, 반도체 소자(2)의 한쪽 표면에는, 절연체로 이루어지는 패시베이션막(8) 및 전극(9)이 형성되어 있고, 제 1 배선부(4a)는 패시베이션막(8)의 표면에 형성되어 있다.
전극(9)과 배선(4)은 복수 마련되어 있고, 전기적으로 접속된 상태로 되어있다. 또한, 각각의 배선(4)에는, 배선(4)과 전기적으로 접속된 외부 단자(7)가 마련되어 있고, 결과적으로 전극(9)과 외부 단자(7)는 도통된 상태로 되어있다.
또, 일반적으로 제 2 수지층(5)은 배선(4)이나 외부 단자(7)의 보호를 위해 마련되는 경우가 많지만, 반드시 마련할 필요는 없다. 또한, 본 실시예 1에서는, 제 3 수지층(6)이 외부 단자(7)의 루트 보강을 위해 마련되지만, 반드시 마련할 필요는 없다.
반도체 소자(2)는 실리콘웨이퍼를 전(前) 처리함으로써 미소한 트랜지스터 등이 다수 형성되어 있다. 그리고, 제 1 수지층(3), 외부 단자(7) 등을 실리콘웨이퍼 상에 형성한 후에, 실리콘웨이퍼를 다이싱하여 절단함으로써 각각의 반도체 장치(1)가 제조되고 있다. 이와 같이, 실리콘웨이퍼를 다이싱한 것이 그대로 반도체 장치로 되는 것이 웨이퍼 레벨 CSP라고 불리는 것이다. 이 웨이퍼 레벨 CSP는 CSP(Chip Size Package)라고 불리는 패키지 방식의 일종이며, 종래의 CSP보다도 더 소형화가 진행된 것이다. 또, 본 실시예 1에서는, 반도체 소자(2)로서 실리콘(주로 단결정)을 사용하고 있지만, 갈륨 비소(gallium arsenide) 등의 그 밖의 반도체 재료를 사용하여도 좋다.
상술한 반도체 소자(2)의 한쪽 면에 얇은 패시베이션막(8)과 알루미늄 등으로 이루어지는 전극(9)이 형성되어 있고, 패시베이션막(8)의 표면에는, 제 1 배선부(4a) 및 제 1 수지층(3)이 형성되어 있다. 본 실시예 1에서는, 복수의 전극(9)이 반도체 소자(2)의 외주부에 위치하게 되어 있고, 제 1 수지층(3)이 전극(9) 형성 부분의 위에도 형성되어 있다. 이와 같이, 제 1 수지층(3)을 형성함으로써, 외부 단자(7)를 형성할 수 있는 영역이 넓어져, 다수의 외부 단자(7)를 형성하는 것이 가능해진다. 또한, 제 1 수지층(3)은 반도체 소자(2)의 가장 외측의 외주부에는 형성하지 않도록 한다. 또, 제 1 수지층(3)의 재료로는, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 페놀계 수지, 아크릴 수지(acrylic resin), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole) 등을 사용할 수 있다.
상술한 바와 같이, 배선(4)은 제 1 배선부(4a)와 제 2 배선부(4b)로 이루어지고, 제 1 배선부(4a)는 패시베이션막(8)의 표면에, 반도체 소자(2) 상의 전극(9)과 접속되도록 형성되어 있다. 제 1 배선부(4a)는 복수의 전극(9)마다 형성되어 있고, 전극(9)에 접속되는 쪽의 타단은 제 2 접속부(4b)에 접속하기 위한 제 1 랜드(실시예 2에서 상술)로 되어 있다. 또, 이 제 1 배선부(4a)는, 예컨대, 티탄·텅스텐 합금으로 이루어지는 층과 구리로 이루어지는 층을 복수 적층함으로써 형성되어 있다. 이 제 1 배선부(4a)는, 도 1(a)에 나타내는 바와 같이, 제 1 배선부(4a)를 전극(9)과 접속되는 부분으로부터 반도체 소자(1)의 중심(10) 방향을 향하여 형성하고 있다. 여기서, 중심(10)이란, 도 1(a)와 같은 정방형의 반도체 소자(2)의 경우에는 분명하지만, 예컨대, 장방형의 반도체 소자(2)의 경우에는 세로 및 가로 방향을 2분하는 위치이며, 그 밖의 형상의 경우에는 반도체 소자(2)의 무게 중심으로 생각해도 좋다.
또, 본 실시예 1에서는, 제 1 배선부(4a)를 패시베이션막(8)의 표면에 형성하고 있지만, 예컨대, 제 1 배선부(4a)와 반도체 소자(2) 사이에, 별도의 수지층을 더 형성하여도 좋다.
제 2 배선부(4b)는 제 1 수지층(3)에 형성된 비어홀(11)을 거쳐 제 1 배선부(4a)와 접속되어 있다. 또, 본 실시예 1에서는, 제 2 배선부(4b)가 제 1 수지층(3)의 표면에 형성되어 있고, 제 1 배선부(4a)와 제 2 배선부(4b) 사이에 제 1 수지층(3)이 형성되어 있지만, 제 1 배선부(4a)와 제 2 배선부(4b) 사이에 복수의 수지층을 형성하거나, 다른 부재를 마련하여도 좋다. 이 제 2 배선부(4b)는 반도체 소자(2)의 중심(10) 방향으로부터 외측을 향하여 외부 단자(7)와 접속되어 있고, 제 1 배선부(4a)와 접속되는 부분의 타단은 외부 단자(7)에 접속하기 위한 제 2 랜드(실시예 2에서 상술)로 되어 있다.
또, 본 실시예 1에서는, 반도체 소자(2)의 중심(10) 부근에 형성되는 외부 단자(7)에 접속하는 제 2 배선부(4b)는 반도체 소자(2)의 중심(10) 방향으로부터 외측을 향하여 외부 단자(7)와 접속되지 않고, 바로 위에서 외부 단자(7)와 접속되어 있다. 또한, 본 실시예 1에서는, 도 1(b)에 나타내는 바와 같이, 비어홀(11)의 내벽에 제 2 배선부(4b)가 형성되어 있지만, 제 1 배선부(4a)를 비어홀(11)의 내벽에 형성하도록 하여도 좋다.
도 2는 본 실시예 1의 배선(4)의 구조를 적용하지 않은 반도체 장치의 예를 나타내는 평면도 및 종단면 모식도이다. 또, 도 2(a)에서는, 도 1(a)과 마찬가지로 일부를 투명하게 나타내고 있다. 또한, 도 2(b)에서는, 편의상 외부 단자(7)가 횡으로 2개 나열된 것을 나타내고, 도 1과 같은 부분에 대해서는 동일한 참조 부호를 부여하고 있다.
도 2에 나타내는 반도체 장치(1)에서는, 배선(4)이 제 1 배선부(4a)와 제 2 배선부(4b)의 두 개의 부분이 아니라, 하나의 부분으로 되어 있다. 또한, 배선(4)은 제 1 수지층(3)의 표면에 형성되고, 전극(9)으로부터 반도체 소자(2)의 중심(10)을 향하여 신장하도록 형성되어 있고, 그대로 외측으로부터 중심(10)을 향하여 외부 단자(7)에 접속되어 있다.
도 1이나 도 2에 나타내는 반도체 장치(1)에는, 휨 등에 의해 중심(10)으로부터 멀어질수록 큰 응력이 걸리도록 되어 있다. 여기서, 도 2와 같이, 배선(4)이 외측으로부터 반도체 소자(2)의 중심(10)을 향하여 외부 단자(7)에 접속되어 있으면, 배선(4)의 외부 단자(7)와의 접속부(12)가 중심(10)으로부터 떨어진 위치로 되어, 큰 응력이 걸리게 된다. 이 때문에, 도 2에 나타내는 바와 같은 종래의 반도체 장치(1)에서는, 접속부(12)의 부분에서 단선되는 경우가 있다. 또한, 중심으로부터 떨어진 위치의 외부 단자(7)에 접속된 배선(4)은 짧아지기 때문에, 응력이 걸렸을 때에 접속부(12)의 부분은 단선되기 쉽게 된다. 이 때문에, 본 실시예 1에 따른 반도체 장치(1)(도 1 참조)에서는, 제 1 배선부(4a)와 제 2 배선부(4b)를 형성하고, 제 2 배선부를 반도체 소자(2)의 중심(10)으로부터 외측을 향하여 외부 단자(7)에 접속함으로써, 접속부(12)가 단선되는 것을 방지하도록 하고 있다.
여기서, 도 1에 나타내는 본 실시예 1의 반도체 장치(1)의 구조로 되돌아간다. 제 1 수지층(3), 제 1 배선부(4a) 및 제 2 배선부(4b)가 형성된 반도체 소자(2)의 표면에, 제 2 수지층(5)이 형성되어 있다. 단, 반도체 소자(2)의 가장 외측의 외주부와, 제 2 배선부(4b)의 외부 단자(7)가 형성되는 부분(제 2 랜드, 실시예 2에서 상술)에는, 제 2 수지층(5)이 형성되어 있지 않다. 반도체 소자(2)의 가장 외측의 외주부에 제 1 수지층(3) 및 제 2 수지층(5)이 형성되지 않는 것은 실리콘웨이퍼로부터 반도체 소자(2)를 다이싱에 의해 절단할 때에, 다이싱에 의해 절단하는 부분을 피하도록 하여, 반도체 장치(1)의 단부에 크랙이 생기거나, 수지층이 박리되는 것을 방지하기 위함이다. 또, 제 2 수지층(5)의 재료로는, 제 1 수지층(3)과 마찬가지의 것을 사용하여도 좋고, 제 1 수지층(3)과 다른 것을 사용하여도 좋다.
제 2 배선부(4b)의 선단의 제 2 랜드(실시예 2에서 상술)에는, 땜납 볼로 이루어지는 외부 단자(7)가 형성되어 있다. 이 외부 단자(7)는 반도체 장치(1)를 회로 기판 등과 접속하는데 사용되고, 예컨대, 납을 함유하지 않은 납프리 땜납으로 형성되어 있다.
그리고, 제 2 수지층(5)의 표면에는, 제 3 수지층(6)이 형성되어도 좋다. 제 3 수지층(6)은 주로 외부 단자(7)의 루트 보강을 위해 형성되어 있기 때문에, 외부 단자(7)의 주변 부분이 낮은 언덕 형태로 되어있다. 또, 제 3 수지층(6)은 외부 단자(7)의 일부가 노출되도록 형성되어 있다. 이 제 3 수지층(6)의 재료도, 제 1 수지층(3)과 마찬가지의 것을 사용하여도 좋고, 제 1 수지층(3)과 다른 것을 사용하여도 좋다.
여기서, 제 1 수지층(3), 제 2 수지층(5), 제 3 수지층(6)은 이 순서로 저탄성으로 되도록 형성하는 것이 바람직하다. 이와 같이, 반도체 소자(2) 측으로부터 외부 단자(7) 측을 향하여 저탄성의 수지층을 형성함으로써, 휨 등의 응력을 효과적으로 완화할 수 있다.
본 실시예 1에서는, 복수의 배선(4)의 일부 또는 전부가 전극(9)과 접속되는 부분으로부터 반도체 소자(2)의 중심(10) 방향을 향하는 제 1 배선부(4a)와, 반도체 소자(2)의 중심(10) 방향으로부터 외측을 향하여 외부 단자(7)와 접속되는 제 2 배선부(4b)로 형성되어 있기 때문에, 배선(4)의 종단면 형상이 ㄷ자형으로 되어 응력을 효과적으로 완화할 수 있다. 또한, 제 2 배선부(4b)의 외부 단자(7)와 접속되는 부분이 반도체 소자(2)의 중심 측에 오게 되어, 반도체 장치(1)에 응력이 걸린 경우에도 제 2 배선부(4b)가 외부 단자(7)와 접속되는 부분이 단선되는 것을 방지할 수 있다. 또한, 제 1 배선부(4a)와 제 2 배선부(4b) 사이에, 제 1 수지층(3)이 형성되어 있기 때문에, 배선(4)에 걸리는 응력을 더욱 완화할 수 있어, 칩 대형화에 따른 응력의 증대에도 대응할 수 있다.
또한, 제 1 배선부(4a)를 수지층 상에 형성하지 않고, 단차를 마련하지 않도록 하고 있기 때문에, 세밀 배선이 가능해져 다수의 외부 단자(7)를 형성할 수 있게 되어 있다.
(실시예 2)
도 3, 도 4 및 도 5는 본 발명의 실시예 2에 따른 반도체 장치의 제조 공정을 나타내는 평면도이다. 또, 본 실시예 2에서 나타내는 제조 방법은 실시예 1에 나타내는 반도체 장치를 제조하는 것이고, 도 3, 도 4 및 도 5에서는, 도 1(a)과 마찬가지로 제 2 수지층(5), 제 3 수지층(6) 등을 투명하게 하여 나타내고 있다. 또한, 도 3, 도 4 및 도 5에서는, 반도체 소자(2)의 집합체인 실리콘웨이퍼의 하나인 반도체 소자(1)에 대응하는 부분만을 나타내고 있다.
우선, 전 처리를 행함으로써 미소한 트랜지스터 등이 다수 형성된 실리콘웨이퍼에 패시베이션막(8) 및 전극(9)을 형성한다(도 3(a)). 패시베이션막(8)은 반도체 소자(2)의 한 쪽 표면의 전극(9) 이외의 부분에 형성한다. 또한, 전극(9)은 반도체 소자(2)의 외주부에 형성한다.
그리고, 반도체 소자(2) 상의 전극(9)과 접속되도록 복수의 제 1 배선부(4a)를 형성한다(도 3(b)). 또, 이 때 제 1 배선부(4a)는 전극(9)과 접속되는 부분으로부터 반도체 소자(2)의 중심(10) 방향을 향하여 형성하도록 한다. 제 1 배선부(4a)의 선단은 후에 제 2 배선부(4b)와 접속되는 제 1 랜드(14)로 되어있다. 이 제 1 랜드(14)를 비교적 작게 형성함으로써, 다수의 외부 단자(7)의 형성이 가능해지고, 또한 제 1 랜드(14)의 루트 부분의 단선을 억제할 수 있다.
제 1 배선부(4a)는, 예컨대, 스퍼터로 티탄·텅스텐 합금의 층과 구리의 층을 패시베이션막(8) 표면의 전면에 형성한 후에, 소정 형상으로 레지스트막(도시하지 않음)을 도포하고, 에칭을 행하여 제 1 배선부(4a)의 부분만을 남기고, 레지스트막을 박리함으로써 형성할 수 있다.
다음에, 도 3(b)의 공정에서 제 1 배선부(4a)가 형성된 패시베이션막(8)의 표면에 제 1 수지층(3)을 형성한다(도 3(c)). 이 때, 제 1 수지층(3)을 제 1 배선부(4a)와 전극(9)의 부분에도 형성하도록 한다. 제 1 수지층(3)을 전극(9) 부분에 형성함으로써, 외부 단자(7)를 형성할 수 있는 영역이 넓어져, 다수의 외부 단자(7)를 형성하는 것이 가능해진다. 또, 제 1 수지층(3)의 제 1 랜드(14) 부분에는 비어홀(11)이 형성되어 있고, 제 1 배선부(4a)와 제 2 배선부(4b)를 접속할 수 있게 되어 있다.
그 후, 제 1 수지층(3)의 표면에, 제 2 배선부(4b)를 형성한다(도 4(d)). 이 제 2 배선부(4b)는 비어홀(11)을 거쳐 제 1 배선부(4a)와 접속되도록 형성하고, 또한 반도체 소자(2)의 중심(10)으로부터 외측을 향하여 형성하도록 한다. 또 제 2 배선부(4b)도, 예컨대, 제 1 배선부(4a)와 마찬가지로 형성하지만, 티탄·텅스텐 합금의 층과 구리의 층에 구리 도금을 더 실시하는 것이 바람직하다.
그리고, 제 1 수지층(3) 및 제 2 배선부(4b)의 표면에, 제 2 수지층(5)을 형성한다(도 4(e)). 이 때, 상술한 바와 같이, 반도체 소자(2)의 가장 외측의 외주부와, 제 2 배선부(4b)의 비어홀(11) 측의 타단에는 제 2 수지층(5)을 형성하지 않도록 한다. 제 2 배선부(4b)의 비어홀(11) 측의 타단은 제 2 랜드(15)로 되어 있고, 외부 단자(7)가 형성되게 된다. 이 제 2 랜드(15)는 제 1 랜드(14)보다도 크게 형성하는 것이 바람직하다.
그리고, 제 2 랜드(15)의 부분에 땜납 볼로 이루어지는 외부 단자(7)를 형성한다(도 4(f)). 이 외부 단자(7)는, 예컨대, 납프리 땜납으로 이루어지고, 땜납 볼 전사, 페이스트 인쇄, 도금 등에 의해 형성된다.
다음에, 제 2 수지층(5)의 표면에 제 3 수지층(6)을 형성한다(도 5(g)). 이 때, 제 3 수지층(6)은 외부 단자(7)의 일부가 노출되도록 형성한다. 또, 제 3 수지층(6)은 반드시 형성할 필요는 없다.
마지막으로, 도 4(f) 또는 도 5(g)의 공정까지의 처리가 종료된 실리콘웨이퍼를 다이싱에 의해 절단하여 각각의 반도체 장치(1)가 완성된다. 또, 상기한 제조 공정에서는, 반도체 소자(2)의 집합체인 실리콘웨이퍼가 다이싱되는 부분에, 제 1 수지층(3) 및 제 2 수지층(5)이 형성되어 있지 않기 때문에, 이들 수지층이 절단되지 않으므로, 반도체 소자(2) 단부의 크랙이나 수지층의 박리를 방지할 수 있다.
본 실시예 2에서는, 복수 배선(4)의 일부 또는 전부를, 전극(9)과 접속되는 부분으로부터 반도체 소자(2)의 중심(10) 방향으로 향하는 제 1 배선부(4a)와, 반도체 소자(2)의 중심(10) 방향으로부터 외측을 향하여 외부 단자(7)와 접속되는 제 2 배선부(4b)로 형성하고 있기 때문에, 배선(4)의 종단면 형상이 ㄷ자형으로 되어 응력을 효과적으로 완화할 수 있다. 또한, 제 2 배선부(4b)의 외부 단자(7)와 접속되는 부분이 반도체 소자(2)의 중심 측에 오게 되어, 반도체 장치(1)에 응력이 걸린 경우에도 제 2 배선부(4b)가 외부 단자(7)와 접속되는 부분이 단선되는 것을 방지할 수 있다. 또한, 제 1 배선부(4a)와 제 2 배선부(4b) 사이에, 제 1 수지층(3)을 형성하고 있기 때문에, 배선(4)에 걸리는 응력을 더욱 완화할 수 있고, 칩 대형화에 따른 응력의 증대에도 대응할 수 있다.
그 밖의 효과는 실시예 1에 따른 반도체 장치와 마찬가지이다.
(실시예 3)
도 6은 본 발명의 실시예 3에 따른 회로 기판이 예를 나타낸 사시 모식도이다. 도 6에 나타내는 회로 기판(100)은 실시예 1에 나타내는 반도체 장치(1)를 탑재한 것이다. 회로 기판(100)은 유리 에폭시 기판 등으로 이루어지고, 미리 구리 등의 배선 패턴이 형성되어 있다. 이 회로 기판(100)에, 반도체 장치(1)의 외부 단자(7)를 접속함으로써, 전기적으로 도통된 상태로 되어, 소망 처리(예컨대, 데이터 처리)를 행할 수 있다.
도 7은 본 발명의 실시예 3에 따른 전자기기의 예를 나타내는 도면이다. 도 7에 나타내는 전자기기는 실시예 1에 나타내는 반도체 장치(1)를 갖고 있다. 도 7(a)는 반도체 장치(1)를 노트형 퍼스널 컴퓨터(200)에 적용한 예이며, 도 7(b)는 반도체 장치(1)를 휴대 전화(300)에 적용한 예이다. 또, 실시예 1에 나타내는 반도체 장치(1) 및 실시예 2의 제조 방법에 나타내는 반도체 장치(1)는 그 밖의 가전 제품 등에도 사용할 수 있다.
본 발명에 의하면, 대형 칩에 대응하고, 세밀한 배선에 의해 다수의 외부 단자를 형성 가능하고, 또한 접속 신뢰성이 높은 반도체 장치를 제공할 수 있으며, 또한, 이와 같은 반도체 장치의 제조 방법, 이러한 접속 신뢰성이 높은 반도체 장치를 탑재한 회로 기판 및 이 반도체 장치를 갖는 전자기기를 제공할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도 및 종단면도,
도 2는 실시예 1의 배선 구조를 적용하지 않은 반도체 장치의 예를 나타내는 평면도 및 종단면 모식도,
도 3은 본 발명의 실시예 2에 따른 반도체 장치의 제조 공정을 나타내는 평면도,
도 4는 도 3의 반도체 장치의 제조 공정의 계속을 나타내는 평면도,
도 5는 도 4의 반도체 장치의 제조 공정의 계속을 나타내는 평면도,
도 6은 본 발명의 실시예 3에 따른 회로 기판의 예를 나타내는 사시 모식도,
도 7은 본 발명의 실시예 3에 따른 전자기기의 예를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 2 : 반도체 소자
3 : 제 1 수지층 4 : 배선
4a : 제 1 배선부 4b : 제 2 배선부
5 : 제 2 수지층 6 : 제 3 수지층
7 : 외부 단자 8 : 패시베이션막
9 : 전극 10 : 중심
11 : 비어홀 12 : 접속부
14 : 제 1 랜드 15 : 제 2 랜드

Claims (16)

  1. 복수의 전극을 갖는 반도체 소자와, 하나 또는 복수의 수지층과, 상기 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자를 갖는 반도체 장치로서,
    상기 복수의 배선의 일부 또는 전부로서, 상기 전극과 접속되는 부분으로부터 상기 반도체 소자의 중심 방향으로 향하는 제 1 배선부와,
    해당 제 1 배선부와 접속되고, 상기 반도체 소자의 중심으로부터 외측으로 향하며, 상기 외부 단자와 접속되는 제 2 배선부
    를 포함하되,
    상기 제 1 배선부와 상기 제 2 배선부 사이에, 적어도 하나의 수지층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치의 패키지 방식은 칩·사이즈·패키지(Chip·Size·Package)인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 단자는 땜납볼로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 수지층에, 상기 제 1 배선부와 상기 제 2 배선부를 접속하기 위한 비어홀이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는 실리콘 웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단하여 제조되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 수지층은 상기 집합체의 다이싱에 의해 절단하는 부분을 피하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 수지층은 상기 전극이 형성되어 있는 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 복수의 전극을 갖는 반도체 소자와, 하나 또는 복수의 수지층과, 상기 전극에 전기적으로 접속되는 복수의 배선과, 해당 배선에 전기적으로 접속되는 복수의 외부 단자를 갖는 반도체 장치의 제조 방법으로서,
    상기 반도체 소자에, 상기 전극과 접속되는 부분으로부터 상기 반도체 소자의 중심 방향으로 향하는 제 1 배선부를 형성한 후에, 적어도 하나의 수지층을 형성하고, 상기 제 1 배선부와 접속되고, 상기 반도체 소자의 중심으로부터 외측으로 향하며, 상기 외부 단자와 접속되는 제 2 배선부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반도체 장치의 패키지 방식은 칩·사이즈·패키지인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 외부 단자는 땜납볼로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 적어도 하나의 수지층에, 상기 제 1 배선부와 상기 제 2 배선부를 접속하기 위한 비어홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 반도체 장치는 실리콘 웨이퍼로 이루어지는 반도체 소자의 집합체를 다이싱에 의해 절단하여 제조되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 수지층은 상기 집합체의 다이싱에 의해 절단되는 부분을 피하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 8 항에 있어서,
    상기 적어도 하나의 수지층은 상기 전극이 형성되어 있는 부분에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 청구항 1에 기재된 반도체 장치를 탑재하고 있는 것을 특징으로 하는 회로 기판.
  16. 청구항 1에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전자기기.
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