KR20050059931A - 플래쉬 메모리소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 게이트 전극 형성방법에 관한 것으로, 본 발명의 사상은 플로팅 게이트 전극 패턴이 형성된 반도체 기판 상에 ONO막을 형성한 후 제1 어닐링 공정을 수행하는 단계, 상기 결과물 전면에 제2 폴리 실리콘막, 금속 실리사이드막을 순차적으로 형성하는 단계, 상기 결과물 전면에 상기 제1 어닐링 공정과 동일한 온도에서 수행되는 제2 어닐링 공정을 수행하는 단계, 상기 형성된 결과물에 하드마스크용 절연막을 형성하는 단계, 상기 형성된 결과물을 패터닝하여 콘트롤 게이트 전극 패턴을 형성하는 단계 및 상기 결과물 전면에 산화공정을 수행하여, 상기 플로팅 게이트 전극 패턴, ONO막 및 콘트롤 게이트 전극 패턴 측벽에 산화막을 형성하는 단계를 포함한다.
Description
본 발명의 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 게이트 전극 형성방법에 관한 것이다.
플래쉬 메모리 소자를 구현하는 데 있어서, 플로팅 게이트 전극 패턴 형성 후 ONO막을 형성하고, ONO막의 계면 안정화를 위해 제1 어닐링 공정을 수행한다. 이어서, 상기 결과물에 콘트롤 게이트 전극용 폴리 실리콘막, 금속 실리사이드막 및 금속 실리사이드막의 산화 방지막으로 실리콘 질화막을 형성한 후 제2 어닐링 공정을 수행한다. 상기 결과물에 하드 마스크용 절연막을 형성하고, 이 하드 마스크용 절연막 상에 포토레지스트 패턴을 형성하여 이를 식각 마스크로 식각하여 콘트롤 게이트 전극 패턴의 형성을 완료한다.
이때, 상기 제2 어닐링 공정은 850℃ 정도의 온도, 30분 정도의 시간을 가진 공정 조건에서 수행하여, 상기 금속 실리사이드막 수축현상을 방지하여 금속 실리사이드막의 저항치를 감소시킨다.
그러나 상기 공정조건에서 수행되는 제2 어닐링 공정은 상기 제1 어닐링 공정과 서로 다른 온도에서 수행되므로, 상기 형성된 콘트롤 게이트 전극용 폴리 실리콘막과 플로팅 게이트 전극 패턴 사이의 ONO막의 물성을 변하게 하여 콘트롤 게이트 전극 식각시 도 1에 도시된 바와 같이 ONO막에서의 스텝 프로파일(A)이 유발되어, 소자 특성 저하를 가져오는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트 전극의 프로파일 변화를 방지할 수 있는 플래쉬 메모리소자의 게이트 전극 형성방법을 제공함에 있다.
상술한 문제점을 해결하기 위한 본 발명의 사상은 플로팅 게이트 전극 패턴이 형성된 반도체 기판 상에 ONO막을 형성한 후 제1 어닐링 공정을 수행하는 단계, 상기 결과물 전면에 제2 폴리 실리콘막, 금속 실리사이드막을 순차적으로 형성하는 단계, 상기 결과물 전면에 상기 제1 어닐링 공정과 동일한 온도에서 수행되는 제2 어닐링 공정을 수행하는 단계, 상기 형성된 결과물에 하드마스크용 절연막을 형성하는 단계, 상기 형성된 결과물을 패터닝하여 콘트롤 게이트 전극 패턴을 형성하는 단계 및 상기 결과물 전면에 산화공정을 수행하여, 상기 플로팅 게이트 전극 패턴, ONO막 및 콘트롤 게이트 전극 패턴 측벽에 산화막을 형성하는 단계를 포함한다.
상기 제1 어닐링 공정은 800~ 820℃ 정도의 온도, 30분 정도의 시간을 가진 공정조건에서 수행하는 것이 바람직하다.
상기 제2 어닐링 공정은 800~ 820℃ 정도의 온도, 30분 정도의 시간을 가진 공정조건에서 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2a 및 도 2b 내지 도 4a 및 도 4b는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 4a는 본 발명의 플래쉬 메모리 소자의 제조방법을 설명하기 위해 워드라인 방향으로 절단된 단면도들이고, 도 2b 내지 도 4b는 본 발명의 플래쉬 메모리소자의 제조방법을 설명하기 위해 비트라인 방향으로 절단된 단면도들이다.
도 2a 및 도 2b를 참조하면, 실리콘 재질로 이루어진 반도체 기판(10) 전면 상부에 패드 산화막(12), 플로팅 게이트전극용 제1 폴리 실리콘막(14) 및 패드 질화막(미도시)을 순차적으로 형성한다. 상기 패드 질화막(미도시) 상부의 소정 영역에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 패드 질화막(미도시), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 패드 산화막(12)을 순차적으로 식각하여 트렌치를 형성한다. 상기 형성된 트렌치를 매립하는 산화막을 형성하고, 패드 질화막(미도시)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 소자 분리막을 형성한다. 이어서, 패드 질화막(미도시)을 제거하는 식각 공정을 수행함으로써, 소자 분리막(STI)의 형성을 완료한다.
이어서, 소자 분리막(STI)이 형성된 결과물 상에 플로팅 게이트 전극용 제2 폴리 실리콘막(16)을 형성하고, 상기 제2 폴리 실리콘막(16)상의 소정 영역에 플로팅 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 식각하여 플로팅 게이트 전극용 패턴을 형성한다.
상기 플로팅 게이트 전극용 제2 폴리 실리콘막(16)은 1200~ 2000Å 정도의 두께로 형성할 수 있고, 비결정질(amorphous)실리콘막 또는 결정질 실리콘막 중 어느 하나로 형성할 수 있다.
이 플로팅 게이트 전극용 패턴이 형성된 결과물에 ONO막(18)을 형성하고, 이 ONO막(18)에 제1 어닐링 공정을 수행한다.
이 제1 어닐링 공정은 800℃ 정도의 온도, 30분 정도의 시간을 가진 공정 조건에서 수행될 수 있다. 이때, 제1 어닐링 공정은 ONO 막질의 계면 안정화를 위해 수행한다.
도 3a 및 도 3b를 참조하면, 상기 결과물 전면에 콘트롤 게이트 전극용 제3 폴리 실리콘막(20), 텅스텐 실리사이드막(22), 실리콘 질화막(24)을 순차적으로 형성한다.
이어서, 상기 결과물 전면에 제2 어닐링 공정을 수행한다. 이 제2 어닐링 공정은 800~ 820℃ 정도의 온도, 30분 정도의 시간을 가진 공정조건에서 수행될 수 있다. 이 제2 어닐링 공정은 이후 수행되는 열공정 등에 의해 텅스텐 실리사이드막이 수축되는 현상을 방지하기 위해 수행한다.
한편, 제2 어닐링 공정시 상기 제1 어닐링 공정과 동일한 온도 즉, 800~ 820℃ 정도의 온도에서 어닐링 공정을 수행해야 하는 데, 이 동일한 온도에서 수행되는 두 어닐링 공정으로 인해 ONO막(18)의 물성변화를 방지하여 ONO막에서 발생될 수 있는 스텝 프로파일(step profile)의 발생을 억제할 수 있다.
도 5에 도시된 바와 같이 제1 및 제2 어닐링 공정을 동일한 온도에서 진행한 후 ONO막을 도시한 도면으로, 도 1의 A에 도시된 바와 달리 스텝 프로파일이 형성되지 않은 ONO막의 형성을 볼 수 있다.
다음으로, 상기 제2 어닐링 공정이 형성된 결과물 상에 하드 마스크용 절연막(26)을 형성한다.
도 4a 및 도 4b를 참조하면, 상기 하드마스크용 절연막(26)의 소정 영역에 콘트롤 게이트 전극용 포토레지스트 패턴(PR)을 형성한다. 이 포토레지스트 패턴(PR)을 식각마스크로 하드마스크용 절연막(26), 실리콘 질화막(24), 텅스텐 실리사이드막(22) 및 콘트롤 게이트 전극용 제3 폴리 실리콘막(20)을 식각하여 콘트롤 게이트 전극 패턴을 형성한다. 이어서, 상기 형성된 콘트롤 게이트 전극 패턴 및 플로팅 게이트 전극 패턴에 세정 공정을 수행한다. 상기 세정공정이 수행된 결과물 전면에 산화공정을 수행하여, 콘트롤 게이트 전극 패턴 및 플로팅 게이트 전극 패턴 측벽에 산화막(28)을 형성함으로써 본 공정을 완료한다.
본 발명에 의하면, 제1 및 제2 어닐링 공정이 수행되는 온도를 동일하게 수행함으로써, ONO막의 스텝 프로파일 현상이 방지되어 이후 수행되는 콘트롤 게이트 전극 패턴 형성 식각 공정시 원하는 게이트 전극의 프로파일을 얻을 수 있게 된다.
또한, 콘트롤 게이트 전극 형성 식각공정 전에 제2 어닐링 공정을 수행함으로써, 식각후 수행하는 열공정에 의한 텅스텐 실리사이드의 수축 현상을 방지하여 워드라인 저항을 개선할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 제1 및 제2 어닐링 공정이 수행되는 온도를 동일하게 수행함으로써, ONO막의 스텝 프로파일 현상이 방지되어 이후 수행되는 콘트롤 게이트 전극 패턴 형성 식각 공정시 원하는 게이트 전극의 프로파일을 얻을 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1은 종래 기술에 따라 형성된 플래쉬 메모리소자의 게이트 전극을 도시한 SEM 사진이고,
도 2a 및 도 2b 내지 도 4a 및 도 4b는 본 발명에 따른 플래쉬 메모리소자의 게이트 전극 형성방법을 설명하기 위한 단면도들이고,
도 5는 본 발명에 따라 형성된 플래쉬 메모리소자의 게이트 전극을 도시한 SEM 사진이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 터널산화막
14: 제1 폴리실리콘막 16: 제2 폴리실리콘막
18: ONO막 20: 제3 폴리실리콘막
22: 텅스텐 실리사이드막 24: 실리콘 질화막
26: 하드마스크용 절연막
Claims (3)
- 플로팅 게이트 전극 패턴이 형성된 반도체 기판 상에 ONO막을 형성한 후 제1 어닐링 공정을 수행하는 단계;상기 결과물 전면에 제2 폴리 실리콘막, 금속 실리사이드막을 순차적으로 형성하는 단계;상기 결과물 전면에 상기 제1 어닐링 공정과 동일한 온도에서 수행되는 제2 어닐링 공정을 수행하는 단계;상기 형성된 결과물에 하드마스크용 절연막을 형성하는 단계;상기 형성된 결과물을 패터닝하여 콘트롤 게이트 전극 패턴을 형성하는 단계; 및상기 결과물 전면에 산화공정을 수행하여, 상기 플로팅 게이트 전극 패턴, ONO막 및 콘트롤 게이트 전극 패턴 측벽에 산화막을 형성하는 단계를 포함하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 제1 어닐링 공정은800~ 820℃ 정도의 온도, 30분 정도의 시간을 가진 공정조건에서 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 제2 어닐링 공정은800~ 820℃ 정도의 온도, 30분 정도의 시간을 가진 공정조건에서 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 형성방법.
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