KR20050006505A - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법을 개시한다. 개시된 본 발명은, 반도체기판상에 스토리지노드콘택홀을 구비한 층간절연막을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막상에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘 층의 바닥면에 이온주입을 실시하는 단계; 상기 이온주입을 진행한후 폴리실리콘층 상에 레지스트막을 형성하여 스토리지노드콘택홀을 갭매립시키는 단계; 상기 레지 스트막을 상기 스토리지노드콘택홀내에만 남도록 선택적으로 제거하는 단계; 상기 레지스트막을 배리어로하여 폴리실리콘층의 노출된 부분을 제거한후 잔류하는 레지 스트막을 제거하는 단계; 상기 이온주입된 부분을 제외한 잔존하는 폴리실리콘층 표면에 MPS층을 성장시키는 단계; 및 상기 MPS층을 포함한 폴리실리콘층상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되어, 반도체소자의 캐패시터 제조시에 MPS 성장시 실린더 바닥지역에서 발생하는 MPS 알갱이 머지(merge) 현상을 방지할 수 있는 것이다.

Description

반도체소자의 캐패시터 제조방법{Method for fabricating capacitor of semiconductor device}

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자의 캐패시터 제조시에 MPS 성장시 실린더 바닥지역에서 발생하는 MPS 알갱이 머지(merge) 현상을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

종래기술에 따른 반도체소자의 캐패시터 제조방법에 대해 간략하게 설명하면 다음과 같다.

도 1a 및 도 1f는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명 하기 위한 공정단면도이다.

도 2는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 통해 형성된 캐패시터에 있어서, MPS 알갱이 머지(merge) 현상을 보여 주는 단면사진이다.

종래기술에 따른 반도체소자의 캐패시터 제조방법은, 도 1a에 도시된 바와같이, 먼저 반도체기판(미도시)상에 형성된 제1층간절연막(11)을 증착한 후 플러그콘택 마스크(미도시)를 이용하여 상기 제1층간절연막(11)을 선택적으로 제거하여 플러그콘택홀(미도시)을 형성한다.

이어서, 상기 플러그콘택홀(미도시)을 포함한 제1층간절연막(11)상에 도전 물질층을 증착한후 이를 전면식각 또는 CMP하여 상기 플러그콘택홀(미도시) 내에 콘택플러그(13)을 형성한다.

그다음, 상기 콘택플러그(13)를 포함한 제1층간절연막(11)상에 제2층간절연막 (15)을 증착한후 그 위에 스토리지노드콘택 마스크로 사용하기 위한 레지스트패턴 (미도시)을 형성한다.

이어서, 상기 레지스트패턴(미도시)을 마스크로 상기 제2층간절연막(15)을 제거하여 스토리지노드 콘택홀(17)을 형성한다.

그다음, 도 1b에 도시된 바와같이, 상기 레지스트패턴(미도시)을 제거한후 상기 스토리지노드콘택홀(17)을 포함한 제2층간절연막(15)상에 캐패시터로 사용되는 실린더막인 스토리지노드용 폴리실리콘층(19)을 증착한다.

그다음, 도 1c에 도시된 바와같이, 상기 폴리실리콘층(19)상에 감광물질막 (21)을 도포하여 스토리지노드콘택홀(17)을 갭매립시킨다.

이어서, 도 1d에 도시된 바와같이, 상기 제2층간절연막(15) 상면을 식각 정지점으로 상기 감광물질막(21)과 폴리실리콘층(19)을 전면식각 또는 CMP하여 선택적으로 제거한다. 이때, 상기 감광물질층(21)은 상기 스토리지 노드콘택홀(17) 내에만 남도록 한다.

이어서, 도 1e에 도시된 바와같이, 상기 스토리지노드콘택홀(17)내에 잔존 하는 감광물질막(21a)을 제거한다.

그다음, 도 1f에 도시된 바와같이, 폴리실리콘층(19a)표면에 MPS층(23)을 성장시킨다.

이어서, 상기 MPS층(23)을 포함한 폴리실리콘층(19a)상에 유전체막(미도시) 과 상부전극(미도시)을 순차적으로 형성하여 캐패시터 제조를 완료한다.

그러나, 상기 종래기술에 의하면, 도 2에서와 같이, 실린더의 바닥부분에서 일부 과도한 성장을 한 알갱이들이 원안에서 보여지는 바와같이 머지(merge)되어 좌측의 실린더보다 높이 "A"만큼 캐패시터로서의 역할을 상실하게 된다. 즉, 높이 "A"만큼의 캐패시터 값 손실을 갖게 된다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 실린더의 바닥지역에만 선택적으로 도핑을 실시하여 MPS 성장을 억제하므로써 MPS 과도성장에 의한 알갱이 머지(merge) 현상을 방지할 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.

도 1a 및 도 1f는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명 하기 위한 공정단면도,

도 2는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 통해 형성된 캐패시터에 있어서, MPS 알갱이 머지(merge) 현상을 보여 주는 단면사진,

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도,

도 4는 본 발명의 다른 실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도로서, 이온주입하기 위해 폴리실리콘층측벽에 감광막스페이서를 형성한 경우.

[도면부호의설명]

31 : 제1층간절연막 33 : 콘택플러그

35 : 제2층간절연막 37 : 스토리지노드콘택홀

39 : 폴리실리콘층 41 : 이온주입

43 : 레지스트막 45 : MPS층

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은,

반도체기판상에 스토리지노드콘택홀을 구비한 층간절연막을 형성하는 단계;

상기 콘택홀을 포함한 층간절연막상에 폴리실리콘층을 형성하는 단계;

상기 폴리실리콘층의 바닥면에 이온주입을 실시하는 단계;

상기 이온주입을 진행한후 폴리실리콘층상에 레지스트막을 형성하여 스토리지노드콘택홀을 갭매립시키는 단계;

상기 레지스트막을 상기 스토리지노드콘택홀내에만 남도록 선택적으로 제거하는 단계;

상기 레지스트막을 배리어로하여 폴리실리콘층의 노출된 부분을 제거한후 잔류하는 레지스트막을 제거하는 단계;

상기 이온주입된 부분을 제외한 잔존하는 폴리실리콘층표면에 MPS층을 성장시키는 단계; 및

상기 MPS층을 포함한 폴리실리콘층상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.

도 4는 본 발명의 다른 실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도로서, 이온주입하기 위해 폴리실리콘층측벽에 감광막스페이서를 형성한 경우이다.

본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법은, 도 3a에 도시된 바와 같이, 먼저 반도체기판(미도시)상에 형성된 제1층간절연막(31)을 증착한 후 플러그콘택 마스크(미도시)를 이용하여 상기 제1층간절연막(31)을 선택적으로 제거하여 플러그콘택홀(미도시)을 형성한다.

이어서, 상기 플러그콘택홀(미도시)을 포함한 제1층간절연막(31)상에 도전 물질층을 증착한후 이를 전면식각 또는 CMP하여 상기 플러그콘택홀(미도시) 내에 콘택플러그(33)을 형성한다.

그다음, 상기 콘택플러그(33)를 포함한 제1층간절연막(31)상에 제2층간절연막 (35)을 증착한후 그 위에 스토리지노드콘택 마스크로 사용하기 위한 레지스트패턴 (미도시)을 형성한다.

이어서, 상기 레지스트패턴(미도시)을 마스크로 상기 제2층간절연막(35)을 제거하여 스토리지노드 콘택홀(37)을 형성한다.

그다음, 도 3b에 도시된 바와같이, 상기 레지스트패턴(미도시)을 제거한후 상기 스토리지노드콘택홀(37)을 포함한 제2층간절연막(35)상에 캐패시터의 사용되는 실린더막인 스토리지노드용 폴리실리콘층(39)을 증착한다. 이때, 상기 폴리실리콘층 (39)은 약 100Å 두께정도의 도프트 폴리실리콘층과 약 300Å두께 정도의 언도프트 폴리실리콘층으로 구성된다. 여기서, 도프트 폴리실리콘층은 실린더 상층외벽의 MPS 성장을 억제하여 브릿지 방지를 하는 층으로 사용되며, 언도프트 폴리실리콘 층에서 MPS 성장을 하여 실질적인 캐패시터 용량을 결정하는 막으로 사용된다.

이어서, 도 3c에 도시된 바와같이, MPS 성장억제막을 형성하기 위한 이온 도핑을 실시한다. 이렇게 이온도핑을 실시하여 바닥지역의 MPS 성장억제를 위한 도핑층 형성공정으로 100Å 정도의 도프트층을 형성한다. MPS 성장이 이루어져야 하는 측벽에는 이온주입이 되지 않도록 하기 위해 0 도 틸트각으로 이온주입을 실시한다.

그다음, 도 3d에 도시된 바와같이, 상기 이온주입공정을 진행한후 상기 폴리실리콘층(39)상에 감광물질막(43)을 도포하고 이를 에치백하여 상기 스토리지 노드콘택홀(37)내에만 남도록 한다.

이어서, 도 3e에 도시된 바와같이, 실린더 내부 보호를 위해 상기 스토리지 노드용 폴리실리콘층(39)을 에치백하여 상기 제2층간절연막(35)상에 있는 폴리 실리콘층(39)부위를 식각한후 잔존하는 감광물질막(43)을 제거한다.

그다음, 도 3f에 도시된 바와같이, 에치백한후 폴리실리콘층(39a)표면에 MPS층(45)을 성장시킨다. 이때, 캐패시터 용량 확보를 위한 표면적 확대공정으로 도핑이 실시되어 있는 실린더의 바닥지역에서 종래의 기술과 달리 MPS 성장이 억제된다.

이어서, 상기 MPS층(45)을 포함한 폴리실리콘층(39a)상에 유전체막(미도시) 과 상부전극(미도시)을 순차적으로 형성하여 캐패시터 제조를 완료한다.

한편, 본 발명의 다른 실시예로서, 이온의 난사 등으로 측벽에 이온주입이 될 경우에 대비하여 도 4에 도시된 바와같이, 이온주입을 하기 전 공정에서 형성된 폴리실리콘층(59)측벽에 감광막스페이서(61)를 형성한후 이를 마스크로 상기 폴리 실리콘층(59)바닥에 이온주입을 실시한다.

앞서 상기 감광막스페이서(61) 형성 이전공정과 함께 형성이후의 캐패시터 형성공정은 본 발명의 일실시예와 동일한 공정순으로 진행한다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의하면, 스토리지노드용으로 사용되는 폴리실리콘층의 바닥지역에만 선택적으로 이온주입하여 도핑시켜 주므로써 실린더 바닥지역에서 발생하는 MPS 과도성장에 의한 MPS 알갱이 머지(merge) 현상을 방지할 수 있다.

또한, 바닥지역의 MPS 머지(merge) 현상을 방지하므로써 상대적으로 캐패시턴스 값을 증가시킬 수 있다.

그리고, 캐패시턴스 값의 증가를 통해 리프레시 특성을 향상시킬 수 있으며, 수율을 증대시킬 수 있다.

따라서, 이러한 수율증대를 통해 제조비용을 감소시킬 수 있어 가격경쟁력을 확보할 수 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

1. 반도체기판상에 스토리지노드콘택홀을 구비한 층간절연막을 형성하는 단계;

   상기 콘택홀을 포함한 층간절연막상에 폴리실리콘층을 형성하는 단계;

   상기 폴리실리콘층의 바닥면에 이온주입을 실시하는 단계;

   상기 이온주입을 진행한후 폴리실리콘층상에 레지스트막을 형성하여 스토리지노드콘택홀을 갭매립시키는 단계;

   상기 레지스트막을 상기 스토리지노드콘택홀내에만 남도록 선택적으로 제거하는 단계;

   상기 레지스트막을 배리어로하여 폴리실리콘층의 노출된 부분을 제거한후 잔류하는 레지스트막을 제거하는 단계;

   상기 이온주입된 부분을 제외한 잔존하는 폴리실리콘층표면에 MPS층을 성장시키는 단계; 및

   상기 MPS층을 포함한 폴리실리콘층상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 폴리실리콘층은 100Å 두께정도의 도프트 폴리실리콘층과 300Å 두께 정도의 언도프트 폴리실리콘층으로 구성되어 있는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 이온주입을 통해 100Å 이하 두께의 이온도핑층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 이온주입은 0 도 틸트각으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.