KR20040089613A - 메모리 및 메모리에 대한 액세스를 제어하기 위한어댑티브 타이밍 시스템 - Google Patents

메모리 및 메모리에 대한 액세스를 제어하기 위한어댑티브 타이밍 시스템 Download PDF

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Abstract

본 발명의 다양한 특징에 따르는 메모리 시스템과 방법은 메모리에 대한 액세스를 제어하는 메모리 및 어댑티브 타이밍 시스템을 포함한다. 어댑티브 타이밍 시스템은 데이터 신호의 데이터 유효 윈도우(DVW) 내의 데이터를 수집한다. 일실시예에서, 어댑티브 타이밍 시스템은 DVW의 중간점에서 데이터 신호를 샘플링하는 지연회로를 포함한다. 어댑티브 타이밍 시스템은 또한 DVW의 중간점이 DVW의 실제의 중간점에 대응하는지를 식별하고, 그에 따라 지연회로를 조정하는 식별회로를 포함한다.

Description

메모리 및 메모리에 대한 액세스를 제어하기 위한 어댑티브 타이밍 시스템{Memory and Adaptive Timing System for Controlling Access to the Memory}
많은 전자 시스템과 거의 모든 컴퓨터는 정보를 저장하기 위해 메모리를 사용한다. 임시의 저장을 위해 많은 시스템은 높은 액세스 속도와 저가의 랜덤 액세스 메모리(RAM)를 사용한다. 컴퓨터와 다른 전자 시스템이 진화함에 따라 여러 종류의 RAM과 다른 메모리 장치들이 개발되어 왔으며 계속 개발되고 있다.
메모리를 사용하여 정보를 저장 및 검색하기 위해, 데이터가 데이터 소스 디바이스에 의해 다수의 데이터 라인 상에 단정(assertion)된다. 순수한 동기 시스템에서, 데이터 출력 및 수집(data capture)은 공통의 자유동작 시스템 클록(common free-running system clock)에 참고된다. 그러나 이러한 시스템에 대한 최대 데이터 속도는 출력 액세스 타임과 실행 타임(flight time)의 합이 비트 타임에 접근할 때 도달된다(데이터 속도의 역수). 비록 빠른 데이터 입력 및/또는 늦은 데이터 수집에 대하여 지연 클록을 생성시키는 것이 데이터 속도의 증가를 허용하더라도 이러한 기술은 예를 들어, 온도, 전압 또는 로딩의 변화 때문에 임의의 고정 클록신호에 대한 데이터 유효 윈도우(data valid window)(DVW 또는 데이터 아이(data eye))의 이동을 고려하지 않는다.
다양한 DDR SDRAM(double data rate synchronous dynamic RAM) 등의 많은 메모리는 데이터 라인 상의 데이터가 가장 유효한 것으로 되었을 때 메모리 액세스를 실행하도록 데이터 스트로브(data strobe)와 관련하여 동작한다. 데이터 스트로브는 데이터 신호를 구동시키는 장치(기입 동작을 위한 메모리 컨트롤러, 판독 동작을 위한 메모리)에 의해 구동되는 비자유동작 신호(non-free-running signal)이다. 판독 동작에 있어서, 데이터 스트로브 신호는 모든 데이터와 데이터 스트로브가 동일한 내부 클록신호를 이용하여 메모리에 의해 단정(assertion)되도록 데이터 신호와 구간 정렬된다(edge aligned). 결국, 데이터 신호와 데이터 스트로브 신호는 정상적으로는 동일한 시간에 생성된다.
그러나 통상적인 메모리는 DVW의 중간에 데이터 스트로브를 생성하지는 않는다. 결국, 메모리를 판독하는 외부 시스템은 통상 유효 데이터가 데이터 라인 상에 존재할 때까지 데이터 라인의 판독을 지연시킨다. 메모리 컨트롤러는 보통 수신된 스트로브를 DVW의 중앙에까지 지연시키도록 구성된다. 많은 메모리 시스템은 데이터 스트로브 후에 적절한 지연을 생성하기 위해 DLL(delay locked loop)회로를 이용하여 메모리 액세스를 동기화한다. 그러나 DLL 회로는 이미 밀집되어 있는 집적회로에서 상당한 영역을 차지한다. 스트로브와 DLL을 이용하는 것은 또한 품질제어를 위한 구성요소의 테스트에 어려움이 존재하게 한다. 또한 많은 시스템은 수개의상이하고 독립적인 메모리 모듈을 제어하는 메모리 컨트롤러를 이용한다.
또한 메모리 모듈의 각각에 대하여 적절한 지연을 삽입하기 위해 메모리 컨트롤러는 슬레이브 DLL회로의 동작을 제어하기 위한 마스터 DLL과, 각각의 메모리 모듈에 전용인 슬레이브 DLL 회로를 종종 포함한다. 각각의 부가적인 DLL회로는 집적회로 내에 부가적인 영역을 포함하며, 따라서 크기, 비용, 전력소모, 및 메모리 시스템의 복잡성을 증가시키는 경향이 있다. 이러한 문제점은 각각이 버스 상에서 하나 이상의 바이트와 관련된 다수의 마스터 DLL 회로의 부가에 의해 악화된다.
본 발명은 메모리 장치, 방법 및 시스템에 관한 것으로, 특히 메모리 액세스에 대한 타이밍에 관한 것이다.
본 발명은 예시적인 것으로 첨부도면에 한정되지 않으며, 유사한 참조번호는 유사한 구성요소를 나타내고 있다.
도 1은 본 발명의 다양한 특징에 따르는 전자 시스템의 블록도
도 2는 메모리 시스템의 블록도
도 3은 클록신호, 보상 클록신호, 및 복수의 데이터 신호에 대한 신호 파형
도 4는 어댑티브 타이밍 시스템의 블록도
도 5는 교정처리(calibration process)의 흐름도
도 6은 타이밍 조정처리의 흐름도
도면에서 구성요소와 접속부는 단순명료하게 도시되어 있으며, 반드시 축척법으로 도시한 것은 아니다. 예를 들어, 도면에서 어떤 구성요소들의 치수는 본 발명의 실시예의 이해를 돕기 위해 다른 구성요소에 비해 과장되어 도시되어 있을 수 있다.
본 발명의 다양한 특징에 따른 메모리 시스템 및 방법은 메모리와, 이 메모리에 대한 액세스를 제어하는 어댑티브 타이밍 시스템을 포함한다. 일실시예에서, 어댑티브 타이밍 시스템은 DVW의 중간점에서 데이터 신호를 샘플링하는 지연회로를 포함한다. 어댑티브 타이밍 시스템은 또한 DVW의 중간점이 DVW의 실제 중간점에 대응하는지의 여부를 식별하고, 그에 따라 지연회로를 조정하는 식별회로를 포함한다.
본 발명의 주제는 특히 SDRAM 등의 메모리 구성요소를 이용하는 전자 시스템과 관련하여 사용하기에 적합하다. 결국 본 발명의 바람직한 전형적인 그 문맥속에 기술되어 있다. 그러나, 이러한 설명은 본 발명의 적용가능성이나 사용자를 한정하기 위한 것이 아니라 그 대신 전형적인 실시예의 설명을 완전하게 제공하기 위한 것이라는 것을 이해하여야 한다.
도 1을 참조하면, 본 발명의 다양한 특징에 따르는 전자 시스템(100)은 프로세서(102), 메모리 시스템(104), 데이터 소스(source) 및/또는 데스티네이션(destination)(106)을 포함할 수 있다. 전자 시스템(100)은 종래의 퍼스널 컴퓨터 시스템 등의 메모리를 이용하는 시스템을 포함한다. 그러나 전자 시스템(100)은 통신 시스템, 컴퓨팅 시스템, 엔터테인먼트 시스템, 제어 시스템, 휴대형 전자장치, 오디오 컴포넌트, 또는 공장 제어시스템 등의 임의의 적합한 전자 시스템을 포함할 수 있으며, 여러 구성요소들은 특정 시스템과 환경에 따라 다를 수 있다. 프로세서(102)는 일반적으로 전자 시스템의 동작을 제어하며, 인텔(Intel), 텍사스 인스트루먼트(Texas Instruments), 또는 어드밴스트 마이크로 디바이시스(Advanced Micro Devices) 마이크로프로세서 등의 임의의 적절한 프로세서 또는 컨트롤러를 포함할 수 있다. 데이터 소스 및/또는 데스티네이션(106)은 데이터를 송신 및/또는 수신하기 위해 전자 시스템(100) 내의 임의의 적합한 구성요소, 즉 하드디스크 드라이브, 광저장 시스템, 테이프 저장 시스템, 프린터, 디스플레이, 키보드, 트랙 장치 등의 종래의 주변장치를 포함하는 구성요소를 포함할 수 있다. 데이터 소스/데스티네이션(106)은 주로 데이터 소스(키보드 또는 센서 등), 데이터 데스티네이션(디스플레이 또는 스피커 등) 또는 데이터 소스와 데이터 데스티네이션의 모두(하드디스크 드라이브 또는 송수신기 등)일 수 있는 예시적인 구성요소이다.
메모리 시스템(104)은 데이터를 저장하기 위한 저장 시스템을 포함한다. 메모리 시스템(104)은 데이터를 저장하고, 메모리 시스템(104)과, 데이터 소스/데스티네이션(106) 또는 프로세서(102) 사이에서 데이터를 전송하는 임의의 적절한 메모리 시스템일 수 있다. 도 2를 참조하면, 본 실시예에서, 메모리 시스템(104)은 하나 이상의 메모리 모듈(210A, 210B)과 메모리 컨트롤러(212)를 포함한다. 메모리 모듈(210)은 종래의 ROM, SRAM, DRAM, SDRAM 등의 임의의 데이터 저장용 시스템 또는 임의의 다른 적합한 저장 시스템을 포함할 수 있다. 본 실시예에서, 메모리 모듈(210)은 마이크론 MT46V64M4 256Mb DDR SDRAM 등의 마이크론사의 DDR SDRAM을 포함한다.
메모리 컨트롤러(212)는 메모리 모듈(210)과의 데이터 전송을 포함하는 액세스를 제어할 뿐 아니라 추가적인 기능과 동작도 실행한다. 데이터는 임의의 적절한 방법과 기술에 의해 n개의 데이터 라인 세트를 따라 메모리 시스템(104)과 데이터 소스/데스티네이션 사이에서 교환될 수 있다. 본 실시예에서, 종래의 데이터 전송처리는 데이터 신호의 데이터 유효 윈도우(DVW) 내의 데이터를 수집함으로서 데이터를 전송한다. 예를 들어, 도 3을 참조하면, 본 발명의 실시예에 따르는 소스 동기 시스템에서, 클록신호(CK)와 보조 클록신호(CK#)의 교차시에 데이터는 데이터 라인 상에 적합하게 단정(assertion)된다. 모든 데이터 비트(DQ)가 유효로 되기 전에 제 1 시간주기(tAC(MAX))는 지나가며, 이것은 DVW(300)의 상승구간(leading edge)(310)을 정의한다. 데이터 비트는 다음 클록신호가 교차하기 전에 제 2 시간주기(tAC(MIN))까지 DVW(300) 중에 유효하게 남는다. DVW(300)의 지속(duration)은 예를 들면 부하, 온도 및/또는 전압 변화 때문에 변화될 수 있다. 유사하게, 하강구간(trailing edge)(310)및 상승구간(312)의 위치는 클록신호와 관계하여 변할 수 있다.
무엇보다도 메모리 컨트롤러(212)는 정확한 데이터의 수집을 향상시키기 위해 메모리 모듈(210)에 대한 액세스 동작의 타이밍을 제어한다. 데이터 수집을 최적화하기 위해, 본 실시예의 메모리 컨트롤러(212)는 DVW(300)의 대략 중간점에서 데이터를 수집한다. 메모리 컨트롤러(212)는 또한 DVW(300)의 상대위치와 지속기간의 변화를 적합하게 식별한다.
다시 도 2 및 도 3을 참조하면, 본 실시예에서, 메모리 컨트롤러(212)는 메모리 모듈(210)에 대한 액세스를 제어하는 어댑티브 타이밍 시스템(214)을 포함한다. 일반적으로, 어댑티브 타이밍 시스템(214)은 메모리 모듈(210)과의 전송을 위해 데이터가 래치되는 시간을 제어한다. 타이밍은 단정된 데이터가 가장 유효하게 될 것 같은 시간에 데이터를 래치하도록 적합하게 제어된다. 따라서 어댑티브 타이밍 시스템(214)은 데이터 신호에서 DVW(300)의 위치를 식별한다. 또한 어댑티브 타이밍 시스템(214)은 DVW(300)의 변화를 추적할 수 있다.
DVW(300)와 특성의 변화는 임의의 적합한 방식으로 식별될 수 있다. 예를 들어, 어댑티브 타이밍 시스템(214)은 DVW(300)의 상승 및 하강구간(310, 312)에서의 변화를 적절하게 식별하고 추적할 수 있다. DVW(300)의 상승구간 및 하강구간(310, (312)과, 이들 각 구간(310, 312)의 위치의 변화를 식별함으로써 DVW(300)의 중간점이 가까워질 수 있으며, 최적의 액세스 타임이 조정될 수 있다. 또한 타이밍 신호에서 다수의 지점을 과샘플링하여 추적함으로써 중간지점 및 각 구간(310, 312)이 변화하는 속도 등의 다른 특징 또한 추적될 수 있다.
또한, 메모리 컨트롤러(212)는 상이한 메모리 모듈(210)에 대하여 상이한 동작 특성을 이용할 수 있다. 예를 들어, 열원(heat source) 근처의 제 1 모듈(210A)은 다른 메모리 모듈(210B) 보다 빨리 그것의 DVW(300)을 가열하여 변화시킬 수 있다. 메모리 컨트롤러(212)는 상이한 중간점과 DVW 구간(310, 312) 등의 각 모듈(210A, 210B)에 대한 상이한 DVW(300) 특성을 적합하게 이용한다. 또한 메모리 컨트롤러(212)는 다수의 어댑티브 타이밍 시스템(214)을 포함할 수 있다. 예를 들어, 다수의 어댑티브 타이밍 시스템(214)은 데이터 라인 상에 존재하는 각각의 비트,니블(nibble), 바이트(byte) 또는 다른 데이터 세트에 적합하게 전용된다.
DVW(300)의 상승구간(310) 및 하강구간(312)을 식별하기 위해, 일실시예의 어댑티브 타이밍 시스템(214)은 DVW(300)의 공칭 상승구간(310)과 하강구간(312)에서의 신호전압을 공칭 중간지점에서의 신호전압과 비교한다. 만약 어댑티브 타이밍 시스템(214)이 DVW(300)의 대략의 실제 중간점에서 토글링 신호를 샘플링하면, DVW(300)의 공칭 상승구간(310)과 하강구간(312)에서의 샘플은 DVW(300)의 대략의 실제 중간점에서의 샘플과 실질적으로 동일하게 되는 경향이 있다. 그러나 상승구간(310)과 하강구간(312)을 초과하는 샘플은 DVW(300) 내의 샘플과 다른 경향이 있다.
도 4를 참조하면, 본 실시예에서 어댑티브 타이밍 시스템(214)은 지연회로(410), 복수의 래치회로(412), 및 적어도 하나의 비교회로(414)를 포함한다. 일반적으로 지연회로(410)는 타이밍 신호 및/또는 데이터 신호에 대하여 상이한 시간에 다수의 지연 클록신호를 단정한다. 래치회로(412)는 데이터 소스(106)로부터의 타이밍 신호 및/또는 데이터 신호와, 지연회로(410)로부터의 지연 클록신호를 수신하여 지연 클록신호의 시간에서 데이터를 래치하고, 래치된 신호를 비교회로(414)와 데이터 데스티네이션(106)에 공급한다. 비교회로(414)는 상이한 시간에 샘플링된 래치회로(412)로부터의 래치된 신호를 수신하고, 래치된 신호를 비교하여 그들 사이의 차이점을 식별하므로, 지연회로(410)에 의해 생성된 지연 클록신호의 타이밍을 조정할 수 있다.
특히, 본 실시예의 지연회로(410)는 상이한 시간에 다수의 신호를 단정(assertion)한다. 지연회로(410)는 프로그래머블 멀티탭 지연라인(programmable multi-tap delay line)처럼 상이한 시간에 신호를 생성하는 임의의 적절한 시스템을 포함할 수 있다. 탭에 프로그램된 지연은 임의의 적절한 간격과 임의의 적절한 DVW(300) 크기로 대응할 수 있다. 예를 들어, 지연회로(410)는 DVW(300)의 공칭 대략 중간점에 대응하는 중앙 탭을 갖는 3탭 지연라인을 포함할 수 있다. 다른 2개의 탭은 각각 DVW(300) 공칭 중간점의 양쪽에 있는 설정 보호대역(setup guardband)과 유지 보호대역(hold guardband)에 적합하게 대응한다. 지연회로(410)는 또한 내부 클록신호(416), 예를 들면, 일반적인 자유동작 메모리 컨트롤러(212) 클록신호를 수신한다. 이 일반적인 자유동작 메모리 컨트롤러(212) 클록신호는 DVW(300)의 타이밍 및/또는 데이터 신호를 용이하게 다수회 샘플링하기 위해 데이터 신호보다 높은 주파수에서 적합하게 동작한다.
보호대역의 간격은 DVW(300) 특징의 변화를 식별하고, 원하는 DVW(300) 지속에 대응하도록 선택된 임의의 지속기간 만큼 DVW(300) 공칭 중간점으로부터 적합하게 분리된다. 본 실시예에서, 보호대역은 공칭 중간점으로부터 DVW(300)의 예상 지속기간의 1/2에 근접하게 또는 그 보다 약간 작게 설정된다. 결국 첫 번째 탭은 DVW(300)의 상승구간(310)(공칭 상승구간) 직후의 지연에 대응하고, 세 번째 탭은 유사하게 DVW(300)의 하강구간(312)(공칭 하강구간) 직전의 지연에 대응한다. 각각의 탭과 관련된 지연은 예를 들면, 온도변화 및/또는 전압변화 때문에, 탭이 이동할 때 DVW(300)의 조정된 중간점에 대응하도록 조정가능하게 프로그램될 수 있다.
래치회로(412)는 데이터 소스(106)로부터 데이터를 수신하고, 지연회로(410)로부터 지연 클록신호를 수신할 때 그 출력부에서 입력 데이터를 래치한다. 래치회로(412)는 지연 클록신호의 수신시에 데이터를 단정하고 유지하기 위한 임의의 적합한 시스템을 포함할 수 있다. 본 실시예에서, 지연회로(410)의 각 출력은 대응하는 래치회로(412)에 접속된다. 각 래치회로(412)는 래치신호의 단정시 출력부에 입력값을 래치하기 위한 회로를 포함한다. 각 래치회로(412)는 데이터 입력부, 래치신호용 클록 입력부 및 플립플롭같은 출력부를 갖는 회로를 포함한다. 데이터 입력부는 예를 들면 버퍼(418)를 경유하여 데이터 소스(106)에 접속된다. 본 실시예에서, 데이터 소스(106)는 메모리 모듈(210)이다. 클록 입력부는 지연회로(410)의 대응하는 탭 출력부에 접속되고, 래치회로 출력부는 비교회로(414)에 접속된다. 중앙 래치회로(412)의 출력부는 또한 데이터 데스티네이션에 접속된다. 지연회로(410)의 여러 탭이 그들 각각의 지연 클록신호를 단정하면, 각 래치회로(412)는 지연 클록신호가 단정될 때 래치회로(412)에 의해 수신된 입력 데이터를 수집하도록 활성화된다. 따라서 각 래치회로(412)는 타이밍 및/또는 데이터 신호의 상승구간(310)과 하강구간(312) 및 중간점 등의 상이한 시간에, 데이터 소스(106)로부터 수신된 데이터를 수집한다.
비교회로(414)는 적어도 2개의 래치회로(412)로부터 래치된 데이터를 수신하고, 수신된 데이터를 비교하여 출력신호를 생성한다. 비교회로(414)는 신호가 실질적으로 동일한지 상이한지를 결정하는 임의의 시스템을 포함할 수 있다. 본 실시예에서, 비교회로(414)는 중앙 래치회로(412B)와 다른 래치회로(412A, 412C) 중의 하나로부터의 입력신호를 수신하는 종래의 비교회로를 포함한다. 비교회로(414)는 그신호들을 비교하여 신호들 사이의 차이가 선택된 임계값을 초과하는지를 판정한다. 판정결과가 임계값을 초과하면, 비교회로(414)는 제 1 비교신호(논리 하이신호)를 생성하고, 임계값을 초과하지 않으면 비교회로(414)는 제 2 비교신호(논리 로우신호)를 생성한다.
메모리 시스템(104)은 하나 이상의 지연회로(410) 탭과 관련된 지연을 얼마나 조정할지를 판정하도록 임의의 적절한 방식으로 비교회로(414)로부터의 신호에 응답하도록 적합하게 구성되어 있다. 비교회로(414) 신호에 응답함으로써, 지연회로(410)는 지연회로(410) 탭과 관련된 지연을 데이터 신호에 대하여 원하는 위치로 조정할 수 있다. 비교회로(414)는 래치회로(412)로부터 수신된 신호가 실질적으로 동일한 것을 표시하면, 공칭구간(상승구간(310) 또는 하강구간(312))은 공칭 중간점에서의 신호와 정합한다. 그러므로, 공칭 구간에서의 신호는 DVW(300) 내에 있다. 만약 신호가 실질적으로 정합하지 않으면, 공칭구간과 관련된 신호는 DVW(300)의 외부에 있으며 이것은 DVW(300)의 변화를 표시한다. 따라서, 여러 가지 지연회로(410) 탭에 대한 지연은 중앙 탭을 DVW(300)의 대략 중간점으로 시프트하도록 조정될 수 있다.
본 실시예에서, 메모리 컨트롤러(212)는 임의의 적절한 방법 또는 알고리즘에 따라 3개의 지연탭과 관련된 지연을 조정한다. 예를 들어, DVW(300)가 이동되었음을 비교회로(414)가 표시하면, 각 탭과 관련된 지연은 여러 탭과 관련된 지연을 시프트하여 공칭 대략 중간점을 DVW(300)의 실제 중간점에 보다 근접하게 이동시키도록 변경될 수 있다. 외부 탭과 관련된 지연은 외부 탭과 관련한 공칭 근접 구간을 DVW(300)의 실제 상승구간(310)과 하강구간(312)에 보다 근접하게 위치시키도록 조정될 수 있다. 예를 들어, 메모리 컨트롤러(212) 클록의 1이상 사이클 또는, 1/2 사이클이 여러 탭의 현재 지연값으로부터 가산 또는 감산될 수 있다.
지연회로에 대한 조정은 임의의 적절한 방식으로 행해질 수 있다. 예를 들어, 지연을 조정하기 위한 특정 기술은 시스템에 대한 단기간의 효과 또는 노이즈의 영향을 줄이도록 선택될 수 있다. 일실시예에서, 메모리 컨트롤러는 DVW(300)가 이동되는 비교회로(414)로부터 2이상의 연속 표식을 필요로 할 수 있다. 또한 메모리 컨트롤러는 특정 시간 간격 동안 또는 제한된 크기의 조정까지 탭과 관련된 지연이 제한된 횟수로 조정되도록 조정한계를 가질 수 있다. 이러한 제한의 종류와 값은 특정 시스템 또는 어플리케이션에 대한 임의의 기준에 따라 선택될 수 있다.
메모리 시스템(104)은 초기에는 어댑티브 타이밍 시스템(214)을 교정(calibration)할 수 있다. 교정(calibration)은 공칭 중간점 및 상승구간(310)과 하강구간(312)에 초기값을 제공한다. 초기값은 미리 선택된 디폴트 값을 사용하거나 또는 DVW(300) 정보에 대하여 테스트를 하는 등의 임의의 적절한 방식으로 제공될 수 있다. 예를 들어, 도 5를 참조하면, 본 실시예의 교정처리에서, 메모리 컨트롤러(212)는 초기에는 관련 메모리 모듈(210)로부터 공지의 타이밍 신호를 요청한다(단계 510). 타이밍 신호는 미리 정해진 타이밍 신호, 종래의 스트로브 신호, 공지의 신호를 생성하기 위한 기록 및 판독동작, 또는 데이터 신호 자체와 같은 임의의 적합한 신호일 수 있다. 일실시예에서, 타이밍 신호는 2진 하이신호 및 로우신호 사이를 교호하는 토글링 신호이다.
타이밍 신호가 단정되면, 메모리 컨트롤러(212)는 예를 들어, 어댑티브 타이밍 회로를 이용하여 타이밍 신호의 수개의 지점에서 타이밍 신호를 샘플링한다(단계 512). 본 실시예에서, 메모리 컨트롤러는 타이밍 신호를 스위프(sweep)하기 위해 타이밍 신호의 1 사이클 이상의 내에서 수개의 지점에 걸쳐 타이밍 신호를 적합하게 샘플링한다. 그리고 샘플은 신호의 DVW(300)의 대략의 상승구간(310)과 하강구간(312)을 식별하고(단계 514, 516), 자유동작 클록에 대한 대략의 중간점을 계산하도록 분석된다(단계518). 예를 들어, 메모리 컨트롤러(212)는 데이터 스트로브 다음의 최초 및 최종 샘플을 식별할 수 있으며, 이 데이터 스트로브는 타이밍 신호 내에 있는 것으로 알려진 임계값을 달성한다. 지연회로(410)는 중앙 탭 지연을 DVW(300)의 대략 중간점과, 근접 상승 및 하강구간(310, 312)에 근접한 외부 탭에 에 위치하도록 적합하게 프로그램된다(단계 520). 메모리 시스템(104)은 데이터를 수집하기 위해 래치회로 신호로서 중앙 탭을 이용하여 정상적인 동작으로 진행할 수 있다. 교정 처리는 주기적인 간격으로 임의의 횟수 반복될 수 있다.
메모리 시스템(104)이 교정된 후, 메모리 시스템은 원하는 시간으로 조정될 수 있다. 메모리 시스템(104)이 동작하는 동안 어댑티브 타이밍 시스템(214)은 DVW(300)을 체크하여, DVW(300)의 중간점이 드리프트되었는지를 판정할 수 있다. 어댑티브 타이밍 시스템(214)은 어떤 시간에도, 예를 들면, 연속적, 주기적 간격, 또는 타이머의 종료시에 DVW(300)를 체크할 수 있다. 또한 어댑티브 타이밍 시스템(214)은 드리프트의 경우 공칭 중간점과, 상승구간(310) 및 하강구간(312)을 조정할 수 있다. 만약 메모리 컨트롤러(212)가 다수의 메모리 모듈(210) 또는 섹션과함께 동작하면, 어댑티브 타이밍 시스템(214)은 각각의 메모리 모듈(210A, 210B) 또는 메모리의 섹션에 대하여 조정처리를 실행할 수 있다.
예를 들어, 메모리 모듈(210)이 가열됨에 따라, DVW(300)은 이동할 수 있다. 메모리 시스템(104)은 예를 들어, 시스템의 열 및/또는 전압 시상수에 따라 때때로 DVW(300)을 체크하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(212)는 열 및/또는 전압 시상수보다 길지 않은 정규적인 간격으로 타이밍 신호를 요청하도록 메모리에 교정명령을 공급할 수 있다. 다른 실시예에서, 메모리 컨트롤러(212)는 조정처리를 트리거하도록 시상수 타이머를 포함할 수 있다. 만약 메모리 컨트롤러(212)가 DVW(300)의 특성을 검증하기에 충분한 정상동작에서 (데이터 신호를 이용하여) 토글링 패턴을 판독하면, 시상수 타이머는 리셋될 수 있다. 만약 시상수 타이머가 종료하면, 조정처리는 초기화될 수 있다. 따라서 어댑티브 타이밍 시스템(214)은 판독동작 중의 스트로브를 연속적으로 샘플링하고, 판독동작이 발생하지 않으면 편의적으로 지연회로(410)를 갱신할 수 있다. 결국, 충분한 패턴이 수신되지 않고, 시상수 타이머가 종료되는 경우에만 완전한 조정처리가 실행된다.
도 6을 참조하면, 본 실시예의 메모리 컨트롤러(212)는 타이밍 신호를 수신함으로써 타이밍 조정처리를 수행하며, 이 타이밍 신호는 메모리 모듈(210)에 의해 생성된 미리 정해진 신호, 종래의 스트로브 신호 또는 데이터 신호 자체 등, DVW(30)에서 시프트를 식별하기 위한 임의의 적절한 신호일 수 있다. 타이밍 신호가 수신되면, 지연회로(410) 탭은 래치회로(412)가 공칭 상승구간(310)과 하강구간(312) 및 중간점 등의 여러 시간에서 신호를 수집하게 하도록 하는 신호를 생성한다(단계 610). 래치회로(412)로부터의 출력신호는 여러 신호를 비교하는 비교회로(414)에 제공되어 데이터 신호의 상승구간(310) 및/또는 하강구간(312)이 시프트되었는지를 판정한다. 예를 들어, 비교회로(414A)는 상승구간(310)의 데이터를 중간점과 비교할 수 있다(단계 612). 만약 데이터가 동일하면(단계 614), 공칭 상승구간(310)은 아직 DVW(300) 내에 있으며, 조정이 불필요하다. 만약 데이터가 동일하지 않으면 DVW(300)는 이동된다. 따라서 공칭 상승구간(310)과 하강구간(312) 및 중간점은 선택된 양만큼 증가되거나(단계 616), 임의의 선택된 기준이나 알고리즘에 따를 수도 있다.
유사하게 비교회로(414B)는 하강구간(312) 데이터를 중간점 데이터와 비교할 수 있다(단계 618). 만약 데이터가 동일하면(단계 620), 공칭 하강구간(312)은 아직 DVW(300) 내에 있고, 어떠한 조정도 불필요하다. 만약 데이터가 동일하지 않으면, DVW(300)은 이동된다. 따라서, 공칭 상승구간과 하강구간 및 중간점은 선택된 양만큼 감소하거나(단계 622) 또는 임의의 선택된 기준이나 알고리즘에 따를 것이다. 따라서 지연회로(410)는 중앙 탭이 조정된 중간점과, 조정된 상승구간(310) 및 하강구간(312)으로 다시 위치가 설정되도록 탭과 관련된 여러 지연을 시프트하도록 적합하게 프로그램된다.
본 실시예는 3개의 탭을 갖는 지연회로(410)와 관련하여 설명된다. 3개의 탭 중 하나는 공칭 중간점에 대한 것이고, 두개는 DVW(300)의 공칭 상승구간(310)과 하강구간(312)에 대한 것이다. 그러나 데이터 신호의 다른 부분에 대한 데이터를 수집하도록 추가의 탭이 제공될 수 있다. 예를 들어, DVW(300)의 구간들(310, 312)과 중간점 사이의 간격으로 할당될 수 있으며, 유사하게 비교회로(414)에 접속될 수 있다. 추가의 탭에 접속된 래치회로(412)에 의해 수집된 데이터는 DVW(300)의 변화뿐 아니라 DVW(300)의 변화가 발생하는 속도를 식별하기 위해 사용될 수 있다.
지금까지 특정 실시예에 대한 이익과 기타의 장점 및 문제 해결책에 대해 설명했다. 그러나 어떤 이익, 장점 또는 문제의 해결책을 발생하게 하거나 더욱 촉진시키는 이익, 장점, 문제의 해결책 및 임의의 구성요소는 모든 청구범위나 일부 청구범위의 구성요소 또는 중요하고, 필수적이며, 본질적인 특징으로서 해석될 수 없다. 용어 "포함하다", "포함하는"이나 또는 다른 변형용어는 구성요소의 리스트를 포함하는 프로세스, 방법, 물품, 또는 장치가 그러한 구성요소만을 포함하는 것이 아니라, 그러한 프로세스, 방법, 물품, 또는 장치에 고유하거나 특별히 리스트되지 않은 다른 구성요소도 포함하도록 하는 비배타적 내포를 망라하도록 의도된 것이다.
상술한 설명에서, 본 발명은 특정 실시예를 참조하여 설명했다. 그러나 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않고도 여러 수정과 변경을 행할 수 있다. 따라서, 상세한 설명과 도면은 제한적인 의미보다는 예시적으로 고려된 것이며, 이러한 모든 수정은 청구된 바와 같은 본 발명의 범위 내에 포함되도록 의도된 것이다.

Claims (42)

  1. 데이터 소스(data source)로부터 데이터 데스티네이션(data destination)으로의 데이터 전송을 제어하기 위한 메모리 컨트롤러로서,
    상이한 시간에 복수의 지연 클록신호를 생성하는 지연회로와;
    상기 복수의 지연 클록신호에 응답하는 복수의 래치로서, 각 래치가 상기 데이터 신호로부터 타이밍 신호를 수신하고, 상기 지연 클록신호에 응답하여 상기 데이터 소스로부터 수신된 타이밍 신호에 대응하는 래치신호를 생성하는 복수의 래치와;
    상기 복수의 래치로부터의 복수의 래치신호에 응답하며, 상기 복수의 래치신호 사이의 차에 대응하는 비교신호를 생성하는 비교회로를 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  2. 제 1 항에 있어서,
    상기 지연회로는 상기 타이밍 신호의 데이터 유효 윈도우(data valid window, DVW)의 공칭 구간(nominal edge)과 공칭 중간점에 대한 지연 클록신호를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  3. 제 2 항에 있어서,
    상기 비교회로는 상기 공칭구간에 대응하는 래치신호와 상기 공칭 중간점에대응하는 래치신호 사이의 차에 따라 비교신호를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  4. 제 1 항에 있어서,
    상기 지연회로는 상기 비교신호에 응답하며, 상기 비교신호에 따라 상기 지연 클록신호의 적어도 하나의 타이밍을 조정하는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제 1 항에 있어서,
    상기 데이터 소스는 전압 시상수와 열 시상수(thermal time constant) 중의 적어도 하나에 존재하며, 상기 지연회로는 상기 전압 시상수와 상기 열 시상수의 적어도 하나보다 작거나 실질적으로 같은 간격으로 상기 지연 클록신호를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제 1 항에 있어서,
    상기 지연회로는 멀티 탭 지연라인을 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제 1 항에 있어서,
    상기 지연회로는 자유동작 클록신호(free-running clock signal)와 관련된복수의 지연 클록신호를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 데이터 신호와 타이밍 신호를 생성하는 데이터 소스와;
    데이터 데스티네이션과;
    상기 데이터 소스로부터의 타이밍 신호를 분석하며, 상기 타이밍 신호에 따라 상기 데이터 신호의 데이터 유효 윈도우(DVW)를 식별하는 타이밍 신호 분석수단과;
    상기 데이터 소스로부터의 데이터 신호에서 DVW 내의 데이터를 수집하는 수단과;
    상기 수집된 데이터를 상기 데이터 데스티네이션에 전송하는 전송수단과;
    상기 타이밍 신호 분석수단에 따라 상기 데이터 수집수단을 조정하는 조정수단을 포함하는 것을 특징으로 하는 전자 시스템.
  9. 제 8 항에 있어서,
    상기 데이터 수집 수단은 상기 타이밍 신호 내의 DVW의 공칭 구간과 공칭 중간점에 대한 지연 클록신호를 생성하도록 구성된 지연회로를 포함하는 것을 특징으로 하는 전자 시스템.
  10. 제 9 항에 있어서,
    상기 타이밍 신호 분석수단은 상기 공칭 구간에 대응하는 래치신호와 상기공칭 중간점에 대응하는 래치신호 사이의 차에 따라 비교신호를 생성하는 비교회로를 포함하는 것을 특징으로 하는 전자 시스템.
  11. 제 9 항에 있어서,
    상기 지연회로는 멀티 탭 지연라인을 포함하는 것을 특징으로 하는 전자 시스템.
  12. 제 9 항에 있어서,
    상기 지연회로는 자유동작 클록신호와 관련하여 상기 복수의 지연 클록신호를 생성하는 것을 특징으로 하는 전자 시스템.
  13. 데이터 소스로부터 데이터 데스티네이션으로 데이터를 전송하는 데이터 전송 시스템으로서,
    상기 데이터 소스로부터의 타이밍 신호를 복수의 시간에서 샘플링하는 샘플러와;
    상기 샘플러로부터의 샘플을 분석하여 상기 타이밍 신호의 데이터 유효 윈도우(DVW)의 상승구간, 하강구간, 및 중간점을 식별하는 비교회로를 포함하는 것을 특징으로 하는 데이터 전송 시스템.
  14. 제 13 항에 있어서,
    상기 비교회로는 상기 샘플러가 상기 타이밍 신호를 샘플링하도록 구성된 복수의 시간을 조정하도록 구성된 것을 특징으로 하는 데이터 전송 시스템.
  15. 제 13 항에 있어서,
    상기 비교회로는 상기 샘플러가 상기 식별된 DVW의 상승구간, 하강구간 및 중간점의 적어도 하나에 대응하는 데이터 신호를 샘플링하도록 구성된 복수의 시간중 적어도 하나의 시간을 조정하도록 구성된 것을 특징으로 하는 데이터 전송 시스템.
  16. 제 13 항에 있어서,
    상기 샘플러는 상기 식별된 DVW의 공칭 상승구간, 공칭 하강구간 및 공칭 중간점에서 상기 타이밍 신호를 샘플링하도록 구성되고,
    상기 비교회로는 상기 공칭 상승구간 및 상기 공칭 하강구간으로부터의 샘플과, 상기 공칭 중간점으로부터의 샘플을 비교하도록 구성되는 것을 특징으로 하는 데이터 전송 시스템.
  17. 제 13 항에 있어서,
    상기 샘플러는 멀티 탭 지연라인을 포함하는 것을 특징으로 하는 데이터 전송 시스템.
  18. 제 13 항에 있어서,
    상기 샘플러는 자유동작 클록신호와 관련하여 복수의 시간에서 상기 데이터 소스로부터의 타이밍 신호를 샘플링하도록 구성되는 것을 특징으로 하는 데이터 전송 시스템.
  19. 메모리 모듈에 대한 액세를 제어하는 메모리 제어 시스템으로서,
    타이밍 신호로부터 샘플을 취하는 샘플링 회로와;
    상기 타이밍 신호에 따라 상기 샘플링 회로로부터의 샘플을 수신하고, 데이터 유효 윈도우(DVW)를 식별하는 분석회로를 포함하는 것을 특징으로 하는 메모리 제어 시스템.
  20. 제 19 항에 있어서,
    상기 샘플링 회로는 상기 DVW의 대략 중간점에서 데이터 수집신호를 생성하는 것을 특징으로 하는 메모리 제어 시스템.
  21. 제 19 항에 있어서,
    상기 분석회로는 상기 DVW로부터의 대략 중간점에서 중간점 샘플을 취하도록 상기 샘플링 회로에 의해 취해지는 샘플을 조정하도록 구성되는 것을 특징으로 하는 메모리 제어 시스템.
  22. 제 19 항에 있어서,
    상기 샘플링 회로는 상기 DVW의 공칭 중간점과, 공칭 상승구간 및 공칭 하강구간 중의 적어도 하나로부터 샘플을 취하고, 상기 분석회로는 상기 공칭 중간점 샘플을 상기 공칭 상승구간과 공칭 하강구간 중의 적어도 하나와 비교하는 것을 특징으로 하는 메모리 제어 시스템.
  23. 제 19 항에 있어서,
    상기 분석회로는 멀티 탭 지연라인을 포함하는 것을 특징으로 하는 메모리 제어 시스템.
  24. 제 19 항에 있어서,
    상기 샘플링 회로는 자유동작 클록신호와 관련하여 상기 샘플을 취하는 것을 특징으로 하는 메모리 제어 시스템.
  25. 데이터 소스로부터 데이터 데스티네이션으로의 데이터의 전송을 제어하는 메모리 컨트롤러로서,
    수집신호를 생성하는 타이밍 회로를 포함하며, 상기 타이밍 회로는 타이밍 신호의 데이터 유효 윈도우(DVW)의 상승구간과 하강구간 중 적어도 하나를 식별하는 것을 특징으로 하는 메모리 컨트롤러.
  26. 제 25 항에 있어서,
    상기 DVW의 식별된 상승구간과 식별된 하강구간의 적어도 하나에 따라 상기 타이밍 회로에 의해 생성된 수집신호의 타이밍을 조정하도록 구성된 분석회로를 추가로 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  27. 제 26 항에 있어서,
    상기 분석회로는 상기 데이터 소스와 관련된 전압 시상수 및 열 시상수 중의 적어도 하나에 따라 상기 타이밍회로에 의해 생성된 수집신호의 타이밍을 선택적으로 조정하도록 구성되는 것을 특징으로 하는 메모리 컨트롤러.
  28. 제 25 항에 있어서,
    클록신호를 발생하도록 구성된 자유동작 클록회로를 추가로 포함하며, 상기 타이밍 회로는 상기 클록신호와 관련하여 수집신호를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  29. 제 25 항에 있어서,
    상기 타이밍 회로는 상기 DVW의 공칭 중간점에서 수집신호를 생성하는 것을 특징으로 하는 메모리 컨트롤러.
  30. 제 25 항에 있어서,
    상기 타이밍 회로는 멀티 탭 지연라인을 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  31. 데이터 소스로부터 데이터 데스티네이션으로 데이터를 전송하는 데이터 전송방법으로서,
    데이터 유효 윈도우(DVW)의 대략 상승구간과 대략 하강구간 중의 적어도 어느 하나를 식별하도록 신호를 샘플링하는 단계와;
    상기 DVW의 식별된 대략 상승구간과 DVW의 식별된 대략 하강구간 중의 적어도 하나에 따라 DVW의 공칭 상승구간과 공칭 하강구간 중의 적어도 하나를 조정하는 단계를 포함하는 것을 특징으로 하는 데이터 전송방법.
  32. 제 31 항에 있어서,
    상기 DVW의 대략 중간점에서 데이터를 수집하는 단계를 추가로 포함하는 것을 특징으로 하는 데이터 전송방법.
  33. 제 31 항에 있어서,
    상기 DVW의 대략 중간점으로부터의 샘플을 상기 DVW의 공칭 상승구간과 공칭 하강구간 중의 적어도 하나로부터의 샘플과 비교하는 단계를 추가로 포함하는 것을 특징으로 하는 데이터 전송방법.
  34. 데이터 소스로부터 데이터 데스티네이션으로 데이터를 전송하는 방법으로서,
    상기 데이터 소스로부터 타이밍 신호를 샘플링하는 단계와;
    상기 샘플링된 타이밍 신호에 따라 데이터 신호에서의 데이터 유효 윈도우(DVW)를 식별하는 단계와;
    상기 식별된 DVW 내의 데이터를 수집하는 단계를 포함하는 것을 특징으로 하는 데이터 전송방법
  35. 제 34 항에 있어서,
    상기 타이밍 신호를 샘플링하는 단계는 상기 타이밍 신호 내의 DVW의 공칭 상승구간과 공칭 하강구간에서의 샘플링을 포함하는 것을 특징으로 하는 데이터 전송방법.
  36. 제 35 항에 있어서,
    상기 DVW를 식별하는 단계는 상기 타이밍 신호의 DVW의 공칭 중간점에서 샘플링하는 단계와, 상기 공칭 중간점 샘플을 상기 공칭 상승구간 샘플 및 상기 공칭 하강구간 샘플과 비교하는 단계를 포함하는 것을 특징으로 하는 데이터 전송방법.
  37. 제 34 항에 있어서,
    상기 데이터를 수집하는 단계는 상기 식별된 DVW의 대략 중간점에서 데이터를 수집하는 단계를 포함하는 것을 특징으로 하는 데이터 전송방법.
  38. 제 34 항에 있어서,
    상기 데이터 신호 내의 상기 식별된 DVW에 따라 상기 타이밍 회로의 샘플링을 조정하는 단계를 추가로 포함하는 것을 특징으로 하는 데이터 전송방법.
  39. 메모리로부터 데이터를 판독하는 방법으로서,
    상기 메모리로부터 타이밍 신호를 요청하는 단계와;
    상기 요청된 타이밍 신호를 샘플링하는 단계와;
    상기 타이밍 신호의 데이터 유효 윈도우(DVW)의 상승구간 및 하강구간의 적어도 하나를 식별하는 단계와;
    상기 상승구간과 하강구간의 적어도 하나에 기초하여 상기 DVW의 대략 중간점을 계산하는 단계와;
    상기 메모리로부터 데이터 신호를 수신하는 단계와;
    상기 타이밍 신호의 DVW의 대략 중간점에 대응하는 데이터 신호의 DVW의 대략 중간점에서, 데이터 신호로부터 데이터를 수집하는 단계를 포함하는 것을 특징으로 하는 데이터 판독방법.
  40. 제 39 항에 있어서,
    상기 타이밍 신호를 샘플링하는 단계는 상기 타이밍 신호의 DVW의 공칭 중간점과, 공칭 상승구간과 공칭 하강구간의 적어도 하나에서의 타이밍 신호를 샘플링하는 단계를 포함하는 것을 특징으로 하는 데이터 판독방법.
  41. 제 40 항에 있어서,
    상기 공칭 중간점 샘플을 상기 공칭 상승구간과 상기 공칭 하강구간 샘플 중의 적어도 하나와 비교하는 단계를 포함하는 것을 특징으로 하는 데이터 판독방법.
  42. 제 39 항에 있어서,
    상기 타이밍 신호에서의 상기 데이터 유효 윈도우(DVW)의 상기 상승구간과 하강구간의 식별된 적어도 하나에 따라 상기 타이밍 샘플의 샘플링을 조정하는 단계를 포함하는 것을 특징으로 하는 데이터 판독방법.
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