KR20040089433A

KR20040089433A - 기준 전압의 온도 의존성을 제어할 수 있는 기준 전압발생 회로

Info

Publication number: KR20040089433A
Application number: KR1020030091043A
Authority: KR
Inventors: 아리키다쿠야
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-04-11
Filing date: 2003-12-15
Publication date: 2004-10-21
Also published as: JP2004318235A; US20040207380A1; TW200421354A

Abstract

정의 온도 특성을 갖는 정전류 회로(1)로부터 출력된 정전류 I1 및 부의 온도 특성을 갖는 정전류 회로(2)로부터 출력된 정전류 I2는, 모두 전류 합성 회로(3)에 입력된다. 전류 합성 회로(3)는, 이들 정전류 I1, I2를, 상기 정의 온도 특성으로부터 상기 부의 온도 특성 사이의 온도 특성으로 되는 비율로 합성함으로써, 특정 범위 내에서 임의의 온도 의존성을 갖는 정전류(I=p·I1+q·I2(p, q는 0의 경우를 포함하는 계수))를 출력한다. 전류 합성 회로로부터 출력된 정전류 I는 전류-전압 변환 회로(4)에 입력되어, 기준 전압 VREF로 변환된다.

Description

기준 전압의 온도 의존성을 제어할 수 있는 기준 전압 발생 회로{REFERENCE VOLTAGE GENERATING CIRCUIT CAPABLE OF CONTROLLING TEMPERATURE DEPENDENCY OF REFERENCE VOLTAGE}

본 발명은 기준 전압 발생 회로에 관한 것으로, 보다 특정적으로는, 반도체 집적 회로에 이용되는 기준 전압 발생 회로에 관한 것이다.

일반적으로, DRAM(Dynamic Random Access Memory)과 같은 반도체 집적 회로에서는, 외부로부터 공급되는 전원 전압에 근거하여 우선 기준 전압이 생성되고, 이 기준 전압을 바탕으로 수 종류의 내부 전원 전압이 생성된다. 즉, 내부 전원 전압의 정밀도는 기준 전압의 정밀도에 의해서 지배된다.

한편, 반도체 집적 회로에 있어서의 기술경향의 하나로서 저 전압화가 있다. 반도체 집적 회로의 저 전압화가 진행됨에 따라서, 지금까지 문제가 되지 않은 기준 전압의 온도에 따른 변동이 현재화(顯在化)되게 되었다.

일본 특허 공개 2000-11649호 공보의 11~13 페이지(도 2, 3)에 기재된 종래의 기준 전압 발생 회로는, 정의 온도 특성을 갖는 제 1 전압을 발생하는 제 1 전압 발생 회로와, 부 또는 0의 온도 특성을 갖는 제 2의 전압을 발생하는 제 2 전압 발생 회로와, 제 1 및 제 2 전압 중 높은 쪽의 전압을 선택하여 기준 전압으로서 출력하는 OR 회로를 구비한다.

그러나, 일본 특허 공개 2000-11649호 공보의 11~13 페이지(도 2, 3)에 기재된 종래의 기준 전압 발생 회로는, 저온 영역에서 부 또는 0의 온도 특성을 갖고 고온 영역에서 정의 온도 특성을 갖는 기준 전압을 발생시킬 수 있지만, 온도 영역에 대한 온도 특성이 상기의 온도 특성에 고정되어 버린다고 하는 문제점이 있었다.

본 발명의 목적은, 기준 전압의 온도 의존성을 소정의 정의 온도 특성으로부터 소정의 부의 온도 특성의 사이에 설정할 수 있는 기준 전압 발생 회로를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 기준 전압 발생 회로(10)의 개략적인 구성을 나타낸 블록도,

도 2는 본 발명의 실시예 1에 따른 정전류 회로(1A)의 회로 구성을 나타낸 회로도,

도 3은 본 발명의 실시예 1에 따른 정전류 회로(2A)의 회로 구성을 나타낸 회로도,

도 4는 본 발명의 실시예 1에 따른 전류 합성 회로(3A)의 회로 구성을 나타낸 회로도,

도 5는 전류 I1, I2 및 전류 I의 온도 특성을 나타낸 도면,

도 6은 채널폭을 변화시킬 수 있는 N 채널 MOS 트랜지스터부(33A)의 회로 구성을 나타낸 회로도,

도 7은 채널폭을 변화시킬 수 있는 N 채널 MOS 트랜지스터부(33B)의 회로 구성을 나타낸 회로도,

도 8은 본 발명의 실시예 1에 따른 전류-전압 변환 회로(4A)의 회로 구성을 나타낸 회로도,

도 9는 본 발명의 실시예 2에 따른 전류-전압 변환 회로(4B)의 회로 구성을 나타낸 회로도,

도 10은 일반적인 N 채널 MOS 트랜지스터에 있어서의 드레인 전류 Id와 게이트-소스 전압 Vgs의 관계를 나타낸 도면,

도 11은 전류-전압 변환 회로(4B)에서의 기준 전압 VREFb와 저항값 Rb의 관계를 나타낸 도면,

도 12는 본 발명의 실시예 2에 따른 전류-전압 변환 회로(4C)의 회로 구성을 나타낸 회로도,

도 13은 전류-전압 변환 회로(4C)에서의 기준 전압 VREFc와 저항값 Rc의 관계를 나타낸 도면,

도 14는 본 발명의 실시예 2에 따른 전류-전압 변환 회로(4D)의 회로 구성을 나타낸 회로도,

도 15는 전류-전압 변환 회로(4D)에서의 기준 전압 VREFd와 저항값 Rd의 관계를 나타낸 도면.

도면의 주요 부분에 대한 부호의 설명

1, 1A, 2, 2A : 정전류 회로

3, 3A : 전류 합성 회로

4, 4A, 4B, 4C, 4D : 전류-전압 변환 회로

10 : 기준 전압 발생 회로

11, 12, 21, 22, 31, 32, 41, 51, 61, 62 : P 채널 MOS 트랜지스터

13, 23 : 저항 소자

14, 15, 24, 25, 33, 34, 35, 52, 63, 64, 71, 72, 73, 101∼106 : N 채널 MOS 트랜지스터

33A, 33B : N 채널 MOS 트랜지스터부

42A, 42B, 42C, 42D : 가변 저항 소자

71, 72, 73, 74 : 트랜스퍼 게이트

111, 112, 113 : 퓨즈

본 발명에 따른 기준 전압 발생 회로는, 정의 온도 특성을 갖는 제 1 정전류를 출력하는 제 1 정전류 회로와, 부의 온도 특성을 갖는 제 2 정전류를 출력하는 제 2 정전류 회로와, 제 1 및 제 2 정전류를, 앞의 정의 온도 특성과 앞의 부의 온도 특성 사이의 제 3 정전류의 온도 특성을 갖는 비율로 합성함으로써 제 3 정전류를 생성하는 전류 합성 회로와, 제 3 정전류를 전압으로 변환함으로써 기준 전압을 생성하는 전류-전압 변환 회로를 구비한다.

본 발명에 의하면, 기준 전압의 온도 의존성을 소정의 정의 온도 특성으로부터 소정의 부의 온도 특성의 사이에 설정할 수 있게 된다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부된 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 기준 전압 발생 회로(10)의 개략적인 구성을 나타낸 블록도이다.

도 1에 도시하는 바와 같이, 실시예 1의 기준 전압 발생 회로(10)는, 정의온도 특성을 갖는 정전류 회로(1)와, 부의 온도 특성을 갖는 정전류 회로(2)와, 전류 합성 회로(3)와, 전류-전압 변환 회로(4)를 구비한다. 여기서, 「회로가 정의 온도 특성을 갖는다」는 것은, 온도가 상승함에 따라 회로가 발생시키는 전류가 증대하는 것을 의미하고, 「부의 온도 특성을 갖는다」는 것은, 온도가 상승함에 따라 발생하는 전류가 감소하는 것을 의미한다.

정의 온도 특성을 갖는 정전류 회로(1)로부터 출력된 정전류 I1 및 부의 온도 특성을 갖는 정전류 회로(2)로부터 출력된 정전류 I2는, 모두 전류 합성 회로(3)에 입력된다. 전류 합성 회로(3)는, 정전류 I1, I2를, 정전류 I1의 정의 온도 특성으로부터 정전류 I2의 부의 온도 특성 사이의 온도 특성으로 되는 비율로 합성함으로써, 특정한 범위 내의 온도 의존성을 갖는 정전류 I=p·I1+q·I2(p, q는 0의 경우를 포함하는 계수)를 출력한다. 정전류 I는 전류-전압 변환 회로(4)에 입력되고, 기준 전압 VREF로 변환된다.

이와 같이, 정의 온도 특성을 갖는 정전류와 부의 온도 특성을 갖는 정전류를 그 정의 온도 특성과 그 부의 온도 특성 사이의 온도 특성으로 되는 비율로 합성하고, 그 합성된 정전류를 전압으로 변환함으로써, 기준 전압의 온도 의존성을 특정한 범위 내에서 임의로 설정하는 것이 가능해진다.

이하, 기준 전압 발생 회로(10)를 구성하는 각 회로의 구체적인 회로 구성에 대하여 상세히 설명한다.

도 2는 본 발명의 실시예 1에 따른 정전류 회로(1A)의 회로 구성을 나타낸 회로도이다.

도 2에 나타내는 실시예 1의 정전류 회로(1A)는, 전원 노드와 노드 N1 사이에 접속되고 게이트가 노드 N1에 접속된 P 채널 MOS 트랜지스터(11)와, 전원 노드, 와 노드 N2 사이에 접속되고 게이트가 노드 N1에 접속된 P 채널 MOS 트랜지스터(12)와, 전원 노드와 P 채널 MOS 트랜지스터(12) 사이에 접속된 저항값 R1의 저항 소자(13)와, 노드 N1과 접지 노드 사이에 접속되고 게이트가 노드 N2에 접속된 N 채널 MOS 트랜지스터(14)와, 노드 N2와 접지 노드 사이에 접속되고 게이트가 노드 N2에 접속된 N 채널 MOS 트랜지스터(15)를 포함한다. 노드 N2로부터 인출된 신호 NCC1에 대해서는, 후의 도 4에서 설명한다.

N 채널 MOS 트랜지스터(14, 15)는 커런트미러 회로를 구성하고, N 채널 MOS 트랜지스터(14, 15)의 사이즈(채널폭과 채널 길이의 비)는 서로 같다. 그 때문에, P 채널 MOS 트랜지스터(11, 12)의 각각에는, 같은 크기의 전류 I1이 흐른다. 또, N 채널 MOS 트랜지스터(14, 15)의 채널폭은 서로 같고, 이것을 nw1로 놓는다.

한편, P 채널 MOS 트랜지스터(11, 12)는, 채널 길이는 서로 같지만, 채널폭 pw1, pw2는 서로 다르고, pw1<pw2이다. 또한, 저항 소자(13)의 저항값 R1은 충분히 크기 때문에 전류 I1은 미소 전류로 되고, P 채널 MOS 트랜지스터(11, 12)는 서브스레스홀드 영역에서 동작한다. 이 때, 전류 I1은 다음 식으로 나타낼 수 있다.

I1=S/R1·log(pw2/pw1)

여기서, S는 서브스레스홀드 계수, 테일링 계수(Tailing factor), S 팩터 등으로 불리는 MOS 트랜지스터의 물리 파라미터의 하나이다. 여기서는, S를 S 팩터라고 부른다. S 팩터는, S∝kT/q(k:볼츠만 계수, T:절대온도, q:전하소량)의 관계를 갖고, 정의 온도 특성을 갖는다. 또한, 저항 소자(13)는 폴리실리콘 등으로 만들어지는 저항 소자로서, S 팩터에 비해 온도 계수가 작다.

따라서, 전류 I1의 온도 특성은, S 팩터의 온도 특성을 거의 그대로 반영하고, 정의 온도 특성을 갖는다. 정전류 회로(1A)와 같이, P 채널 MOS 트랜지스터(11, 12)의 동작 포인트를 서브스레스홀드 영역에 설정함으로써 정전류를 실현하는 정전류 회로는 위크 인버전형(weak-inversion type)이라고 불린다.

도 3은 본 발명의 실시예 1에 따른 정전류 회로(2A)의 회로 구성을 나타낸 회로도이다.

도 3에 나타내는 실시예 1의 정전류 회로(2A)는, 전원 노드와 노드 N4 사이에 접속되고 게이트가 노드 N3에 접속된 P 채널 MOS 트랜지스터(21)와, 노드 N3과 노드 N5 사이에 접속되고 게이트가 노드 N4에 접속된 P 채널 MOS 트랜지스터(22)와, 전원 노드와 P 채널 MOS 트랜지스터(22) 사이에 접속된 저항값 R2의 저항 소자(23)와, 노드 N4와 접지 노드 사이에 접속되고 게이트가 노드 N5에 접속된 N 채널 MOS 트랜지스터(24)와, 노드 N5와 접지 노드 사이에 접속되고 게이트가 노드 N5에 접속된 N 채널 MOS 트랜지스터(25)를 포함한다. 노드 N5로부터 인출된 신호 NCC2에 대해서는, 후의 도 4에서 설명한다.

N 채널 MOS 트랜지스터(24, 25)는 커런트미러 회로를 구성하고, N 채널 MOS 트랜지스터(24, 25)의 사이즈(채널폭과 채널 길이의 비)는 서로 같다. 그 때문에, P 채널 MOS 트랜지스터(21, 22)의 각각에는, 같은 크기의 전류 I2가 흐른다. 또, N 채널 MOS 트랜지스터(24, 25)의 채널폭은 서로 같고, 이것을 nw2로 놓는다.

한편, P 채널 MOS 트랜지스터(21)의 사이즈 및 저항 소자(23)의 저항값 R2는, P 채널 MOS 트랜지스터(21)의 게이트-소스 전압이 임계값 전압 Vthp 근방으로 되도록 설정되어 있다. 이 때, 전류 I2는 다음 식으로 나타낼 수 있다.

I2=Vthp/R2

MOS 트랜지스터의 임계값 전압은, 통상 -2mV/℃ 정도의 부의 온도 계수를 갖는다. 또한, 저항 소자(23)는, 상기 부의 온도 계수에 비해 온도 계수가 작다.

따라서, 전류 I2의 온도 특성은, MOS 트랜지스터의 임계값 전압의 온도 특성을 거의 그대로 반영하여, 부의 온도 특성을 갖는다. 정전류 회로(2A)와 같이, P 채널 MOS 트랜지스터(21)의 동작 포인트를 임계값 근방에 설정함으로써 정전류를 실현하는 정전류 회로는, 임계값형이라고 불린다.

다음에, 정전류 회로(1A)에 의해서 생성된 정의 온도 특성을 갖는 정전류 I1과 정전류 회로(2A)에 의해서 생성된 부의 온도 특성을 갖는 정전류 I2를, 정전류 I1의 정의 온도 특성으로부터 정전류 I2의 부의 온도 특성 사이의 온도 특성으로 되는 비율로 합성함으로써, 특정한 범위 내의 온도 의존성을 갖는 정전류 I를 생성하는 전류 합성 회로(3A)에 대해서 설명한다.

도 4는 본 발명의 실시예 1에 따른 전류 합성 회로(3A)의 회로 구성을 나타낸 회로도이다.

도 4에 나타내는 실시예 1의 전류 합성 회로(3A)는, 전원 노드와 노드 N6 사이에 접속되고 게이트가 노드 N6에 접속된 P 채널 MOS 트랜지스터(31)와, 전원 노드와 노드 N7 사이에 접속되고 게이트가 노드 N6에 접속된 P 채널 MOS트랜지스터(32)와, 노드 N6과 접지 노드 사이에 접속되고 게이트가 도 2의 노드 N2로부터 인출된 신호 NCC1을 받는 N 채널 MOS 트랜지스터(33)와, 노드 N6과 접지 노드 사이에 접속되고 게이트가 도 3의 노드 N5로부터 인출된 신호 NCC2를 받는 N 채널 MOS 트랜지스터(34)와, 노드 N7과 접지 노드 사이에 접속되고 게이트가 노드 N7에 접속된 N 채널 MOS 트랜지스터(35)를 포함한다. N 채널 MOS 트랜지스터(33, 34)의 채널폭 nw3, nw4는 조건에 따라 설정을 바꿀 수 있다.

N 채널 MOS 트랜지스터(33)와 도 2의 N 채널 MOS 트랜지스터(14, 15)는 커런트미러 회로를 구성하고, 채널 길이는 서로 같고, 채널폭은, N 채널 MOS 트랜지스터(33)가 nw3이고, N 채널 MOS 트랜지스터(14, 15)가 nw1이다. 그 때문에, N 채널 MOS 트랜지스터(33)에는 (nw3/nw1)I1의 전류가 흐른다.

또한, N 채널 MOS 트랜지스터(34)와 도 3의 N 채널 MOS 트랜지스터(24, 25)는 커런트미러 회로를 구성하고, 채널 길이는 서로 같고, 채널폭은, N 채널 MOS 트랜지스터(34)가 nw4이고, N 채널 MOS 트랜지스터(24, 25)가 nw2이다. 그 때문에, N 채널 MOS 트랜지스터(34)에는 (nw4/nw2)I2의 전류가 흐른다.

따라서, P 채널 MOS 트랜지스터(31)에 흐르는 전류 I는,

I=p·I1+q·I2

로 된다. 단, p=nw3/nw1, q=nw4/nw2이다.

P 채널 MOS 트랜지스터(31, 32)는 커런트미러 회로를 구성하여, P 채널 MOS 트랜지스터(32)에도 전류 I가 흐른다. 이 전류 I는, 예컨대 커런트미러 회로를 이용함으로써 취출할 수 있다. 커런트미러 회로는, 노드 N6으로부터 인출된 신호PCC를 공통 게이트 신호로서 구성할 수도 있고, 노드 N7로부터 인출된 신호 NCC를 공통 게이트 신호로서 구성할 수도 있다.

도 5는 전류 I1, I2 및 전류 I의 온도 특성을 나타낸 도면이다.

도 5에 도시하는 바와 같이, 전류 I1은 정의 온도 특성을 갖고, 전류 I2는 부의 온도 특성을 갖는다. 전류 I1, I2에 각각 계수 p, q를 곱한 후에 양자를 합성함으로써, 전류 I=p·I1+q·I2가 생성된다. 계수 p, q는, 도 4에서의 N 채널 MOS 트랜지스터(33, 34)의 채널폭 nw3, nw4를 변화시킴으로써 조정할 수 있다.

도 5에 실선으로 나타낸 전류 I는, 계수 p, q를 조정함으로써 온도 의존성을 갖지 않는 전류 I를 생성한 경우이다. 이 온도 의존성을 갖지 않는 전류 I는 일례로서, 계수 p를 계수 q에 비해 상대적으로 크게 설정함으로써, 도 5에 파선으로 나타낸 전류 Iup와 같이 정의 온도 특성을 갖는 전류 I를 생성할 수도 있다. 또한, 계수 q를 계수 p에 비해 상대적으로 크게 설정함으로써, 도 5에 파선으로 나타낸 전류 Idown과 같이 부의 온도 특성을 갖는 전류 I를 생성할 수도 있다.

또한, 도 4에서의 N 채널 MOS 트랜지스터(33, 34) 중 어느 한쪽을 기능시키지 않는(계수 p, q 중 어느 한쪽을 0으로 한다) 것에 따라, 전류 I1 또는 I2를 그대로 전류 I로 할 수도 있다.

이와 같이, 도 4에 나타낸 N 채널 MOS 트랜지스터(33, 34)의 채널폭 nw3, nw4를 변화시켜 계수 p, q를 임의 비율로 설정함으로써, 정전류 I의 온도 의존성을 특정 범위 내에서 임의로 설정하는 것이 가능해진다. N 채널 MOS 트랜지스터(33, 34)의 채널폭 nw3, nw4를 변화시키는 구체적인 수단에 대하여, 다음 도 6, 7에서설명한다. 여기서는, N 채널 MOS 트랜지스터(33)의 채널폭을 변화시키는 경우를 예로 설명한다.

도 6은 채널폭을 변화시킬 수 있는 N 채널 MOS 트랜지스터부(33A)의 회로 구성을 나타낸 회로도이다.

도 6에 도시하는 바와 같이, N 채널 MOS 트랜지스터부(33A)는 N 채널 MOS 트랜지스터(101∼103)와, 퓨즈(111∼113)를 포함한다. N 채널 MOS 트랜지스터(101∼103)는, 드레인이 공통으로 접속되고, 소스가 퓨즈(111∼113)의 한쪽 단에 각각 접속되며, 게이트가 도 2의 노드 N2로부터 인출된 신호 NCC1을 받는다. 퓨즈(111∼113)의 다른 쪽은 접지 노드에 접속된다.

N 채널 MOS 트랜지스터(101∼103)는, 채널 길이가 서로 같고, 채널폭은, N 채널 MOS 트랜지스터(101, 102, 103)가 각각 nw31, nw32, nw33이다. 도 6의 N 채널 MOS 트랜지스터부(33A)는, 퓨즈(111∼113)를 임의로 용단함으로써, N 채널 MOS 트랜지스터부(33A)의 채널폭을 조절할 수 있다.

도 7은 채널폭을 변화시킬 수 있는 N 채널 MOS 트랜지스터부(33B)의 회로 구성을 나타낸 회로도이다.

도 7에 도시하는 바와 같이, N 채널 MOS 트랜지스터부(33B)는, N 채널 MOS 트랜지스터(101∼106)를 포함한다. N 채널 MOS 트랜지스터(101∼103)는, 드레인이 공통으로 접속되고, 소스가 N 채널 MOS 트랜지스터(104∼106)의 드레인에 각각 접속되며, 게이트가 도 2의 노드 N2로부터 인출된 신호 NCC1을 받는다. N 채널 MOS 트랜지스터(104∼106)는, 소스가 접지 노드에 접속되고, 게이트가 제어 신호CONT1, CONT2, CONT3을 각각 받는다.

N 채널 MOS 트랜지스터(104∼106)는, 채널 길이가 서로 같고, 채널폭은, N 채널 MOS 트랜지스터(104, 105, 106)가 각각 nw34, nw35, nw36이다. 도 7의 N 채널 MOS 트랜지스터부(33B)는, 제어 신호 CONT1, CONT2, CONT3을 제어하여 N 채널 MOS 트랜지스터(104∼106)를 임의로 온오프함으로써, N 채널 MOS 트랜지스터부(33B)의 채널폭을 조절할 수 있다.

또, N 채널 MOS 트랜지스터(101, 102, 103)의 채널폭 nw31, nw32, nw33은, 서로 같게 설정하는 경우, 또는, 예컨대 1:2:4의 비가 되도록 설정하는 경우 등이 생각된다. 채널폭 nw31, nw32, nw33의 비를 임의의 특정 비가 되도록 설정하면, N 채널 MOS 트랜지스터부(33A, 33B)의 채널폭을 넓은 범위에서 조절하는 것이 가능해진다.

또한, N 채널 MOS 트랜지스터부(33A, 33B)를 조합시킨 회로 구성도 가능하다. 이 경우, 예컨대, 테스트시에 제어 신호 CONT1, CONT2, CONT3을 조정하여 적절한 채널폭을 결정하고, 그 후에 퓨즈를 절단하는 것이 가능해진다.

다음에, 전류 합성 회로(3A)에 의해 생성된 정전류 I를 기준 전압 VREFa로 변환하는 전류-전압 변환 회로(4A)에 대하여 설명한다.

도 8은 본 발명의 실시예 1에 따른 전류-전압 변환 회로(4A)의 회로 구성을 나타낸 회로도이다.

도 8에 나타내는 실시예 1의 전류-전압 변환 회로(4A)는, 전원 노드와 노드 N8 사이에 접속되고 게이트가 도 4의 노드 N6으로부터 인출된 신호 PCC를 받는 P채널 MOS 트랜지스터(41)와, 노드 N8과 접지 노드 사이에 접속된 가변 저항 소자(42A)를 포함한다. 가변 저항 소자(42A)의 저항값을 가령 Ra로 놓는다.

P 채널 MOS 트랜지스터(41)와 도 4의 P 채널 MOS 트랜지스터(31, 32)는 커런트미러 회로를 구성하고, P 채널 MOS 트랜지스터(41)에는, 전원 전압 VCC에 의존하지 않는 전류 I가 흐른다. 그 때문에, 옴의 법칙(Ohm's Law)에 의해, 노드 N8로부터는 기준 전압 VREFa=I·Ra를 얻을 수 있다.

상술한 바와 같이, 전류 I는, 도 4에 나타낸 N 채널 MOS 트랜지스터(33, 34)의 채널폭 nw3, nw4를 변화시킴으로써, 온도 의존성을 임의로 설정할 수 있다. 또한, 가변 저항 소자(42A)는, 도 2, 3에서 설명한 정 및 부의 온도 특성에 비해 온도 계수가 작다.

따라서, 노드 N8로부터 얻어지는 기준 전압 VREFa는, 도 4에 나타낸 N 채널 MOS 트랜지스터(33, 34)의 채널폭 nw3, nw4를 변화시킴으로써, 온도 의존성을 임의로 설정할 수 있다. 또한, 가변 저항 소자(42A)의 저항값 Ra를 트리밍함으로써, 기준 전압 VREFa를 소망의 전압값으로 조정하는 것이 가능하다.

이상과 같이, 실시예 1에 따르면, 정의 온도 특성을 갖는 정전류와 부의 온도 특성을 갖는 정전류를, 그 정의 온도 특성으로부터 그 부의 온도 특성 사이의 온도 특성으로 되는 비율로 합성하고, 그 합성된 정전류를 전압으로 변환함으로써, 기준 전압의 온도 의존성을 임의의 특정 범위 내에서 임의로 설정하는 것이 가능해진다.

(실시예 2)

실시예 1의 기준 전압 발생 회로(10)에서, 스탠바이 전류를 저감하기 위해서 전류 I의 값을 작게 하고자 하면, 같은 기준 전압 VREFa의 값을 얻기 위해서는, 전류-전압 변환 회로(4A)에서의 가변 저항 소자(42A)의 저항값 Ra를 그 만큼 크게 해야 한다.

그러나, 가변 저항 소자(42A)는, 예컨대 폴리실리콘과 같은 재료로 만들어지기 때문에, 가변 저항 소자(42A)의 저항값 Ra를 크게 하는 것은, 가변 저항 소자(42A)를 포함하는 칩의 레이아웃 면적에 직접적인 영향을 끼친다. 그 때문에, 실시예 1의 전류-전압 변환 회로(4A)와 같은 회로 구성의 경우, 전류 I의 값을 작게 하는 것과 가변 저항 소자(42A)를 포함하는 칩의 레이아웃 면적을 작게 하는 것은, 트레이드오프 관계에 있다고 하는 문제가 있었다.

따라서, 실시예 2의 전류-전압 회로(4B)에서는, 전류 I의 값을 작게 하더라도 가변 저항 소자를 포함하는 칩의 레이아웃 면적을 크게 하지 않고 완료되는 전류-전압 변환 회로를 제공한다.

도 9는 본 발명의 실시예 2에 따른 전류-전압 변환 회로(4B)의 회로 구성을 나타낸 회로도이다.

도 9에 나타내는 실시예 2의 전류-전압 변환 회로(4B)는, 바이어스 전압 발생부(50)와, 볼티지 팔로워부(60)와, 전류 밸런스부(70)와, 가변 저항 소자(42B)를 포함한다.

바이어스 전압 발생부(50)는, 전원 노드와 노드 N11 사이에 접속되고 게이트가 도 4의 노드 N6으로부터 인출된 신호 PCC를 받는 P 채널 MOS 트랜지스터(51)와, 노드 N11과 접지 노드 사이에 접속되고 게이트가 노드 N11에 접속된 N 채널 MOS 트랜지스터(52)를 갖는다. N 채널 MOS 트랜지스터(52)의 사이즈(채널폭과 채널 길이의 비)는 조건에 따라 설정을 바꿀 수 있다.

P 채널 MOS 트랜지스터(51)와 도 4의 P 채널 MOS 트랜지스터(31, 32)는 커런트미러 회로를 구성하고, P 채널 MOS 트랜지스터(51)에는, 전원 전압 VCC에 의존하지 않는 전류 I가 흐른다. 또한, N 채널 MOS 트랜지스터(52)는 다이오드 접속되어 있고, 노드 N11에는 N 채널 MOS 트랜지스터(52)의 게이트-소스 전압이 바이어스 전압 BIAS로서 나타난다. 여기서, 일반적인 N 채널 MOS 트랜지스터에서의 게이트-소스 전압의 온도 의존성에 대하여 설명한다.

도 10은 일반적인 N 채널 MOS 트랜지스터에서의 드레인 전류 Id와 게이트-소스 전압 Vgs의 관계를 나타낸 도면이다. 또, 종축의 드레인 전류 Id는 대수눈금으로 표현되어 있다.

도 10에 도시하는 바와 같이, 일반적인 N 채널 MOS 트랜지스터에서의 드레인 전류 Id와 게이트-소스 전압 Vgs의 관계에는, 통상, 온도 의존성이 존재한다. 그러나, 드레인 전류 Id가 Id0일 때, 저온/고온시에 관계없이 게이트-소스 전압 Vgs는 Vgs0으로 되어, 온도 의존성이 소실한다.

N 채널 MOS 트랜지스터의 게이트-소스 전압 Vgs는, 당해 N 채널 MOS 트랜지스터의 사이즈를 변화시키는 것에 의해서도 조정할 수 있다. 따라서, 다시 도 9를 참조하여, N 채널 MOS 트랜지스터(52)의 게이트-소스 전압을 온도 의존성이 소실되는 Vgs0이 되도록 조정하는 것으로, 온도 의존성이 없는 바이어스 전압 BIAS를 얻을 수 있다.

볼티지 팔로워부(60)는, 전원 노드와 노드 N12 사이에 접속되고 게이트가 노드 N12에 접속된 P 채널 MOS 트랜지스터(61)와, 전원 노드와 노드 N13 사이에 접속되고 게이트가 노드 N12에 접속된 P 채널 MOS 트랜지스터(62)와, 노드 N12와 노드 N14 사이에 접속되고 게이트가 노드 N11로부터의 바이어스 전압 BIAS를 받는 N 채널 MOS 트랜지스터(63)와, 노드 N13과 노드 N14 사이에 접속되고 게이트가 노드 N15B에 접속된 N 채널 MOS 트랜지스터(64)를 갖는다.

볼티지 팔로워부(60)는, 노드 N11로부터의 바이어스 전압 BIAS를 고 입력 임피던스에서 받고, 노드 N15B에 같은 값의 바이어스 전압 BIAS를 저 출력 임피던스에서 출력한다.

전류 밸런스부(70)는, 노드 N12와 접지 노드 사이에 접속되고 게이트가 도 4의 노드 N7로부터 인출된 신호 NCC를 받는 N 채널 MOS 트랜지스터(71)와, 노드 N14와 접지 노드 사이에 접속되고 게이트가 도 4의 노드 N7로부터 인출된 신호 NCC를 받는 N 채널 MOS 트랜지스터(72)와, 노드 N15B와 접지 노드 사이에 접속되고 게이트가 도 4의 노드 N7로부터 인출된 신호 NCC를 받는 N 채널 MOS 트랜지스터(73)를 갖는다.

전류 밸런스부(70)는, N 채널 MOS 트랜지스터(71, 72, 73)가 도 4의 N 채널 MOS 트랜지스터(35)와 커런트미러 회로를 구성하고, 볼티지 팔로워부(60)의 노드 N12, N13, N14로부터 각각 흘러나오는 전류를 밸런스한다.

가변 저항 소자(42B)는 노드 N13과 노드 N15B 사이에 접속된다. 가변 저항 소자(42B)의 저항값을 가령 Rb로 놓는다. 노드 N15B에는 바이어스 전압 BIAS가 인가되고, 가변 저항 소자(42B)에는 정전류 I가 흐르기 때문에, 노드 N13으로부터 얻어지는 전류-전압 변환 회로(4B)의 기준 전압 VREFb는,

VREFb=BIAS+I·Rb

로 된다. 바이어스 전압 BIAS는 온도 의존성을 갖지 않고, 저항값 Rb를 갖는 가변 저항 소자(42B)의 온도 계수도 도 2, 3에서 설명한 정 및 부의 온도 특성에 비해 작기 때문에, 전류-전압 변환 회로(4B)의 기준 전압 VREFb의 온도 의존성은 정전류 I의 온도 의존성과 거의 같게 된다.

도 11은 전류-전압 변환 회로(4B)에서의 기준 전압 VREFb와 저항값 Rb의 관계를 나타낸 도면이다.

도 11에 도시하는 바와 같이, 전류-전압 변환 회로(4B)의 기준 전압 VREFb는, 가변 저항 소자(42B)의 저항값 Rb의 증가에 비례하여 증대한다.

또한, 기준 전압 VREFb는, 실시예 1의 전류-전압 변환 회로(4A)에서의 기준 전압 VREFa와 비교하여, 바이어스 전압 BIAS만큼 향상되고 있다. 그 때문에, 전류 I의 값을 작게 하더라도 가변 저항 소자(42B)의 저항값 Rb의 증대를 억제할 수 있고, 가변 저항 소자(42B)를 포함하는 칩의 레이아웃 면적을 크게 하지 않고 완료된다.

다음에, 전류-전압 변환 회로(4B)에서, 가변 저항 소자의 배치 및 기준 전압의 취출 노드를 변경한 전류-전압 변환 회로(4C)에 대하여 설명한다.

도 12는 본 발명의 실시예 2에 따른 전류-전압 변환 회로(4C)의 회로 구성을 나타낸 회로도이다.

도 12에 나타내는 실시예 2의 전류-전압 변환 회로(4C)는, 바이어스 전압 발생부(50)와, 볼티지 팔로워부(60)와, 전류 밸런스부(70)와, 가변 저항 소자(42C)를 포함한다.

바이어스 전압 발생부(50), 볼티지 팔로워부(60) 및 전류 밸런스부(70)는, 도 9에 나타낸 전류-전압 변환 회로(4B)와 동등하기 때문에, 여기서는 설명을 반복하지 않는다.

가변 저항 소자(42C)는 노드 N15와 노드 N16 사이에 접속된다. 가변 저항 소자(42C)의 저항값을 가령 Rc로 놓는다. 노드 N15C에는 바이어스 전압 BIAS가 인가되어, 가변 저항 소자(42C)에는 정전류 I가 흐르기 때문에, 노드 N16으로부터 얻어지는 전류-전압 변환 회로(4C)의 기준 전압 VREFc는,

VREFc=BIAS-I·Rc

로 된다. 바이어스 전압 BIAS는 온도 의존성을 갖지 않고, 저항값 Rc를 갖는 가변 저항 소자(42C)의 온도 계수도 도 2, 3에서 설명한 정 및 부의 온도 특성에 비해 작기 때문에, 전류-전압 변환 회로(4C)의 기준 전압 VREFc의 온도 의존성은 정전류 I의 온도 의존성과 거의 같게 된다.

도 13은 전류-전압 변환 회로(4C)에서의 기준 전압 VREFc와 저항값 Rc의 관계를 나타낸 도면이다.

도 13에 도시하는 바와 같이, 전류-전압 변환 회로(4C)의 기준 전압 VREFc는, 가변 저항 소자(42C)의 저항값 Rc의 증가에 비례하여 감소한다.

다음에, 전류-전압 변환 회로(4B, 4C)를 하나로 정리한 전류-전압 변환 회로(4D)에 대하여 설명한다.

도 14는 본 발명의 실시예 2에 따른 전류-전압 변환 회로(4D)의 회로 구성을 나타낸 회로도이다.

도 14에 나타내는 실시예 2의 전류-전압 변환 회로(4D)는, 바이어스 전압 발생부(50)와, 볼티지 팔로워부(60)와, 전류 밸런스부(70)와, 가변 저항 소자(42D)와, 트랜스퍼 게이트(81∼84)를 포함한다.

가변 저항 소자(42D)는 노드 N13과 노드 N17 사이에 접속된다. 가변 저항 소자(42D)의 저항값을 가령 Rd로 놓는다. 노드 N15D에는 바이어스 전압 BIAS가 인가되고, 가변 저항 소자(42D)에는 정전류 I가 흐른다.

트랜스퍼 게이트(81)는 제어 신호 PLUS, /PLUS에 따라 노드 N15D와 노드 N13을 접속/분리한다. 트랜스퍼 게이트(82)는 제어 신호 PLUS, /PLUS에 따라 노드 N15D와 노드 N17을 접속/분리한다. 트랜스퍼 게이트(83)는 제어 신호 PLUS, /PLUS에 따라 노드 N13과 노드 N18을 접속/분리한다. 트랜스퍼 게이트(84)는 제어 신호 PLUS, /PLUS에 따라 노드 N17과 노드 N18을 접속/분리한다.

제어 신호 PLUS가 H 레벨(제어 신호 /PLUS가 L 레벨)일 때, 트랜스퍼게이트(82, 83)가 도통하여, 노드 N15D와 N17 및 노드 N13과 N18이 각각 접속된다. 이 때, 전류-전압 변환 회로(4D)는 전류 전압 회로(4B)의 회로 구성과 등가로 되고, 노드 N18로부터 얻어지는 전류-전압 변환 회로(4D)의 기준 전압 VREFd는,

VREFd=BIAS+I·Rd

로 된다.

한편, 제어 신호 PLUS가 L 레벨(제어 신호 /PLUS가 H 레벨)일 때, 트랜스퍼 게이트(81, 84)가 도통하여, 노드 N15D와 N13 및 노드 N17과 N18이 각각 접속된다. 이 때, 전류-전압 변환 회로(4D)는 전류 전압 회로(4C)의 회로 구성과 등가로 되고, 노드 N18로부터 얻어지는 전류-전압 변환 회로(4D)의 기준 전압 VREFd는,

VREFd=BIAS-I·Rd

로 된다.

바이어스 전압 BIAS는 온도 의존성을 갖지 않고, 가변 저항 소자(42D)의 저항값 Rd의 온도 계수도 도 2, 3에서 설명한 정 및 부의 온도 특성에 비해 작다. 그 때문에, 전류-전압 변환 회로(4D)의 기준 전압 VREFd의 온도 의존성은, 제어 신호 PLUS, /PLUS의 상태에 관계없이, 정전류 I의 온도 의존성은 거의 같아진다.

도 15는 전류-전압 변환 회로(4D)에서의 기준 전압 VREFd와 저항값 Rd의 관계를 나타낸 도면이다.

도 15에 도시하는 바와 같이, 전류-전압 변환 회로(4D)의 기준 전압 VREFd는, 제어 신호 PLUS, /PLUS의 상태에 따라 변화의 방식이 다르다.

제어 신호 PLUS가 H 레벨(제어 신호 /PLUS가 L 레벨)일 때,VREFd=BIAS+I·Rd로 되고, 기준 전압 VREFd는 가변 저항 소자(42D)의 저항값 Rd의 증가에 비례하여 증대한다.

한편, 제어 신호 PLUS가 L 레벨(제어 신호 /PLUS가 H 레벨)일 때, VREFd=BIAS-I·Rd로 되고, 기준 전압 VREFd는 가변 저항 소자(42D)의 저항값 Rd의 증가에 비례하여 감소한다.

이와 같이, 전류-전압 변환 회로(4D)는, 제어 신호 PLUS, /PLUS의 상태에 따라서, 가변 저항 소자(42D)의 저항값 Rd의 증가에 대한 기준 전압 VREFd의 변화의 방식이 다르다. 따라서, 제어 신호 PLUS, /PLUS의 상태 제어와 가변 저항 소자(42D)의 저항값 Rd의 트리밍을 조합함으로써, 온도 의존성을 특정한 범위 내에서 임의로 설정 가능한 기준 전압 VREFd를 넓은 전압 범위에서 얻을 수 있다.

이상과 같이, 실시예 2에 따르면, 전류-전압 변환 회로(4)의 회로 구성을 개량함으로써, 온도 의존성을 특정한 범위 내에서 임의로 설정 가능한 기준 전압을 넓은 전압 범위에서 얻을 수 있다.

본 발명을 상세히 설명하여 나타냈지만, 이것은 예시를 위한 것뿐으로서, 한정되는 것이 아니라, 발명의 정신과 범위는 첨부된 청구범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.

이상과 같이, 본 발명에 의하면, 기준 전압의 온도 의존성을 소정의 정의 온도 특성으로부터 소정의 부의 온도 특성의 사이에 설정 가능해진다.

Claims

정의 온도 특성을 갖는 제 1 정전류를 출력하는 제 1 정전류 회로와,

부의 온도 특성을 갖는 제 2 정전류를 출력하는 제 2 정전류 회로와,

상기 제 1 및 제 2 정전류를, 상기 정의 온도 특성과 상기 부의 온도 특성 사이의 제 3 정전류의 온도 특성을 갖도록 하는 비율로 합성함으로써 상기 제 3 정전류를 생성하는 전류 합성 회로와,

상기 제 3 정전류를 전압으로 변환함으로써 기준 전압을 생성하는 전류-전압 변환 회로를 구비하는

기준 전압 발생 회로.
제 1 항에 있어서,

상기 전류 합성 회로는,

상기 제 1 정전류 회로로부터의 커런트미러 접속에 의해서, 상기 제 1 정전류에 제 1 계수를 곱한 제 4 정전류를 생성하는 제 1 트랜지스터와,

상기 제 2 정전류 회로로부터의 커런트미러 접속에 의해서, 상기 제 2 정전류에 제 2 계수를 곱한 제 5 정전류를 생성하는 제 2 트랜지스터와,

상기 제 4 및 제 5 정전류가 가산되어 생성된 상기 제 3 정전류를 받는 제 3 트랜지스터를 포함하는

기준 전압 발생 회로.
제 1 항에 있어서,

상기 전류-전압 변환 회로는,

상기 전류 합성 회로로부터의 커런트미러 접속에 의해서 상기 제 3 정전류를 받는 트랜지스터와,

상기 제 3 정전류를 제 1 전압으로 변환하는, 상기 정 및 부의 온도 특성에 비해 온도 의존성이 작은 가변 저항 소자와,

상기 제 1 전압을 상기 기준 전압으로서 출력하는 기준 전압 단자를 포함하는

기준 전압 발생 회로.