KR20040079564A - 구동회로 일체형 액정표시장치의 스위칭 소자 및구동소자의제조방법 - Google Patents

구동회로 일체형 액정표시장치의 스위칭 소자 및구동소자의제조방법 Download PDF

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Abstract

본 발명은 폴리 실리콘을 이용한 구동회로를 동시에 형성하는 액정표시장치용 화소부 스위칭 소자 및 구동회로부의 제조 방법에 관한 것이다.
종래의 구동회로 일체형 액정표시장치용 박막 트랜지스터는 탑 게이트 구조로 화소전극을 포함하여 8개의 마스크 공정을 진행하여 제작한다. 그러나 마스크 공정을 많이 진행할수록 불량증가 및 제조비용에 많은 부담을 주어 그 경쟁력이 떨어진다.
본 발명은 폴리 실리콘을 이용하여 보텀 게이트(bottom gate) 구조로 박막 트랜지스터를 구성하고, n-도핑시 블록킹 마스크로 이용되는 포토 레지스트 패턴을 n+ 도핑시 이용되는 포토 레지스트 패턴을 이용함으로써 도핑시 이용되는 마스크를 절감할 수 있다. 또한, 회절노광을 이용하여 소스 및 드레인 전극 및 반도체층을 동시에 에칭함으로써 마스크 수를 절감할 수 있다.
따라서, 화소전극을 포함하여 5개 또는 6개의 마스크 공정 진행으로 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자를 제조 할 수 있는 방법을 제공한다.

Description

구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자의 제조방법{Method for fabricating switching and driving device for liquid crystal display device with driving circuit }
본 발명은 액정표시장치에 관한 것으로, 특히 폴리 실리콘을 이용한 액정표시장치용 스위칭 소자 및 구동소자의 제조 방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
한편, 근래에 들어 폴리 실리콘(poly-Si)을 사용하는 박막 트랜지스터를 채용한 액정표시장치가 연구 및 개발되고 있다. 이러한 폴리 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200배정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성이 우수하다. 또한, 구동회로를 동일 기판 상에 형성할 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 폴리 실리콘을 이용한 액정표시장치의 스위칭 소자 및 구동소자의 제조 방법에 대해 설명한다.
도 1은 폴리 실리콘을 이용하여 구동회로가 형성된 어레이 기판의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 구동하게 된다.
다음으로 상기 전술한 구동회로부가 함께 구성된 어레이 기판의 화소부 스위칭 소자 및 구동회로부 CMOS인 n형 및 p형 박막 트랜지스터의 구성 및 그 제조 방법에 대해 설명한다.
도 2a 및 2b는 화소부 스위칭 소자와 구동회로부 CMOS 구동소자의 단면을 각각 도시한 단면도이다.
도 2a에 도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(interlayer, 70)이 형성되어 있다. 상기 게이트 절연막(45)와 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n+도핑되어 n형 오믹콘택층(30c)을 이루며, 상기 액티브층(30a)과 n형 오믹콘택층(30c) 사이에 n-도핑된 LDD(Lightly Doped Drain)층(30b)이 형성되어 있다.
다음으로 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 2b를 참조하여 설명한다. 이때, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(35)을 포함하는 박막 트랜지스터부(Ⅱ)와 p+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(25)이 형성된 투명한 절연기판(20) 상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40) 상부에는 게이트 절연막(45)이 전면에 형성되어 있으며, 게이트 절연막(45) 위로 게이트 전극(55, 60)이 형성되어 있다. 상기 게이트 전극(55, 60) 상부에는 기판(20)의 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70) 상부에는 반도체층 콘택홀(75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인 전극((83a, 87a),(83b, 87b))이 형성되어 있고, 이 소스 및 드레인 전극((83a, 87a),(83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다.
상기 n형 반도체층(35) 중 상기 게이트 전극(55)과 대응하며 상기 게이트 절연막(45) 하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인 전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n+도핑된 n형 오믹콘택층(35c)을 이루며, 상기 액티브층(35a)과 n형 오믹콘택층(35c) 사이에 n-도핑된 LDD층(35b)을 이루고 있다. 또한, 상기 p형 반도체층(40)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고, 상기 게이트 전극(60)과 대응하는 게이트 절연막(45) 하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층(40c)을 이루고 있다.
다음으로 액정표시장치의 화소부 스위칭 소자 및 구동회로부 구동소자의 제조 방법에 대해 설명한다.
도 3a 내지 3f와 도 4a 내지 4f는 화소부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 제조 공정을 제조 단계별로 각각 도시한 단면도이다.
도 3a 및 4a에 도시한 바와 같이, 투명한 절연기판(20)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30, 35, 40)을 형성한다.
다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다. 상기 게이트 전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 이때 LDD도핑의 도즈량은 대략 1E13/㎠ 내지 5E13/㎠가 된다. 이때 화소부 및 구동회로부 각각의 게이트 전극(50, 55, 60) 하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반도체층(30b, 35b, 40b)은 모두 n-도핑이 이루어진다.
다음으로 도 3c 및 4c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 PR을 도포하고 제 3 마스크 공정을 진행하여 PR패턴(62)을 형성한다. I,Ⅱ 영역의 게이트 전극(50, 55)을 포함하여 상기 게이트 전극(50, 55)양측에서 일정간격 연장된 게이트 절연막(45)의 상부까지 차단하도록 PR패턴(62)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 PR패턴(63)을 형성한다. 이후 상기 PR패턴(62, 63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 PR패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E15/㎠의 값을 갖는다. 또한, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n-와 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 n형 오믹콘택층(30c, 35c) 사이의 n-도핑된 부분은 LDD층(30b, 35b)을 이룬다. 이후 상기 PR패턴(62, 63)을 제거한다.
다음으로 도 3d 및 4d에 도시한 바와같이, 상기 n형 오믹콘택층(30c, 35c) 형성된 기판(20) 전면에 PR을 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 PR패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 PR패턴을 형성하지 않고 노출시킨다. 이후, 1E15/㎠ 내지 9E15/㎠의 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40c)을 이룬다. 이후 상기 PR패턴(65)을 제거한다.
다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하고, 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때 게이트 절연막(45)도 일괄 에칭하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판 상에, 몰리브덴(Mo)과 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.
다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다. 이후는 어레이 기판에 제작공정에 속하지만 박막 트랜지스터 제조 공정과 연계되므로 간단히 설명한다. I 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다.
전술한 종래의 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자 제조공정에서는 총 8번의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가된다. 따라서, 생산수율이 떨어지게 되는 문제가 발생하며, 또한, 마스크 공정이 많을수록 박막 트랜지스터 소자의 결함을 발생시킬 확률이 높아지는 문제점이 있다.
또한, 상기와 같은 탑 게이트 구조의 박막 트랜지스터 제조에 있어서, 반도체층 콘택홀 형성 시 오버에칭에 의해 n+로 도핑된 오믹콘택층이 유실되는 불량이 발생하기도 한다.
상기 문제점을 해결하기 위하여, 본 발명에서는 일반적으로 비정질 실리콘을 이용한 박막 트랜지스터 구조인 보텀 게이트(bottom gate) 구조로 스위칭 소자 및 구동소자를 제작하며, LDD층 형성을 위한 도핑 마스크를 줄이고, 소스 및 드레인 전극과 반도체층을 동시에 에칭하는 것이다.
따라서, 소스 및 드레인 전극과 폴리 실리콘의 반도체층을 콘택홀 없이 접촉시킴으로써 오믹 콘택층의 유실불량을 방지할 수 있으며, 화소전극을 포함하여 종래의 8개 마스크 공정을 통해 제작하던 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자를 5개 또는 6개의 마스크 공정만을 진행하여 제조하여 마스크 절감 및 공정 단순화를 통해 제조비용을 절감하는 것을 그 목적으로 한다.
도 1은 일반적인 구동회로 일체형 액정표시장치의 어레이 기판의 개략도.
도 2a와 2b는 종래의 구동회로 일체형 액정표시장치의 화소부 스위칭 소자 및 구동회로부 CMOS 구동소자의 단면도.
도 3a 내지 3f와 도 4a 내지 4f는 종래의 화소부의 스위칭 소자와 구동회로부의 CMOS 구동소자의 제조 단계별로 각각 도시한 단면도.
도 5a와 5b는 본 발명의 제 1 실시예에 따른 보텀 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 구동소자의 단면도.
도 6a 내지 6f와 도 7a 내지 7f는 본 발명의 제 1 실시예에 따른 화소부의 스위칭 소자와 구동회로부의 CMOS 구동소자의 제조 단계별로 각각 도시한 단면도.
도 8a와 도 8b는 본 발명의 제 1 실시예에 따른 변형예를 도시한 보텀 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 105 : 버퍼층
112, 114 : 게이트 전극 117 : 게이트 절연막
126(126a,126b, 126c), 129(129a, 129b) : 반도체층
126a, 129a : 액티브층 126b : LDD층
126c : n형 오믹 콘택층 129b : p형 오믹 콘택층
Ⅴ : 구동회로부 n형 박막 트랜지스터부
Ⅵ : 구동회로부 p형 박막 트랜지스터부
상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자의 제조방법은 기판을 스위칭 소자를 포함하는 다수의 화소로 구성된 화소부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와;
상기 화소부의 화소에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 제 2 및 제 3 게이트 전극을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 전극위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 폴리 실리콘층을 형성하는 단계와; 상기 폴리 실리콘층 위로 제 1 및 제 2 게이트 전극에 대응되는 폴리 실리콘층과 상기 폴리 실리콘층의 소정간격 외측부분에 제 1 및 제 2 포토 레지스트 패턴을 형성하고, 제 3 게이트 전극과 대응되는 폴리 실리콘층을 가리도록 제 3 포토 레지스트 패턴 형성하는 단계와; 상기 제 1 내지 제 3 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 1 도즈량의 이온을 주입하여 p+ 도핑하는 단계와; 상기 제 1 내지 제 3 포토 레지스트 패턴을 제거한 후, 제 1 및 제 2 게이트 전극과 대응되는 폴리 실리콘층을 가리도록 제 4 및 제 5 포토 레지스트 패턴을 형성하고, 제 3 게이트 전극과 대응되는 폴리 실리콘층과 상기 폴리 실리콘층의 소정간격 외측부분까지 가리도록 제 6 포토 레지스트 패턴을 형성하는 단계와; 상기 제 4 내지 6 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와; 상기 제 4 및 제 5 포토 레지스트 패턴을 상기 패턴의 양끝에서 소정폭만큼 제거한 후, 제 3 도즈량의 이온을 주입하여 상기 제 4 내지 제 6 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 n- 도핑하는 단계와; 상기 제 4 내지 제 6 포토 레지스트 패턴을 제거한 후, 상기 폴리 실리콘층 위에 금속층을 형성하는 단계와; 상기 금속층 및 그 하부의 폴리 실리콘층 일부를 에칭하여 화소부 및 구동회로부에 일정간격 이격되어 제 1 내지 제 3 소스 및 드레인 전극과 독립된 폴리 실리콘의 반도체층을 형성하는 단계를 포함한다.
이때, 상기 화소부와 구동회로부를 정의한 후, 기판 전면에 버퍼층을 형성하는 단계를 더욱 포함한다.
또한, 상기 n-도핑 후에는 상기 폴리 실리콘층에 활성화 공정을 진행하는 단계를 더욱 포함한다.
또한, 상기 이온주입하는 제 1 도즈량은 2E15/㎠ 내지 1E16/㎠이며, 제 2 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠값을 갖는다.
상기 제 1 내지 제 3 소스 및 드레인 전극 형성 후에는 상기 전극 위로 보호층을 형성하는 단계를 더욱 포함한다.
이때, 상기 보호층 형성 후에는 수소화 열처리하는 단계를 더욱 포함한다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자 제조 공정에 대하여 도면을 참조하여 설명한다.
도 5a 및 5b는 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 화소부 박막 트랜지스터와 구동회로부의 CMOS소자인 n형 및 p형 박막 트랜지스터의 단면을 각각 도시한 단면도이다. 설명의 편의를 위해 화소부의 박막 트랜지스터 형성부를 Ⅳ영역, 구동회로부 CMOS소자 중 n형 박막 트랜지스터 형성부를 Ⅴ영역, p형 박막 트랜지스터 형성부를 Ⅵ영역이라 정의한다.
도 5a에 도시한 바와 같이, Ⅳ 영역에 있어서, 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(105)이 기판(100) 전면에 형성되어 있고, 상기 버퍼층(105) 상부에 크롬(Cr), 알루미늄(Al) 또는 몰리브덴(Mo)의 단일층 또는 이중층의 게이트 전극(110)이 형성되어 있다. 그 위로 게이트 절연막(117)과 반도체층(123)이 형성되어 있으며, 상기 반도체층(123) 위로 일정간격 이격하여 소스 및 드레인 전극(140a, 140b)이 형성되어 있다. 이때 상기 소스 및 드레인 전극(140a, 140b) 하부에 위치한 반도체층(123b, 123c)은 n형 오믹콘택층(123c) 및 LDD층(Lightly doped Drain : 123b)으로 구성되어 있으며, 상기 소스 및 드레인 전극(140a, 140b) 사이의 이격된 부분에 노출된 반도체층(123a)은 액티브층(123a)을 형성하고 있다.
또한, 상기 소스 및 드레인 전극(140a, 140b) 위로 드레인 전극(140b)을 노출시키는 드레인 콘택홀(155)을 포함하는 보호층(150)이 형성되어 있으며, 상기 드레인 콘택홀(155)을 통해 드레인 전극(140b)과 접촉하는 화소전극(160)이 형성되어 있다.
도 5b에 도시한 바와같이, V,Ⅵ 영역에 있어서, 기판(100) 상에 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(105)이 전면에 형성되어 있고, 각 영역의 버퍼층(105) 상부에 게이트 전극(112, 114)이 형성되어 있다. 그 위로 게이트 절연막(117)과 폴리 실리콘의 반도체층(126, 129)이 형성되어 있다. 또한 상기 반도체층(126, 129) 위로 일정간격 이격하여 소스 및 드레인 전극((142a, 144a), (142b, 144b))이 형성되어 있다. 이때 V 영역의 반도체층(126) 중 소스 및 드레인 전극(142a, 142b) 하부에 위치한 반도체층(126b, 126c)은 n형 오믹 콘택층 (126c)및 LDD층(126b)으로 구성되며, 상기 소스 및 드레인 전극(142a, 142b) 사이의 노출된 반도체층(126a)은 액티브층(126a)을 이루고 있다. 또한 VI 영역의 반도체층(129) 중 소스 및 드레인 전극(144a, 144b) 하부는 p형 오믹 콘택층(129b)을 이루며, 소스 및 드레인 전극(144a, 144b) 사이의 노출된 부분은 액티브층(129a)을 이루고 있다. 또한, V, VI 영역의 소스 및 드레인 전극((142a, 144a), (144b, 144b)) 위로 보호층(150)이 형성되어 있다.
이하 전술한 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조 방법에 대해 설명한다.
도 6a 내지 6f와 7a 내지 7f는 본 발명의 실시예에 의한 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자의 제조 공정별 단면을 도시한 것이다.
우선, 도 6a 및 7a에 도시한 바와같이, 기판(100)에 산화실리콘(SiO2)을 증착하여 버퍼층(105)을 형성한다. 이후 상기 버퍼층(105) 위로 크롬, 알루미늄 또는 몰리브덴을 전면에 층착하고, 마스크 공정을 진행하여 게이트 전극(110, 112, 114)을 Ⅳ,Ⅴ,Ⅵ 영역에 각각 형성한다.
다음으로 도 6b 및 7b에 도시한 바와같이, 상기 게이트 전극(110, 112, 114)이 형성된 기판(100) 전면에 질화실리콘(SiNx), 산화실리콘(SiO2) 등의 무기절연물질을 증착하여 게이트 절연막(117)을 형성하고, 그 위에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성한다. 이후 상기 비정질 실리콘층의 탈수소 공정을 진행한 후, 상기 비정질 실리콘층에 레이저 등을 이용하여 결정화하여 폴리 실리콘층(123, 126, 129)을 형성한다.
다음으로 상기 폴리 실리콘층(123, 126, 129) 위에 포토 레지스트를 전면에도포하고 마스크 공정을 진행하여 IV, V 영역의 폴리 실리콘층(123, 126) 전체에 포토 레지스트 패턴(133a, 133b)을 형성하고, VI영역에서는 게이트 전극(114)과 대응되는 폴리 실리콘층(129a)만 가리도록 포토 레지스트 패턴(133c)을 형성한다.
이후, 상기 포토 레지스트 패턴(133a, 133b, 133c)을 블록킹 마스크로 하여 상기 포토 레지스트 패턴(133a, 133b, 133c) 외부로 노출된 폴리 실리콘층(129_에 제 1 도즈량의 이온주입에 의한 p+ 도핑을 실시한다. 상기 제 1 도즈량의 값은 2E15/㎠ 내지 1E16/㎠ 중에서 선택되는 것이 바람직하다. 이때, IV, V 영역의 폴리 실리콘층(123, 126)은 포토 레지스트 패턴(133a, 133b)이 블록킹 마스크로 작용하여 도핑되지 않고, VI 영역의 폴리 실리콘층(129) 중 게이트 전극(114)과 대응되는 부분의 폴리 실리콘층(129a)은 그 위에 형성된 포토 레지스트 패턴(133c)에 의해 도핑되지 않고, 그 외 부분은 p+ 도핑되어 p형 오믹 콘택층(129b)을 형성한다.
다음으로 도 6c 및 도 7c에 도시한 바와같이, 상기 p+도핑의 블록킹 마스크고 사용한 포토 레지스트 패턴(133a, 133b, 133c)을 에슁 또는 스트립 공정을 진행하여 제거한다. 이후, IV, V, VI 영역의 폴리 실리콘층(123, 126, 129) 위에 포토 레지스트를 도포하고 마스크 공정을 실시하여 포토 레지스트 패턴(135a, 135b, 135c)을 형성한다. 이때, IV, V 영역은 게이트 전극(110, 112)과 대응하는 폴리 실리콘층(123a, 126a)과 상기 폴리 실리콘층(123a, 126a)의 외측으로 소정간격의 폴리 실리콘층(123b, 126b)을 더한 부분을 가리도록 포토 레지스트 패턴(135a, 135b)을 형성하고, VI 영역은 폴리 실리콘층(129) 전체를 완전히 가리도록 포토 레지스트 패턴(135c)을 형성한다.
다음으로 상기 포토 레지스트 패턴(135a, 135b, 135c)을 블록킹 마스크로 하여 노출된 폴리 실리콘층(123c, 126c)에 제 2 도즈량의 이온주입에 의한 n+ 도핑을 실시한다. 상기 제 2 도즈량은 1E15/㎠ 내지 9E15/㎠ 값 중에서 선택되는 것이 바람직하다. 이때 IV, V 영역의 폴리 실리콘층(123, 126) 중 포토 레지스트 패턴(135a, 135b)에 의해 이온 주입이 블록킹 된 게이트 전극(110, 112) 상부의 폴리 실리콘층(123a, 126a)과 상기 폴리 실리콘층(123a, 126a) 외측의 소정간격의 폴리 실리콘층(123b, 126b)은 도핑되지 않고, 그 외 부분은 n+ 도핑되어 n형 오믹 콘택층(123c, 126c)을 형성한다. VI 영역의 폴리 실리콘층(129)은 전체가 포토 레지스트 패턴에 의해 이온주입이 블록킹되어 도핑되지 않는다.
다음으로 도 6d 및 도 7d에 도시한 바와같이, 제 IV, V 영역의 n+ 도핑시 블록킹 마스크로 이용한 포토 레지스트 패턴(135a, 135b) 중 양끝에서 소정간격만큼을 드라이 에칭 장비를 이용하여 부분에칭으로 제거하여 그 하부의 도핑이 되지 않은 소정간격의 폴리 실리콘층(123b)을 노출시킨다. 이때, 상기 드라이 에칭에 의해 VI 영역의 포토 레지스트 패턴(135c)도 동시에 에칭되어 그 하부의 p+도핑된 폴리 실리콘층(129) 일부를 노출시키게 된다.
이후, IV, V, VI 영역의 일부 노출된 폴리 실리콘층(123b, 126b)에 제 3 도즈량의 이온주입에 의한 n- 도핑을 실시한다. 상기 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠ 값에서 선택되는 것이 바람직하다.
이때, IV, V 영역 있어서 포토 레지스트 패턴(135a, 135b)이 부분에칭되어 제거된 부분 하부의 p+ 및 n+ 도핑되지 않은 소정간격의 폴리 실리콘층(123b,126b)이 n- 도핑되어 LDD층(123b, 126b)을 형성하게 된다.
그 외의 노출된 p+ 또는 n+ 도핑된 폴리 실리콘층(123c, 126c, 129c)도 n- 도핑이 이루어지나 더 높은 도즈량으로 도핑되었으므로 영향을 끼치지 않는다.
다음으로 도 6e 및 도 7e에 도시한 바와같이, 폴리 실리콘층(123, 126, 129) 위에 남아 있는 포토 레지스트 패턴(도 6d 및 도 7d의 135a, 135b, 135c)을 에슁 또는 스트립 공정을 진행하여 완전히 제거한다. 이후, 상기 폴리 실리콘층(123, 126, 129)의 활성화 공정을 실시한다.
다음으로 상기 폴리 실리콘층(123, 126, 129) 위로 알루미늄 또는 알루미늄 합금의 금속물질을 증착하여 금속층을 형성한 후, 회절노광을 이용한 마스크 공정을 진행하여 IV, V, VI 영역에 일정간격 이격하여 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 형성한다. 이때 IV, V 영역의 소스 및 드레인 전극((140a, 142a), (140b, 142b)) 사이의 이격된 부분으로 도핑이 이루어지지 않은 폴리 실리콘층(123a, 126a)이 노출되도록 하며, 상기 소스 및 드레인 전극((140a, 142a), (140b, 142b)) 하부에는 n+도핑된 n형 오믹 콘택층(123c, 126c)과 n-도핑된 LDD층(123b, 126b)이 위치하도록 한다. VI 영역에서도 소스 및 드레인 전극(144a, 144b) 사이의 도핑이 이루어지지 않은 폴리 실리콘층(129a)이 노출되도록 하며, 상기 소스 및 드레인 전극(144a, 144b) 하부는 p+도핑된 p형 오믹 콘택층(129c)이 위치하도록 한다. 또한 IV, V, VI 영역에 있어서 각 영역으로 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))이 전기적으로 연결되지 않도록 상기 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))과 두 전극 사이의 노출된 폴리 실리콘층(123a, 126a, 129a) 이외의 금속층 및 상기 금속층 하부의 폴리 실리콘층을 제거하여 게이트 절연막(117)이 노출되도록 한다.
도시하지 않았지만, 금속층 형성 후 회절노광을 이용한 마스크 공정 진행시 각 영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 형성부에는 두꺼운 포토레지스트 패턴(미도시)을 형성하고, 상기 드레인 전극과 소스 전극((140a, 142a, 144a), (140b, 142b, 144b)) 사이의 이격될 부분에는 얇은 포토 레지스트 패턴(미도시)을 형성하고, 그 외 부분에는 포토 레지스트 패턴을 형성하지 않는다. 이후 포토 레지스트 패턴이 형성된 이외의 노출된 금속층을 에칭하여 제거한다. 또한 상기 제거된 금속층 하부의 폴리 실리콘층 또한 에칭하여 제거한다. 이후 에슁을 통해 얇은 포토 레지스트 패턴을 제거하고, 상기 얇은 포토 레지스트 패턴 하부의 금속층을 에칭하여 제거하면, 각 영역에서 각각 독립된 소스 드레인 전극을 형성 할 수 있다.
이때, 에칭되지 않은 Ⅳ,Ⅴ영역의 소스 및 드레인 전극((140a, 142a), (140b, 142b)) 하부의 폴리 실리콘층(123, 126)은 n형 오믹콘택층(123c, 126c) 및 LDD층(123b, 126b)의 반도체층을 형성하고, Ⅵ 영역의 소스 및 드레인 전극(144a, 144b) 하부의 폴리 실리콘층(129c)은 p형 오믹 콘택층(129c)인 반도체층을 형성한다. 또한, 각 영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 사이의 이격된 부분의 반도체층은 액티브층(123a, 126a, 129a)이 된다.
다음으로 도 6f 및 도 7f에 도시한 바와같이, Ⅳ,Ⅴ,Ⅵ영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 위로 질화실리콘(SINx) 또는 산화실리콘(SiO2)의 무기절연물질을 증착하여 보호층(150)을 형성한다. 이후 상기 보호층(150)이 형성된 기판(100)에 수소화 열처리 공정을 진행한다. 이는 반도체층(123, 126, 129)과 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))의 접촉 특성을 향상하기 위함이다.
다음으로 Ⅳ영역 즉 화소부 스위칭 소자에만 해당하는 공정으로 상기 보호층(150)에 마스크 공정을 진행하여 드레인 전극을 노출시키는 드레인 콘택홀(155)을 형성한다. 이후 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 보호층(150) 전면에 증착하고 마스크 공정을 진행하여 상기 드레인 콘택홀(155)을 통해 드레인 전극(140b)과 접촉하는 화소전극(160)을 형성한다.
도 8a 및 도 8b는 상기 화소전극을 형성하는 또 다른 한 예를 보인 것이다.
소스 및 드레인 전극의 형성까지는 도 6a 내지 6e 및 도 7a 내지 7e에 전술한 바와 동일하게 진행되므로 설명은 생략한다.
도 8a 및 도 8b에 도시한 바와같이, Ⅳ,Ⅴ,Ⅵ영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 위로 보호층을 형성하지 않고, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))위로 전면에 증착하고 마스크 공정을 진행하여 Ⅳ영역의 드레인 전극(140b)과 직접 접촉하는화소전극(165)을 형성한다. 이때 상기 화소전극(165)은 드레인 전극(140b)과 직접 접촉하며 형성되므로 상기 화소전극(165)을 패터닝하기 위해 에칭시 사용하는 에천트는 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 이루는 금속물질에 영향을 주지 않는 것을 사용해야 한다.
전술한 바와같이, 보호층없이 화소전극을 형성할 시는 총 5개의 마스크 공정만을 진행하여 박막 트랜지스터를 포함한 어레이 기판을 제작 할 수 있다.
이와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터 제작 방법에 의해 보텀 게이트(bottom gate)형 박막 트랜지스터를 형성하여 콘택홀 형성없이 반도체층과 소스 및 드레인 전극을 직접 접촉하여 형성함으로써 오버에칭에 의한 오믹콘택층 유실 불량을 방지할 수 있다.
또한, n+ 도핑시 블록킹 마스크로 이용되는 포토 레지스트 패턴을 드라이 에칭하여 일부를 제거하고 다시 n-도핑시 블록킹 마스크로 이용하여 LDD층 형성을 위한 블록킹 마스크 공정을 삭제함으로써 마스크 수를 절감 할 수 있다.
따라서, 종래의 화소전극을 포함하여 총 8개 마스크를 이용하여 제작하던 구동회로 일체형 액정표시장치의 화소부 스위칭 소자 및 구동회로부 구동소자를 6개 또는 5개 마스크 공정으로 제작할 수 있으므로 제작 공정 단순화 및 공정시간을 단축함으로써 제조원가를 절감하는 효과를 제공한다.

Claims (6)

  1. 기판을 스위칭 소자를 포함하는 다수의 화소로 구성된 화소부와, CMOS 소자가 구성되는 구동회로부로 정의하는 단계와;
    상기 화소부의 화소에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 제 2 및 제 3 게이트 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 게이트 전극 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 폴리 실리콘층을 형성하는 단계와;
    상기 폴리 실리콘층 위로 제 1 및 제 2 게이트 전극에 대응되는 폴리 실리콘층과 상기 폴리 실리콘층의 소정간격 외측부분에 제 1 및 제 2 포토 레지스트 패턴을 형성하고, 제 3 게이트 전극과 대응되는 폴리 실리콘층을 가리도록 제 3 포토 레지스트 패턴 형성하는 단계와;
    상기 제 1 내지 제 3 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 1 도즈량의 이온을 주입하여 p+ 도핑하는 단계와;
    상기 제 1 내지 제 3 포토 레지스트 패턴을 제거한 후, 제 1 및 제 2 게이트 전극과 대응되는 폴리 실리콘층을 가리도록 제 4 및 제 5 포토 레지스트 패턴을 형성하고, 제 3 게이트 전극과 대응되는 폴리 실리콘층과 상기 폴리 실리콘층의 소정간격 외측부분까지 가리도록 제 6 포토 레지스트 패턴을 형성하는 단계와;
    상기 제 4 내지 6 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와;
    상기 제 4 및 제 5 포토 레지스트 패턴을 상기 패턴의 양끝에서 소정폭만큼 제거한 후, 제 3 도즈량의 이온을 주입하여 상기 제 4 내지 제 6 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 n- 도핑하는 단계와;
    상기 제 4 내지 제 6 포토 레지스트 패턴을 제거한 후, 상기 폴리 실리콘층 위에 금속층을 형성하는 단계와;
    상기 금속층 및 그 하부의 폴리 실리콘층 일부를 에칭하여 화소부 및 구동회로부에 일정간격 이격되어 제 1 내지 제 3 소스 및 드레인 전극과 독립된 폴리 실리콘의 반도체층을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 화소부와 구동회로부를 정의한 후, 기판 전면에 버퍼층을 형성하는 단계를 더욱 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  3. 제 1 항에 있어서,
    상기 n-도핑 후에는 상기 폴리 실리콘층에 활성화 공정을 진행하는 단계를더욱 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  4. 제 1 항에 있어서,
    상기 이온주입하는 제 1 도즈량은 2E15/㎠ 내지 1E16/㎠이며, 제 2 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠값을 갖는 구동회로 일체형 액정표시장치용 구동소자 및 스위칭 소자 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 내지 제 3 소스 및 드레인 전극 형성 후에는 상기 전극 위로 보호층을 형성하는 단계를 더욱 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  6. 제 5 항에 있어서,
    상기 보호층 형성 후에는 수소화 열처리하는 단계를 더욱 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
KR1020030014492A 2003-03-07 2003-03-07 구동회로 일체형 액정표시장치의 스위칭 소자 및구동소자의제조방법 KR100915148B1 (ko)

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