KR20040064263A

KR20040064263A - 홀 소자 및 자기 센서

Info

Publication number: KR20040064263A
Application number: KR10-2004-7004772A
Authority: KR
Inventors: 마사히로 나까무라; 아끼꼬 미노
Original assignee: 아사히 가세이 마이크로시스템 가부시끼가이샤; 아사히 가세이 덴시 가부시끼가이샤
Priority date: 2001-10-01
Filing date: 2002-09-30
Publication date: 2004-07-16
Also published as: JP4417107B2; WO2003032410A1; CN100367526C; US7372119B2; US20040251507A1; JPWO2003032410A1; CN1561550A; KR100604294B1

Abstract

본 발명에 따른 홀 소자는, 구형부와 그 각 변에 형성된 서로 대향하는 볼록부로 구성되는 십자형의 감자부의 대향하는 한쌍의 볼록부 각각에 한쌍의 전원 단자부를 형성하고, 감자부의 대향하는 다른 한쌍의 볼록부 각각에 한쌍의 출력 단자부를 형성하며, 이들 전원 단자부와 출력 단자부의 전부, 및 감자부의 각 볼록부의 일부를 각각의 대향 방향으로 연속하여 연장하는 복수의 슬릿에 의해 등간격으로 분할하고, 슬릿의 각각에 절연체의 분리층을 포함하고, 감자부와 전원 단자부와 출력 단자부로 구성되는 전체 형상은, 그 중심에 대하여 4회 대칭성을 갖는 형상을 갖고 있다. 이 구성에 의해 자계 검출 감도가 높은 홀 소자를 제공하는 것이 가능하게 된다.

Description

홀 소자 및 자기 센서{HALL DEVICE AND MAGNETIC SENSOR}

홀 소자는 VTR, CD-ROM 등에 이용되는 브러시리스 모터의 무접촉 회전 검출 센서나 전류량 측정 장치 등에서 폭넓은 용도를 갖는 소자이다.

특히, 자기 센서에 이용되는 자계 검출용 홀 소자로서는, 여러가지 형상의 홀 소자가 제안되고 있고, 장방형이나 클로바 형상의 홀 소자 외에, 전도 시료 중 캐리어의 극성, 농도 및 이동도를 측정하는 경우에는, 주로 구형(矩形)이나 Van der Pauw형의 홀 소자가 이용된다.

도 1은 물리 실험 등에서 자주 이용되는 홀 소자의 형상을 설명하기 위한 도면으로, 자계 검출 감도를 높이기 위해서, 전원 단자 간 거리를 L로 하고, 홀 전압 출력 단자 간 거리를 W로 하는 장방형의 감자(感磁)부(110)를 갖고, 그 대향하는 짧은 변 각각에는 전원 단자 C₁111 및 C₂112가 형성되어 있고, 대향하는 긴 변 각각에는 홀 전압 출력 단자 S₁113 및 S₂114가 형성되어 있다.

자계 검출용 홀 소자에는, 오프셋 보정이 특히 중요하고, 전원 단자와 홀 전압 출력 단자를 교대로 교체하여 오프셋 보정하는 방법(SCM: Spinning Current Method)을 적용하는 것이 가능한, 소위 대칭형 홀 소자가 주류가 되고 있다.

여기서, 대칭형 홀 소자란 구형 혹은 대략 십자형의 형상을 갖는 감자부의 4코너 또는 4변 각각에 대향하여 형성되는 전원 단자와 홀 전압 출력 단자를 포함하고, 또한 전원 단자와 홀 전압 출력 단자의 위치를 서로 교환해도 그 기하학적 형상이 동일하게 되는 형상의 홀 소자를 의미하고, 즉 그 전체 형상이 그 중심 주위에서 4회 대칭성을 갖는 홀 소자를 의미한다.

도 2는 대칭형 홀 소자의 구성을 설명하기 위한 도면으로, 구형의 감자부(120)의 4 코너에는 전원 단자 C₁121과 C₂122, 및 홀 전압 출력 단자 S₁123과 S₂124가 서로 대각에 위치하도록 형성되어 있다.

이 대칭형 홀 소자는 형상이 매우 단순하고, 그 제작도 용이하기 때문에, 자계 검출용으로서 가장 널리 채용되고 있는 형상의 홀 소자 중 하나이다.

그 외에도, 대칭형 홀 소자로서는 그 형상을 십자형으로 한 구성의 소자가 알려져 있다.

도 3은 Popovic 등에 의해 고안된 십자형 형상의 홀 소자의 구성을 설명하기 위한 도면으로, 십자형의 감자부(130)의 4개의 볼록부 각각에는, 전원 단자 C₁131과 C₂132, 및 홀 전압 출력 단자 S₁133과 S₂134가 서로 대향하여 위치하도록 형성되어 있다.

또, 홀 소자를 Si 기판 위에 구성하는 경우에는 미세 가공이 용이하기 때문에 홀 소자의 단자부나 감자부의 구성의 자유도가 높아지고, 예를 들면 기판면에 수평인 방향의 자계를 검출하는 종형 홀 소자(일본 특공소 63-55227호 공보), 기판에 수직인 자계를 검출하는 횡형 홀 소자(일본 특개평 7-249805호 공보), 출력 단자를 분할하여 오프셋 보정 회로에 접속함으로써 SCM에 의하지 않고서 오프셋 보정하는 장치(일본 특개평 11-183579호 공보), 오프셋이나 감도의 변동을 저감시키는 소자 형상 및 회로를 포함한 장치(일본 특개평 7-193297호 공보) 등이 보고되고 있다.

그러나, 상술한 대칭형 홀 소자는 SCM에 의한 오프셋 보정이 가능하다고 하는 특징을 갖는 반면, 장방형의 형상을 갖는 홀 소자와 비교하면 자계 검출 감도가 낮다고 하는 문제가 있다.

정전류 구동형 홀 소자의 2개의 홀 전압 출력 단자 간에 나타나는 홀 전압은, 그 형상에 의존하여,

로 주어진다. 여기서, I는 전원 단자 간을 흐르는 전류, B_z는 인가 자속 밀도, n은 캐리어 농도, e는 단위 전하, d는 전류가 흐르는 층의 두께, G는 기하학 인자, r_H는 홀 산란 인자이다.

도 4는 구형 형상의 홀 소자의 전원 단자 간 거리 L과 홀 전압 출력 단자 간거리 W와의 비(L/W비)와 기하학 인자 G와의 관계를 설명하기 위한 도면(R.S Popovic, "Hall Effect Device"에서 인용)으로, 기하학 인자 G는 전원 단자 간 거리 L이 홀 전압 출력 단자 간 거리 W에 비하여 길수록 큰 값이 되고, L> 3W의 조건으로 거의 1이 된다. 그러나, 대칭형 홀 소자의 형상에 상당하는 L=W의 구형의 경우에는 인가되는 자속 밀도 강도에도 의하지만 0.6 정도의 값이 된다. 이것은, 대칭형의 구형 홀 소자에는 그 형상에 기인하여 자계 검출 감도가 약 40%나 손실되는 것을 의미한다.

<발명의 개시>

본 발명은, 이러한 문제를 감안하여 이루어진 것으로, 자계 검출 감도가 높은 홀 소자, 및 오프셋 성능이 우수하고, 또한 낮은 구동 전압으로 높은 홀 기전력이 얻어지는 자기 센서를 제공하는 것을 목적으로 하는 것이다.

본 발명자 등은 구형의 홀 소자나 단자 간 거리가 짧은 홀 소자에서 자계 검출 감도가 저하하는 원인, 즉 기하학 인자 G의 물리적 의미를 보다 상세히 검토하기 위해서, L/W비가 감자부 내의 전위(potential) 분포에 미치는 영향을 시뮬레이션에 의해 검토하였다. 그 결과를 이하에 설명한다.

시뮬레이션에서는, 감자부에 한쌍의 대향하는 전원 단자와 한쌍의 대향하는 홀 전압 출력 단자를 갖고, 감자부의 캐리어 농도가 1.5E16/㎤, 단자부의 캐리어 농도가 5.0E20/㎤인, n형 Si 홀 소자를 상정하고, 기판에 대하여 수직으로 1T의 자속 밀도가 인가된 조건에서, 포아송 방정식, 전자 및 홀의 연속 방정식에, 캐리어 농도 확산, 전계에 의한 드리프트, 로렌츠힘의 효과를 가한 지배 방정식을 연립하여 해를 구하는 것으로 하였다.

우선, 홀 전압 출력 단자부가 비교적 작고, 감자부 내의 전위 분포로의 영향을 무시할 수 있는 경우를 생각한다.

도 5는 L>3W의 장방형 형상을 갖는 홀 소자를 가정하여, 감자부 중 전위 분포를 시뮬레이션에 의해 구한 결과를 도시한 도면으로, 이 형상의 홀 소자에서는 W에 비하여 L이 충분히 큰 것에 기인하여, 감자부의 중앙 부근의 전위면은 평행하게 경사 방향으로 정렬되게 된다.

이것은 자계에 의해 작용하는 로렌츠힘에 의해, 감자부 내에서의 전자 분포가 그 중심보다 하측이 조밀하고, 상측이 성기게 되어 전하 분포에 치우침이 발생하고, 그 때문에, 홀 전계(151)가 홀 전압 출력 단자 방향으로 발생하기 때문에, 이 홀 전계(151)와 전원 단자 간에 존재하는 전계(152)가 합성되어, 도 5에 도시한 바와 같은 경사 방향의 전위 분포가 형성되게 된다. 이러한 상황에서는 감자부 내의 중앙 부근에서 자계에 의한 로렌츠힘과 홀 전계가 조화를 이루어서, 캐리어(전자)의 운동 방향이 전원 단자의 대향 방향과 평행하게 될 때에 최대의 홀 전압이 얻어지게 된다.

도 6은 L=W의 구형의 감자부를 갖는 대칭형 홀 소자를 가정하여 시뮬레이션으로 구한 감자부 내의 등전위면을 10^-2V 마다 도시한 전위 분포이다.

이 형상의 홀 소자인 경우에는 감자부 내의 전위가 충분히 비스듬하게 되지 못하고, 그 때문에 감자부의 중심 부분에서도 캐리어의 운동 방향은 경사진 방향을향하게 되는 결과가 된다.

이것은 전원 단자의 단자면이 등전위이기 때문에, 캐리어의 전계에 기인하는 속도 벡터는 전원 단자 방향을 향하고 있지만, 자계에 의해 캐리어에 작용하는 로렌츠힘에 의해, 캐리어가 홀 각의 분만큼 휘어져서 전원 단자로부터 방출되는 데에 기인한다. 즉, 감자부 내를 운동하는 캐리어에는 자계와 그 속도 벡터의 외적(外積) 방향으로 로렌츠힘이 작용하기 때문에, 비스듬히 운동하는 캐리어의 홀 전압에의 기여는 그 기울기의 각도분만큼 적어진다. 캐리어가 전원 단자면으로부터 충분히 떨어진 영역에서는 캐리어를 전원 단자 방향과 평행하게 향하는 것에 충분한 전계를 생기게 하기 위한 전자 분포를 형성할 수 있지만, 전원 단자 간 거리 L이 상대적으로 짧은 경우에는 전위 분포가 충분히 비스듬하게 되지 않아, 감자부의 중심 영역에서도 캐리어의 운동 방향이 경사진 방향을 향하게 되고, 그 결과 홀 기전력이 저하한다고 하는 결과가 되는 것이다.

다음에, 홀 전압 출력 단자부가 비교적 크고 감자부 내의 전위 분포로의 영향을 무시할 수 없는 경우를 생각한다.

도 7은 십자형 홀 소자의 감자부 내에서의 전위 분포를 시뮬레이션으로 구한 등전위면을 10^-2V 마다 도시한 도면으로, 십자형의 감자부(170)의 4개의 볼록부 각각에는 전원 단자 C₁171과 C₂172, 및 홀 전압 출력 단자 S₁173과 S₂174가, 서로 대향하여 위치하도록 형성되어 있다. 도 7에 도시한 전위 분포는 전원 단자 C₁171로부터 전원 단자 C₂172에 전류를 흘리고, 지면에 수직인 방향으로 자계를 인가하여 구한 것이다.

또한, 도 8은 홀 전압 출력 단자를 형성하지 않는 구성의 십자형 홀 소자의 감자부 내에서의 전위 분포를 시뮬레이션으로 구한 결과를 도시하는 도면으로, 십자형 감자부(180)의 4개의 볼록부의 대향하는 한쌍에는 전원 단자 C₁181과 C₂182가 형성되어 있다. 도 8에 도시한 전위 분포는 전원 단자 C₁181로부터 전원 단자 C₂182에 전류를 흘리고, 지면에 수직인 방향으로 자계를 인가하여 구한 것이다.

이들 도 7 및 도 8에 도시한 감자부 내의 전위 분포를 비교하면, 홀 전압 출력 단자를 포함하는 구성의 홀 소자에서는 홀 전압 출력 단자의 단자면이 등전위면이 되는 것에 기인하여, 출력 단자 주변에서의 캐리어 속도가 저하하고, 캐리어 속도의 저하에 수반하여 작용하는 로렌츠힘이 약해져, 홀 기전력이 저하한다.

이들 결과로부터, 높은 홀 기전력을 얻기 위해서는 홀 전압 출력 단자를 주 전류가 흐르는 영역으로부터 분리해두거나, 또는 홀 전압 출력 단자의 폭을 좁게 하는 것이 바람직한 것을 이해할 수 있다. 그러나, 종래의 십자형 홀 소자에서 홀 전압 출력 단자를 주 전류가 흐르는 영역으로부터 멀리하는 구성으로 하면, 필연적으로 소자 사이즈가 커져서, 구동 전압이 오른다고 하는 문제가 발생한다.

본 발명의 목적은, 기판 위에 구형부와 그 각 변에 형성된 서로 대향하는 볼록부로 구성되는 십자형의 감자부와, 상기 감자부의 대향하는 한쌍의 상기 볼록부 각각에 형성된 전류 또는 전압 입력용의 한쌍 전원 단자부와, 상기 감자부의 대향하는 다른 한쌍의 상기 볼록부 각각에 형성된 홀 전압 출력용의 한쌍의 출력 단자부를 포함하고, 상기 전원 단자부와 상기 출력 단자부의 전부, 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿(slit)에 의해 분할되어 있고, 상기 슬릿 각각에는 절연체의 분리층을 포함하는 것을 특징으로 하는 홀 소자에 의해서 달성된다.

본 발명의 홀 소자는, 바람직하게는 ① 상기 감자부와 상기 전원 단자부와 상기 출력 단자부로 구성되는 전체 형상이 그 중심에 대하여 4회 대칭성을 갖도록 구성되어 있거나, ② 상기 전원 단자부와 상기 출력 단자부의 전부 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿에 의해 등간격으로 분할되어 있거나, ③ 상기 슬릿과 상기 감자부의 볼록부와의 경계선의 길이와, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 부분끼리의 중점과, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 다른 부분끼리의 중점과의 간격의 비가 1/3 이상 3 이하가 되도록 구성되어 있는 것으로 한다.

또한, 본 발명의 목적은 기판 위에 구형부와 그 각 변에 형성된 서로 대향하는 볼록부로 구성되는 십자형의 감자부와, 상기 감자부의 대향하는 한쌍의 상기 볼록부 각각에 형성된 전류 또는 전압 입력용의 한쌍의 전원 단자부와, 상기 감자부의 대향하는 다른 한쌍의 상기 볼록부 각각에 형성된 홀 전압 출력용의 한쌍의 출력 단자부를 포함하고, 상기 전원 단자부와 상기 출력 단자부의 전부 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿에 의해 등간격으로 분할되어 있고, 상기 슬릿 각각에는 절연체의 분리층을 포함하는 홀 소자와, 차동 증폭 회로를 포함하는 가산 회로를 포함하고, 상기 가산 회로를 상기 홀 소자의 상기 출력 단자부에 접속하고, 상기 가산 회로를 이용한 가산 처리에 의해 출력 전압 및 신호 대 잡음비를 향상시킨 것을 특징으로 하는 자기 센서에 의해 달성된다.

본 발명의 자기 센서는, 바람직하게는 ① 상기 감자부와 상기 전원 단자부와 상기 출력 단자부로 구성되는 전체 형상이 그 중심에 대하여 4회 대칭성을 갖도록 구성되어 있거나, ② 상기 전원 단자부와 상기 출력 단자부의 전부, 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿에 의해 등간격으로 분할되어 있거나, ③ 상기 슬릿과 상기 감자부의 볼록부와의 경계선의 길이와, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 부분끼리의 중점과, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 다른 부분끼리의 중점과의 간격의 비가, 1/3 이상 3 이하가 되도록 구성되어 있거나, ④ 상기 홀 소자의 상기 전원 단자부에 접속되는 분류 회로와 상기 가산 회로에 접속되는 절대값 회로와 상기 절대값 회로에 접속되는 바이어스 조정 회로를 포함하여 상기 분류 회로와 상기 절대값 회로와 상기 바이어스 조정 회로에 의해 홀 기전력이 최대가 되는 전위차를 상기 전원 단자부에 공급하도록 구성되어 있는 것으로 한다.

본 발명은 홀 소자 및 자기 센서에 관한 것으로, 보다 상세하게는 고감도의 홀 소자, 및 오프셋 성능이 우수하고, 또한 낮은 구동 전압으로 높은 홀 기전력이 얻어지는 자기 센서에 관한 것이다.

도 1은 종래의 장방형 홀 소자의 구성을 설명하기 위한 도면.

도 2는 종래의 구형 홀 소자의 구성을 설명하기 위한 도면.

도 3은 종래의 십자형 홀 소자의 구성을 설명하기 위한 도면.

도 4는 종래의 장방형 홀 소자의 L/W비와 기하학 인자 G와의 관계를 설명하기 위한 도면.

도 5는 L=3W의 구형 형상을 갖는 종래형의 홀 소자의 감자부 내의 전위 분포를 시뮬레이션에 의해 구한 결과를 설명하기 위한 도면.

도 6은 L=W의 구형 형상을 갖는 종래형의 홀 소자의 감자부 내의 전위 분포를 시뮬레이션에 의해 구한 결과를 설명하기 위한 도면.

도 7은 종래형의 십자형 홀 소자의 감자부 내의 전위 분포를 시뮬레이션에 의해 구한 결과를 설명하기 위한 도면.

도 8은 홀 전압 출력 단자를 형성하지 않는 구성의 종래형의 십자형 홀 소자의 감자부 내의 전위 분포를 시뮬레이션에 의해 구한 결과를 설명하기 위한 도면.

도 9는 본 발명의 단자를 2 분할한 십자형 홀 소자의 구성을 설명하기 위한 도면.

도 10은 본 발명의 단자를 n 분할한 십자형 홀 소자의 구성을 설명하기 위한 도면.

도 11은 본 발명의 단자를 2 분할한 십자형 홀 소자의 감자부 내의 전위 분포를 설명하기 위한 도면.

도 12는 종래형의 십자형 홀 소자의 감자부 내의 전위 분포를 설명하기 위한 도면.

도 13은 본 발명의 단자를 2 분할한 십자형 홀 소자의 감자부 내의 전자 속도 분포를 설명하기 위한 도면.

도 14는 종래형의 십자형 홀 소자의 감자부 내의 전자 속도 분포를 설명하기 위한 도면.

도 15는 본 발명의 단자부에 슬릿을 1개 또는 2개 갖는 구성의 십자형 홀 소자에서의 홀 기전력과 전원 단자 간의 전압과의 관계를 시뮬레이션으로 구한 결과를 설명하기 위한 도면.

도 16은 본 발명의 홀 소자에 가산 회로를 부가한 본 발명의 자기 센서의 회로 구성을 설명하기 위한 도면.

도 17은 도 16에 도시한 본 발명의 자기 센서에 절대값 회로 및 바이어스 조정 회로를 부가한 본 발명의 자기 센서의 회로 구성을 설명하기 위한 도면.

도 18은 본 발명의 홀 소자의 제조 프로세스를 설명하기 위한 도면.

<발명을 실시하기 위한 최량의 형태>

이하에, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.

〔실시예 1〕

전원 단자나 홀 전압 출력 단자가 홀 기전력에 영향을 미치는 이유 중 하나는, 이들 단자가 저저항의 재질로 형성되어 있기 때문에, 그 단자면이 등전위가 되는 것에 기인하고 있다. 그래서, 본 발명의 홀 소자에서는 이들 단자 간 간격을 크게 설정하는 대신에, 이들 단자에, 절연체, 혹은 절연체와 동등한 전기적 작용을 하는 층을 포함하는 슬릿을 형성함으로써, 감자부 내의 전위 분포에 미치는 단자의 영향을 저감시키는 것으로 하고 있다.

도 9는 본 발명의 대칭형 홀 소자의 구성 예를 설명하기 위한 도면으로, 전체적으로 대략 십자형의 감자부 형상을 갖고, 그 구형부의 1변은 10㎛이며, 이들 변 각각에는 짧은 변이 5㎛인 볼록부가 형성되어 있다.

감자부에 형성되는 이들 4개의 볼록부 각각에는 잘라낸 깊이 x, 슬릿 폭 y인 하나의 슬릿이 형성되어 각 볼록부가 2 등분할되고, 또한 이들 슬릿 부분에는 절연체, 혹은 절연체와 동등한 전기적 작용을 발휘하는 층이 형성되어 있다.

이와 같이 하여 2 등분할된 각 볼록부 각각에는 전원 단자 C_1-111a, C_1-211b와 전원 단자 C_2-112a, C_2-212b, 및 홀 전압 출력 단자 S_1-113a, S_1-213b와 홀 전압 출력 단자 S_2-114a, S_2-214b가 서로 대향하여 위치하도록 형성되어 있다.

이러한 슬릿에 의한 단자 분할을 행하지 않는 구조의 종래의 홀 소자에서는 십자형 감자부의 중심의 전위가 홀 전압 출력 단자의 기준 전위가 되는 데 대하여, 도 9에 도시하는 구성의 홀 소자에서는 홀 전압 출력 단자 S_1-113a와 S_2-114a의 단자쌍의 기준 전위는 이들 단자 간의 중심 A₁에서의 전위가 되고, 또한 홀 전압 출력 단자 S_1-213b와 S_2-214b의 단자쌍의 기준 전위는 이들 단자 간의 중심 A₂에서의 전위가 된다. 그 결과, 단자의 존재가 전위 분포에 미치는 영향을 저감시킬 수 있다.

도 9에 도시하는 구성의 홀 소자에서는, 슬릿의 잘라낸 깊이 x가 너무 길면, 캐리어의 흐름에 악영향을 미쳐 도리어 홀 기전력을 저하시키게 된다. 따라서, 슬릿 폭 y는 좁고, 잘라낸 깊이 x는 짧은 쪽이 바람직하지만, 분할되는 단자 간의 기준 전위에 충분한 전위차를 생기게 하기 위해서는, 상술한 A₁과 A₂사이의 저항값과 동등한 저항을, 분할한 단자 간에 갖게 하는 것이 바람직하다.

또한, 분할 형상으로서는, 분할 후의 2개의 단자 간에 흐르는 전류 경로가 단자의 중심 부분의 거리와 거의 동등해지도록, 잘라낸 깊이 x 및 슬릿 폭 y를 설정하는 것이 바람직하다. 이 때문에, 도 9에 도시한 본 발명의 홀 소자에서는 슬릿의 외주 (2x+y)가 A₁과 A₂와의 간격 (d)보다도 커지는 조건으로 슬릿을 형성하고 있다.

또, 도 9에 도시한 구성의 홀 소자에서는 각 단자에 하나의 슬릿을 형성하여 2개로 등분할하는 것으로 하였지만, 더 많은 슬릿을 등간격으로 형성하는 것으로 하고, 2 이상의 단자로 등분할하는 것으로 해도 된다.

도 10은 감자부의 볼록부에 n-1개의 슬릿을 형성하고, 감자부 볼록부 및 이것에 형성되는 단자를 n개로 등분할한 본 발명의 홀 소자의 다른 구성예를 설명하기 위한 도면으로, 전체적으로 대략 십자형의 감자부 형상을 갖고, 그 구형부의 1변은 10㎛이고, 이들 변 각각에는 짧은 변이 5㎛인 볼록부가 형성되어 있다. 감자부에 형성된 볼록부 각각에는 잘라낸 깊이 x, 슬릿 폭 y인 n-1개의 슬릿이 형성되어 있고, 이에 의해 각 볼록부가 n 등분할되어 있다. 그리고, 이들 각 슬릿 부분에는 절연체, 혹은 절연체와 동등한 전기적 작용을 발휘하는 층이 형성되어 있다.

이와 같이 하여 n 분할된 각 볼록부 각각에는 전원 단자 C_1-121a∼C_1-n21n과 전원 단자 C_2-122a∼C_2-n22n, 및 홀 전압 출력 단자 S_1-123a∼S_1-n23n과 홀 전압 출력단자 S_2-124a∼S_2-n24n이, 서로 대향하여 위치하도록 형성되어 있다.

이와 같이, 감자부 볼록부와 단자부에 슬릿을 포함하는 것으로 한 도 9 및 도 10에 도시한 구성의 홀 소자에서는 단자 부분이 절연층에 의해 복수로 등분할되어 있기 때문에, 상술한 바와 같이 각 홀 전압 출력 단자쌍의 기준 전위가 이들 각 단자에 근접하는 감자부 부분의 전위과 같게 되어, 그 결과 단자의 존재가 감자부 내의 전위 분포에 미치는 영향을 저감시킬 수 있다.

〔비교예 1〕

십자형 홀 소자의 감자부 볼록부 및 이들에 접속되는 단자부를 슬릿에 의해 2 등분할한 구성의 본 발명의 홀 소자의 홀 기전력, 전위 분포, 및 소자 내부를 흐르는 전자의 속도 분포를 시뮬레이션에 의해 구하고, 단자부의 분할 효과에 대하여 조사했다.

도 11은 시뮬레이션을 실행함에 있어서 가정한 슬릿을 갖는 본 발명의 홀 소자의 구성, 및 시뮬레이션에 의해 구한 전위 분포를 설명하기 위한 도면으로, 전체적으로 대략 십자형의 감자부 형상을 갖고 그 구형부의 1변은 10㎛이고, 이들 변 각각에는 짧은 변이 5㎛인 볼록부가 형성되어 있다. 이들 4개의 볼록부 각각은 잘라낸 깊이 x, 슬릿 폭 y인 1개의 슬릿을 갖고, 이 슬릿 부분에는 절연체, 혹은 절연체와 동등한 전기적 작용을 하는 층이 형성되고, 이에 의해 각 볼록부가 2 등분할되어 있다.

이와 같이 하여 2 등분할된 각 볼록부 각각에는 전원 단자 C_1-131a, C_1-231b와전원 단자 C_2-132a, C_2-232b, 및 홀 전압 출력 단자 S_1-133a, S_1-233b와 홀 전압 출력 단자 S_2-134a, S_2-234b가 서로 대향하여 위치하도록 형성되어 있고, 전원 단자 C_1-131a, C_1-231b와 전원 단자 C_2-132a, C_2-232b와의 사이에 합계 0.1㎃의 주전류를 흘리고, 이 주전류에 대하여 수직인 방향으로 1T의 자속 밀도를 인가한 경우를 가정하여, 홀 전압 출력 단자 S_1-133a, S_1-233b와 홀 전압 출력 단자 S_2-134a, S_2-234b와의 사이에 발생하는 홀 기전력 및 전위 분포를 시뮬레이션에 의해 구하고 있다.

도 12는 시뮬레이션을 실행함에 있어서 가정한, 비교를 위한, 슬릿을 갖지 않는 홀 소자의 구성, 및 시뮬레이션에 의해 구한 전위 분포를 설명하기 위한 도면으로, 전체적으로 십자형의 감자부 형상을 갖고, 그 구형부의 1변은 10㎛이고, 이들 변 각각에는 짧은 변이 5㎛인 볼록부가 형성되어 있다.

이들 4개의 볼록부 각각에는 전원 단자 C₁41과 전원 단자 C₂42, 및 홀 전압 출력 단자 S₁43과 홀 전압 출력 단자 S₂44가 서로 대향하여 위치하도록 형성되어 있고, 전원 단자 C₁41과 전원 단자 C₂42와의 사이에 0.1㎃의 주 전류를 흘리고, 이 주 전류에 대하여 수직인 방향으로 1T의 자속 밀도를 인가한 경우를 가정하여, 홀 전압 출력 단자 S₁43과 홀 전압 출력 단자 S₂44와의 사이에 발생하는 홀 기전력 및 전위 분포를 시뮬레이션에 의해 구하고 있다.

도 11의 구성의 홀 소자에서, 슬릿의 잘라낸 깊이 x=5㎛, 슬릿 폭 y=0.2㎛를 가정하여 구한 홀 기전력은, 도 12의 구성의 홀 소자를 가정하여 구한 홀 기전력에비교하여 약 8% 높은 값이 얻어진다고 하는 결과로, 감자부 볼록부 및 단자부에 슬릿을 형성하는 것이 홀 기전력의 향상에 유효한 것이 확인되었다.

도 13은 도 11에 도시한 구성의 홀 소자에 있어서, 슬릿의 잘라낸 깊이 x=5㎛, 슬릿 폭 y=0.2㎛의 경우의 캐리어(전자) 속도 분포를 시뮬레이션에 의해 구한 결과를 나타내고 있다.

또한, 도 14는 도 12에 도시한 구성의 홀 소자에서, 캐리어(전자) 속도 분포를 시뮬레이션에 의해 구한 결과를 나타내고 있다.

도 13과 도 14의 결과를 비교하면, 단자 분할이 없는 구성의 홀 소자의 경우에는, 홀 소자 감자부의 중심 부근의 전자 속도가 저하하고 있지만, 단자 분할을 행한 구성의 홀 소자 감자부에서는 전자 속도의 저하는 거의 찾아볼 수 없다.

〔비교예 2〕

도 15는 감자부 볼록부 및 단자부에 슬릿을 형성하는 구성으로 한 본 발명의 홀 소자에서의 홀 기전력과 전원 단자 간의 전압과의 관계를 시뮬레이션으로 구한 결과를 설명하기 위한 도면으로, 종축에 홀 기전력, 횡축에 전원 단자 간의 전압을 취하고, 슬릿을 1개 갖는 경우(2 분할)와 슬릿을 2개 갖는 경우(3 분할) 각각에 대하여, 슬릿 폭 y=0.2㎛로 일정하게 하고, 잘라낸 깊이 x를 1㎛ 간격으로 0∼5㎛까지 변화시킨 경우의 시뮬레이션 결과이다.

또, 감자부는 전체적으로 대략 십자형의 감자부 형상을 갖고, 그 구형부의 1변은 10㎛이고, 이들 변 각각에 짧은 변이 5㎛인 볼록부를 갖고 이들의 볼록부에 단자부가 형성되어 있다.

슬릿을 1개 형성하여 2 분할로 한 홀 소자에서, 슬릿의 잘라낸 깊이 x가 2㎛인 경우는, 슬릿을 형성하지 않는(즉 x=0㎛) 구성의 홀 소자에 비교하여, 홀 기전력은 10% 정도 향상하는 한편, 전원 단자 간 전압은 슬릿을 형성하지 않는 구성의 홀 소자와 거의 차이가 없어진다. 슬릿의 잘라낸 깊이 x를 1㎛까지 좁히면, 단자 간 저항이 작아지는 것에 기인하여, 홀 기전력의 향상은 9% 정도로까지 저하한다.

슬릿을 2개 형성하여 3 분할로 한 홀 소자에서, 슬릿의 잘라낸 깊이 x가 5㎛ 인 경우는, 홀 기전력은 5% 정도, 슬릿의 잘라낸 깊이 x가 1㎛인 경우는, 홀 기전력은 12% 정도 향상하는 한편, 전원 단자 간 전압은 슬릿을 형성하지 않는 구성의 홀 소자와 거의 차이가 없어진다.

이들 결과로부터, 감자부 볼록부(및 이에 접속되는 단자부)를 슬릿에 의해 등분할하고, 또한 이 슬릿과 감자부의 볼록부와의 경계선의 길이 (2x+y)와, 슬릿으로 분할된 감자부의 볼록부의 구형부를 협지하여 서로 대향하는 부분끼리의 중점과, 슬릿으로 분할된 감자부의 볼록부의 구형부를 협지하여 서로 대향하는 다른 부분끼리의 중점과의 간격의 비를, 1/3 이상 3 이하가 되도록 설정함으로써, 홀 기전력이 향상하는 것이 이해되고, 이 비가 1이 되도록 슬릿의 형상을 선택한 경우에 가장 홀 기전력이 향상하고, 또한 전원 단자 간 전압이 낮아지는 것을 알 수 있다.

또, 본 비교예에서는 십자형 홀 소자를 예로 들었지만, 다른 형상을 갖는 홀 소자라도 마찬가지의 효과가 얻어진다고 생각된다.

〔실시예 2〕

도 16은 본 발명의 홀 소자에 가산 회로를 부가하는 구성의 자기 센서의 구성을 설명하기 위한 도면으로, 감자부 볼록부 및 단자부를 2 등분할한 구성의 홀 소자(80)의 전원 단자(81a, 81b, 82a, 82b)에 전류·전압원(85)을 접속하고, 홀 소자(80)에 발생하는 홀 전압을 홀 전압 출력 단자(83a, 83b, 84a, 84b)에 접속된 차동 증폭 회로(86a, 86b)를 통하여 추출하고, 이들 전압을 가산하기 위한 가산 회로(87)를 부가하는 구성으로 하고 있다.

이 구성의 홀 소자에서는, 차동 증폭 회로에 접속된 홀 전압 출력 단자쌍 사이에 발생하는 홀 기전력은 단자를 분할하기 전의 차동 증폭 회로 출력과 거의 같은 전압이 되기 때문에, 차동 증폭 회로(86a, 86b) 각각의 전압 출력을 가산 회로(87)에 입력으로 하여 가산 처리를 행하는 것이 가능해진다.

또, 상술한 실시예에서는 홀 소자의 감자부 볼록부 및 단자부를 2 분할하는 구성으로 했지만, 분할수는 이에 한정되는 것은 아니고 임의의 분할수 n(n은 2 이상의 자연수)이어도 된다.

이에 의해, 하나의 홀 소자로부터 홀 기전력을 약 n배, 그 신호 대 잡음비를 약 √n배로 하는 것이 가능하게 된다.

또한, 전원 단자와 홀 전압 출력 단자를 스위치 회로에 접속하고, 그 역할을 순차 바꾸어 가는 것에 의해, 종래와 같은 SCM에 의한 오프셋 보정도 가능하게 된다.

또한, 단자 간 거리가 짧아도 되기 때문에, 정전류 홀 소자의 경우의 구동 전압이 낮아지고, 전원 회로도 간단하여 소형화가 가능하게 된다.

〔실시예 3〕

상술한 구성의 본 발명의 자기 센서에 따르면, 홀 전압 출력 단자가 감자부 내의 전위 분포에 미치는 영향을 저감시키는 것이 가능하게 되지만, 분할한 전원 단자에 동일 전압을 인가하는 한, 전원 단자가 전위 분포에 미치는 영향을 완전히 제거하는 것은 곤란하다. 이 과제를 해결하기 위해서, 도 16에 도시한 자기 센서 회로에, 또한 분류 회로와 바이어스 조정 회로와 절대값 회로를 부가하는 것으로 하였다.

도 17은 본 발명의 홀 소자에 가산 회로, 분류 회로, 바이어스 조정 회로, 및 절대값 회로를 부가하는 구성의 자기 센서의 구성을 설명하기 위한 도면으로, 감자부 볼록부 및 단자부를 2등분할한 구성의 홀 소자 감자부(90)의 전원 단자(91a, 91b, 92a, 92b)에, 분류 회로(98a, 98b)를 통하여 전류·전압원(95)을 접속하고, 홀 소자(90)에 발생하는 홀 전압을 홀 전압 출력 단자(93a, 93b, 94a, 94b)에 접속된 차동 증폭 회로(96a, 96b)를 통하여 추출하고, 이들 전압을 가산하기 위한 가산 회로(97)를 부가하며, 가산 회로(97)에는 절대값 회로(99)가 접속되고, 절대값 회로(99)에는 바이어스 조정 회로(100)가 접속되는 구성으로 되어 있다.

이 회로에서는, 대향하는 홀 전압 출력 단자(93a, 93b, 94a, 94b)의 단자쌍 간에 발생하는 홀 전압차를 차동 증폭 회로(94a, 94b)에 의해 출력시키고, 이것을 가산 회로(97)에서 가산함으로써 얻어지는 홀 전압을 절대값 회로(99)에 입력하고, 그것을 바이어스 조정 회로(100)에 입력하고, 바이어스 조정 회로(100)의 출력을 또한 분류 회로(98a, 98b)에 입력시킨다.

분류 회로(98a, 98b)는 바이어스 조정 회로(100)의 제어 신호에 따라 홀 소자의 전원 단자(91a, 91b, 92a, 92b) 사이에 공급하는 전압차를 조정한다. 그리고, 분류 회로(98a, 98b), 절대값 회로(99), 및 바이어스 조정 회로(100)는 분할한 전원 단자(91a, 91b, 92a, 92b) 사이에 전위차를 공급하고, 그 전위를 홀 기전력의 절대값이 최대가 되도록 조정하는 기능을 포함하여, 자기 센서의 감도를 한층 향상시키는 것을 가능하게 한다.

〔실시예 4〕

본 발명의 홀 소자 및 이것을 이용한 자기 센서는, 본래, 소자를 형성하기 위한 재질에는 의존하지 않고, GaAs, Si, InAs, InSb 등의 여러가지 재질을 이용하여 제작하는 것이 가능하지만, Si 기판 위에 홀 소자 및 그 주변 회로를 제작하는 경우에는 미세 가공이 가능한 Si 프로세스가 적용 가능하게 되기 때문에, 소형으로 고성능의 Si 홀 소자가 얻어진다.

이하에, 본 발명의 홀 소자의 제조 방법을 설명한다.

본 발명의 홀 소자는 홀 소자의 단자부 및 이들 단자부에 접속되는 반도체층을 형성하기 위한 마스크 패턴을 변경함으로써 용이하게 제조가 가능하다.

도 18은 CMOS 디바이스에 인접하여 형성되는 것으로 한 본 발명의 홀 소자의 제조 프로세스의 일례를 설명하기 위한 도면이다.

p형 Si 기판 위에, CMOS 디바이스용 N웰 및 P웰을 형성하고, 이것에 인접하는 영역에, 홀 소자의 감자부를 형성한다(도 18(a)). 여기서, 감자부의 잘라낸 깊이 x와 슬릿의 폭 y는 이것에 적합한 마스크를 이용함으로써 용이하게 설정이 가능하다. 또, 감자부의 패터닝은 리소그래피와 에칭에 의해 행한다.

그 후, 기판의 일부를 마스크하고, 마스크로 피복되어 있지 않은 영역에 인(P)을 이온 주입하고, 홀 소자의 감자부와 기판과의 사이에 소자 분리 영역을 형성한다(도 18(b)). 또, 전원 단자부 및 홀 전압 출력 단자부의 패터닝은 리소그래피와 에칭에 의해 행한다.

이것에 계속해서, CMOS 디바이스의 임계치 조정 및 게이트 산화막 형성을 행한 후, 비소(As)를 이온 주입함으로써, CMOS 디바이스의 소스·드레인 영역 형성, 및 홀 소자의 전원 단자부 및 홀 전압 출력 단자부의 형성을 행한다(도 18(c)). 홀 소자의 전원 단자부 및 홀 전압 출력 단자부의 저항값은 이들 단자를 형성하는 영역 이외를 마스크하고, 마스크의 개구 부분으로부터만 소정의 도우즈량의 As를 주입함으로써 캐리어 농도가 제어되어 조정된다.

또, 각 단자에 형성되는 슬릿의 폭은 이 As의 이온 주입 후에 행하는 포스트어닐링 공정으로 확산하는 As의 확산 길이보다도 넓게 취하여, 슬릿에 의해 분할한 단자 간에서 서로 전기적인 단락이 발생하지 않도록 프로세스 조건이 설정된다.

이에 계속해서, 단자의 슬릿부에 절연층을 형성하게 되지만, 실리콘 산화막이나 고저항의 폴리실리콘을 슬릿부에만 성막함으로써 전기적으로 분리하거나 혹은 LOCOS나 트렌치 구조에 의해 분리하도록 해도 된다.

이와 같이 하여, p형 기판 위에 형성한 CMOS 디바이스와 n형의 Si 홀 소자가 얻어지게 되지만, 상술한 프로세스로 형성되는 CMOS 부분에 작동 증폭 회로, 가산 회로, 절대값 회로, 바이어스 조정 회로 등을 접속함으로써, 이미 설명한 본 발명의 자기 센서를 얻을 수 있다.

또, 본 실시예에서는, Si 기판 위에 홀 소자를 형성하는 경우를 예로서 설명하였지만, 사용 가능한 기판은 Si에 한정되는 것은 아니고, GaAs, InSb, InAs 등의 기판을 이용하여 홀 소자를 제조하는 것이 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면 홀 소자의 감자부 볼록부 및 단자부를 슬릿에 의해 등분할함으로써, 각 출력 단자쌍으로부터 얻어지는 홀 기전력을 향상시키는 것이 가능하게 된다.

또한, 본 발명의 홀 소자에 각 출력 단자쌍으로부터의 출력을 가산하는 가산 회로를 접속함으로써, 하나의 홀 소자로부터, 복수의 홀 소자로부터 얻어지는 출력과 동등한 홀 기전력을 얻는 것이 가능하게 된다.

이와 같이, 본 발명에 따르면, 자계 검출 감도가 높은 홀 소자, 및 오프셋 성능이 우수하고, 또한 낮은 구동 전압으로 높은 홀 기전력이 얻어지는 자기 센서를 제공하는 것이 가능하게 된다.

Claims

기판 위에, 구형(矩形)부와 그 각 변에 형성된 서로 대향하는 볼록부로 구성되는 십자형의 감자(感磁)부와, 해당 감자부의 대향하는 한쌍의 상기 볼록부 각각에 형성된 전류 또는 전압 입력용의 한쌍의 전원 단자부와, 상기 감자부의 대향하는 다른 한쌍의 상기 볼록부 각각에 형성된 홀 전압 출력용의 한쌍의 출력 단자부를 포함하고, 상기 전원 단자부와 상기 출력 단자부의 전부, 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿에 의해 분할되어 있고, 상기 슬릿의 각각에는 절연체의 분리층을 포함하는 것을 특징으로 하는 홀 소자.
제1항에 있어서,

상기 감자부와 상기 전원 단자부와 상기 출력 단자부로 구성되는 전체 형상이 그 중심에 대하여 4회 대칭성을 갖는 것을 특징으로 하는 홀 소자.
제1항에 있어서,

상기 전원 단자부와 상기 출력 단자부의 전부, 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿에 의해 등간격으로 분할되어 있는 것을 특징으로 하는 홀 소자.
제1항에 있어서,

상기 슬릿과 상기 감자부의 볼록부와의 경계선의 길이와, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 부분끼리의 중점과, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 다른 부분끼리의 중점과의 간격의 비가 1/3 이상 3 이하인 것을 특징으로 하는 홀 소자.
제1항에 있어서,

상기 기판은 반도체 기판인 것을 특징으로 하는 홀 소자.
기판 위에, 구형부와 그 각 변에 형성된 서로 대향하는 볼록부로 구성되는 십자형의 감자부와, 해당 감자부의 대향하는 한쌍의 상기 볼록부 각각에 형성된 전류 또는 전압 입력용의 한쌍의 전원 단자부와, 상기 감자부의 대향하는 다른 한쌍의 상기 볼록부 각각에 형성된 홀 전압 출력용의 한쌍의 출력 단자부를 포함하고, 상기 전원 단자부와 상기 출력 단자부의 전부, 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿에 의해 등간격으로 분할되어 있고, 상기 슬릿 각각에는 절연체의 분리층을 포함하는 홀 소자와, 차동 증폭 회로를 포함하는 가산 회로를 포함하고, 상기 가산 회로를 상기 홀 소자의 상기 출력 단자부에 접속하고, 상기 가산 회로를 이용한 가산 처리에 의해 출력 전압 및 신호 대 잡음비를 향상시킨 것을 특징으로 하는 자기 센서.
제6항에 있어서,

상기 감자부와 상기 전원 단자부와 상기 출력 단자부로 구성되는 전체 형상이 그 중심에 대하여 4회 대칭성을 갖는 것을 특징으로 하는 자기 센서.
제6항에 있어서,

상기 전원 단자부와 상기 출력 단자부의 전부, 및 상기 감자부의 각 볼록부의 일부가 각각의 대향 방향으로 연속하여 연장하는 슬릿에 의해 등간격으로 분할되어 있는 것을 특징으로 하는 자기 센서.
제6항에 있어서,

상기 슬릿과 상기 감자부의 볼록부와의 경계선의 길이와, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 부분끼리의 중점과, 상기 슬릿으로 분할된 상기 감자부의 볼록부의 상기 구형부를 협지하여 서로 대향하는 다른 부분끼리의 중점과의 간격의 비가 1/3 이상 3 이하인 것을 특징으로 하는 자기 센서.
제6항에 있어서,

상기 홀 소자의 상기 전원 단자부에 접속되는 분류 회로와, 상기 가산 회로에 접속되는 절대값 회로와, 해당 절대값 회로에 접속되는 바이어스 조정 회로를포함하고, 상기 분류 회로와 상기 절대값 회로와 상기 바이어스 조정 회로에 의해 홀 기전력이 최대가 되는 전위차를 상기 전원 단자부에 공급하는 것을 특징으로 하는 자기 센서.