JPH11183579A - ホール素子、及びホール素子を用いた検出装置 - Google Patents
ホール素子、及びホール素子を用いた検出装置Info
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- JPH11183579A JPH11183579A JP9347387A JP34738797A JPH11183579A JP H11183579 A JPH11183579 A JP H11183579A JP 9347387 A JP9347387 A JP 9347387A JP 34738797 A JP34738797 A JP 34738797A JP H11183579 A JPH11183579 A JP H11183579A
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Abstract
(57)【要約】
【課題】 オフセットを除去し、印加磁界０でも出力電
圧が０となるようなホール素子、及びホール素子を用い
た検出装置を提供する。 【解決手段】 ホール素子本体１は、外部からの信号を
入力する入力電極１１、１２と、印加される磁界により
発生するホール電圧を取り出すための電圧出力電極とを
有し、この電圧出力電極は片方が一つの電極２１からな
り、他方の電圧出力電極はオフセット除去回路に接続す
るための２つの電極２２a 、２２b からなる。２つの電
極２２a 、２２b に電圧出力端子Ｖ2a、Ｖ2bを介して可
変抵抗を接続すれば、オフセットを除去することができ
る。
圧が０となるようなホール素子、及びホール素子を用い
た検出装置を提供する。 【解決手段】 ホール素子本体１は、外部からの信号を
入力する入力電極１１、１２と、印加される磁界により
発生するホール電圧を取り出すための電圧出力電極とを
有し、この電圧出力電極は片方が一つの電極２１からな
り、他方の電圧出力電極はオフセット除去回路に接続す
るための２つの電極２２a 、２２b からなる。２つの電
極２２a 、２２b に電圧出力端子Ｖ2a、Ｖ2bを介して可
変抵抗を接続すれば、オフセットを除去することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、被測定電流を一度
磁気に変換しその磁界強度を測定し、電力や電力量を測
定する電気量測定装置等に使用するホール素子、及びホ
ール素子を用いた検出装置に関する。
磁気に変換しその磁界強度を測定し、電力や電力量を測
定する電気量測定装置等に使用するホール素子、及びホ
ール素子を用いた検出装置に関する。
【０００２】
【従来の技術】従来のホール素子を図１２に、またその
等価回路を図１３に示す。これらの図において、１はホ
ール素子本体、１１、１２はホール素子に電流を印加す
る電流入力電極、Ｉ1 、Ｉ2 は電流入力端子で、電流入
力電極１１、１２には、電流入力端子Ｉ1 、Ｉ2 を通じ
て外部から電圧が印加される。２１、２２は電圧出力電
極、Ｖ1 、Ｖ2 は電圧出力端子で、電圧出力端子Ｖ1 、
Ｖ2 から、Ｉ1 −Ｉ2 端子への印加電流、素子への印加
磁界Ｂに応じた電圧を出力している。具体的に電力セン
サとして使用する場合には電流入力端子Ｉ1 、Ｉ2 には
被測定系の電圧に正比例した電圧を印加し、被測定系の
電流に正比例した磁界Ｂを紙面の垂直方向に素子全体に
印加することにより電力に正比例した電圧をＶ1 −Ｖ2
端子から得ることができる。
等価回路を図１３に示す。これらの図において、１はホ
ール素子本体、１１、１２はホール素子に電流を印加す
る電流入力電極、Ｉ1 、Ｉ2 は電流入力端子で、電流入
力電極１１、１２には、電流入力端子Ｉ1 、Ｉ2 を通じ
て外部から電圧が印加される。２１、２２は電圧出力電
極、Ｖ1 、Ｖ2 は電圧出力端子で、電圧出力端子Ｖ1 、
Ｖ2 から、Ｉ1 −Ｉ2 端子への印加電流、素子への印加
磁界Ｂに応じた電圧を出力している。具体的に電力セン
サとして使用する場合には電流入力端子Ｉ1 、Ｉ2 には
被測定系の電圧に正比例した電圧を印加し、被測定系の
電流に正比例した磁界Ｂを紙面の垂直方向に素子全体に
印加することにより電力に正比例した電圧をＶ1 −Ｖ2
端子から得ることができる。
【０００３】図１３の等価回路において抵抗Ｒａ、Ｒ
ｂ、Ｒｃ、Ｒｄはブリッジ回路をなしており、印加され
る磁界Ｂに応じ各抵抗値が変化しＶ1 −Ｖ2 端子に、電
力に比例した電圧を出力する。ただし、実際には図中に
示すようにＲｋなる微量な抵抗成分をもっており磁界Ｂ
が印加されない状態でもＶ1 −Ｖ2 端子間に電圧を出力
してしまう。これをオフセットと呼ぶがこのオフセット
があると正確な測定が行えないという欠点があった。
ｂ、Ｒｃ、Ｒｄはブリッジ回路をなしており、印加され
る磁界Ｂに応じ各抵抗値が変化しＶ1 −Ｖ2 端子に、電
力に比例した電圧を出力する。ただし、実際には図中に
示すようにＲｋなる微量な抵抗成分をもっており磁界Ｂ
が印加されない状態でもＶ1 −Ｖ2 端子間に電圧を出力
してしまう。これをオフセットと呼ぶがこのオフセット
があると正確な測定が行えないという欠点があった。
【０００４】このオフセットの抵抗分Ｒｋは半導体を製
造する際のマスクずれ等のため、電圧出力電極２１、２
２の位置を完全に対称な位置に作れないことや、半導体
のキャリア濃度が一定にできないことが原因となってい
る。現状の技術ではこの抵抗分Ｒｋの成分を０にするこ
とは非常に困難である。
造する際のマスクずれ等のため、電圧出力電極２１、２
２の位置を完全に対称な位置に作れないことや、半導体
のキャリア濃度が一定にできないことが原因となってい
る。現状の技術ではこの抵抗分Ｒｋの成分を０にするこ
とは非常に困難である。
【０００５】
【発明が解決しようとする課題】従来例ではホール素子
にオフセットがあるため正確な測定が行えないという欠
点があった。即ち、磁界が０の時でもＶ1 −Ｖ2 端子間
に０でない電圧が出力されてしまう。従って、磁界測定
時、電流測定時、電力測定時においても正確に測定する
ことができない。
にオフセットがあるため正確な測定が行えないという欠
点があった。即ち、磁界が０の時でもＶ1 −Ｖ2 端子間
に０でない電圧が出力されてしまう。従って、磁界測定
時、電流測定時、電力測定時においても正確に測定する
ことができない。
【０００６】本発明は、このような問題点に鑑み為され
たもので、オフセットを除去し、印加磁界０でも出力電
圧が０となるようなホール素子、及びホール素子を用い
た検出装置を提供することを目的とする。
たもので、オフセットを除去し、印加磁界０でも出力電
圧が０となるようなホール素子、及びホール素子を用い
た検出装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の本発明
に係るホール素子は、外部からの信号を入力する入力電
極と、印加される磁界により発生するホール電圧を取り
出すための電圧出力電極とを有し、この電圧出力電極は
片方が一つの電極からなり、他方の電圧出力電極はオフ
セット除去回路に接続するための複数の電極からなるこ
とを特徴とする。
に係るホール素子は、外部からの信号を入力する入力電
極と、印加される磁界により発生するホール電圧を取り
出すための電圧出力電極とを有し、この電圧出力電極は
片方が一つの電極からなり、他方の電圧出力電極はオフ
セット除去回路に接続するための複数の電極からなるこ
とを特徴とする。
【０００８】このような構成のホール素子において、オ
フセット除去回路に接続するための複数の電極に可変抵
抗等のオフセット除去回路を接続すれば、オフセットを
除去することができる。
フセット除去回路に接続するための複数の電極に可変抵
抗等のオフセット除去回路を接続すれば、オフセットを
除去することができる。
【０００９】請求項２に記載の本発明に係るホール素子
は、外部からの信号を入力する入力電極と、印加される
磁界により発生するホール電圧を取り出すための電圧出
力電極とを有し、この電圧出力電極は片方が複数の電極
からなり、他方の電圧出力電極は前記複数の電極と対称
位置に設けられた、オフセット除去回路に接続するため
の複数の電極からなることを特徴とする。
は、外部からの信号を入力する入力電極と、印加される
磁界により発生するホール電圧を取り出すための電圧出
力電極とを有し、この電圧出力電極は片方が複数の電極
からなり、他方の電圧出力電極は前記複数の電極と対称
位置に設けられた、オフセット除去回路に接続するため
の複数の電極からなることを特徴とする。
【００１０】このような構成のホール素子においても、
オフセット除去回路に接続するための複数の電極に可変
抵抗等のオフセット除去回路を接続すれば、オフセット
を除去することができる。また電圧出力電極を構成する
複数の電極が対称に設けられているので、更に回路の対
称性が増し安定した出力電圧を得ることができる。
オフセット除去回路に接続するための複数の電極に可変
抵抗等のオフセット除去回路を接続すれば、オフセット
を除去することができる。また電圧出力電極を構成する
複数の電極が対称に設けられているので、更に回路の対
称性が増し安定した出力電圧を得ることができる。
【００１１】請求項３に記載の本発明に係るホール素子
は、請求項１または請求項２に記載のホール素子を４
つ、それぞれ方向を異ならせて配置し、これら４つのホ
ール素子の対応する電極同士を接続したことを特徴とす
る。
は、請求項１または請求項２に記載のホール素子を４
つ、それぞれ方向を異ならせて配置し、これら４つのホ
ール素子の対応する電極同士を接続したことを特徴とす
る。
【００１２】このようこのような構成とすることによ
り、マスクずれ等を打ち消しあい、オフセットを軽減す
ることができる。請求項４に記載の本発明に係るホール
素子は、請求項１乃至請求項３のいずれかに記載のホー
ル素子を、半導体活性層とサブストレートとの間に絶縁
層を設けた半導体基板により形成したことを特徴とす
る。
り、マスクずれ等を打ち消しあい、オフセットを軽減す
ることができる。請求項４に記載の本発明に係るホール
素子は、請求項１乃至請求項３のいずれかに記載のホー
ル素子を、半導体活性層とサブストレートとの間に絶縁
層を設けた半導体基板により形成したことを特徴とす
る。
【００１３】このように、ホール素子を、ＳＯＩ基板を
使用して製作することにより、サブストレートからの空
乏層の影響を除去または軽減することができる。請求項
５に記載の本発明に係るホール素子は、請求項１乃至請
求項４のいずれかに記載のホール素子の半導体活性層と
分離層との間に絶縁体を設けたことを特徴とする。
使用して製作することにより、サブストレートからの空
乏層の影響を除去または軽減することができる。請求項
５に記載の本発明に係るホール素子は、請求項１乃至請
求項４のいずれかに記載のホール素子の半導体活性層と
分離層との間に絶縁体を設けたことを特徴とする。
【００１４】このように、ホール素子の素子外周を絶縁
体により絶縁することにより外周からの空乏層の伸びを
抑えることができ、高精度の測定を行うことができる。
請求項６に記載の本発明に係る検出装置は、請求項１乃
至請求項５のいずれかに記載のホール素子の他方の電圧
出力電極における複数の電極間にオフセットを除去する
ための可変抵抗を接続したことを特徴とする。
体により絶縁することにより外周からの空乏層の伸びを
抑えることができ、高精度の測定を行うことができる。
請求項６に記載の本発明に係る検出装置は、請求項１乃
至請求項５のいずれかに記載のホール素子の他方の電圧
出力電極における複数の電極間にオフセットを除去する
ための可変抵抗を接続したことを特徴とする。
【００１５】このような構成とすることにより、可変抵
抗の抵抗値を調整して、オフセットを除去することがで
きる。請求項７に記載の本発明は、請求項６に記載の検
出装置において、ホール素子のオフセットを検出する検
出手段を設け、この検出手段の検出結果を用いて可変抵
抗の抵抗値を自動制御することによりオフセットを除去
することを特徴とする。このような構成とすることによ
り、可変抵抗の抵抗値が自動的に調整されるので、自動
的にオフセットを除去することができる。
抗の抵抗値を調整して、オフセットを除去することがで
きる。請求項７に記載の本発明は、請求項６に記載の検
出装置において、ホール素子のオフセットを検出する検
出手段を設け、この検出手段の検出結果を用いて可変抵
抗の抵抗値を自動制御することによりオフセットを除去
することを特徴とする。このような構成とすることによ
り、可変抵抗の抵抗値が自動的に調整されるので、自動
的にオフセットを除去することができる。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について詳細に説明する、なお、以下の図面に
おいて、同符号は同一部分又は対応部分を示す。
実施形態について詳細に説明する、なお、以下の図面に
おいて、同符号は同一部分又は対応部分を示す。
【００１７】（第１の実施形態）本発明に係るホール素
子を用いた検出装置の第１の実施形態について説明す
る。
子を用いた検出装置の第１の実施形態について説明す
る。
【００１８】図１に第１の実施形態の主要部の構成を、
また図２に第１の実施形態の等価回路を示す。これらの
図において、１はホール素子本体、１１、１２はホール
素子に電流を印加する電流入力電極、Ｉ1 、Ｉ2 は電流
入力端子で、電流入力電極１１、１２には、電流入力端
子Ｉ1 、Ｉ2 を通じて外部から電圧が印加される。
また図２に第１の実施形態の等価回路を示す。これらの
図において、１はホール素子本体、１１、１２はホール
素子に電流を印加する電流入力電極、Ｉ1 、Ｉ2 は電流
入力端子で、電流入力電極１１、１２には、電流入力端
子Ｉ1 、Ｉ2 を通じて外部から電圧が印加される。
【００１９】２１、２２a 、２２b は電圧出力電極、Ｖ
1 、Ｖ2a、Ｖ2bは電圧出力端子で、ホール電圧を取り出
すことを目的としている。ホール素子上の電圧出力電極
２２a 、２２b の位置は、図示するように反対側の電圧
出力電極２１を挟むような配置となっている。
1 、Ｖ2a、Ｖ2bは電圧出力端子で、ホール電圧を取り出
すことを目的としている。ホール素子上の電圧出力電極
２２a 、２２b の位置は、図示するように反対側の電圧
出力電極２１を挟むような配置となっている。
【００２０】具体的に電力センサとして使用する場合に
は電流入力端子Ｉ1 、Ｉ2 には被測定系の電圧に正比例
した電圧を印加し、被測定系の電流に正比例した磁界Ｂ
を紙面の垂直方向に素子全体に印加することにより電力
に相関した電圧を電圧出力端子Ｖ1 、Ｖ2a、Ｖ2b端子か
ら得ることができる。
は電流入力端子Ｉ1 、Ｉ2 には被測定系の電圧に正比例
した電圧を印加し、被測定系の電流に正比例した磁界Ｂ
を紙面の垂直方向に素子全体に印加することにより電力
に相関した電圧を電圧出力端子Ｖ1 、Ｖ2a、Ｖ2b端子か
ら得ることができる。
【００２１】ところで、この等価回路を示す図２におい
て、Ｒａ、Ｒｂ、Ｒｃ、Ｒｄはブリッジ回路をなしてお
り、印加される磁界Ｂに応じ各抵抗値が変化する。一方
オフセットの原因となるＲｋなる微量な抵抗成分をもっ
ており磁界Ｂが印加されない状態でも０でない電圧を出
力してしまう。
て、Ｒａ、Ｒｂ、Ｒｃ、Ｒｄはブリッジ回路をなしてお
り、印加される磁界Ｂに応じ各抵抗値が変化する。一方
オフセットの原因となるＲｋなる微量な抵抗成分をもっ
ており磁界Ｂが印加されない状態でも０でない電圧を出
力してしまう。
【００２２】そこで、この実施形態においては、第２の
電圧端子側に２つの電極２２a 、２２b 及び電圧端子Ｖ
2a、Ｖ2bを持っており、その２端子Ｖ2a−Ｖ2b間の抵抗
値はＲｍである。図２に示すように、ホール素子の外部
に可変抵抗器ＶR1を設けそのＶR1のワイパーの部分を新
たに電圧出力端子Ｖ2Rとする。磁界を印加しない時に２
端子Ｖ1 −Ｖ2R間に出力される電圧が０になるよう可変
抵抗器ＶR1のワイパー位置の調整を行うとオフセット電
圧はなくなり正確な測定を行うことができる。
電圧端子側に２つの電極２２a 、２２b 及び電圧端子Ｖ
2a、Ｖ2bを持っており、その２端子Ｖ2a−Ｖ2b間の抵抗
値はＲｍである。図２に示すように、ホール素子の外部
に可変抵抗器ＶR1を設けそのＶR1のワイパーの部分を新
たに電圧出力端子Ｖ2Rとする。磁界を印加しない時に２
端子Ｖ1 −Ｖ2R間に出力される電圧が０になるよう可変
抵抗器ＶR1のワイパー位置の調整を行うとオフセット電
圧はなくなり正確な測定を行うことができる。
【００２３】（第２の実施形態）本発明に係るホール素
子を用いた検出装置の第２の実施形態について説明す
る。
子を用いた検出装置の第２の実施形態について説明す
る。
【００２４】図３に第２の実施形態の主要部の構成を、
また図４に第２の実施形態の等価回路を示す。第１の実
施形態においては、一方の電圧端子側に２つの２つの電
圧出力電極２２a 、２２b 及び電圧端子Ｖ2a、Ｖ2bを配
置したが、この第２の実施形態においては、両側にそれ
ぞれ２つの電圧出力電極２１a 、２１b 及び２２a 、２
２b と、２つの電圧出力端子Ｖ1a、Ｖ1b及びＶ2a、Ｖ2b
を有していることを特徴としている。
また図４に第２の実施形態の等価回路を示す。第１の実
施形態においては、一方の電圧端子側に２つの２つの電
圧出力電極２２a 、２２b 及び電圧端子Ｖ2a、Ｖ2bを配
置したが、この第２の実施形態においては、両側にそれ
ぞれ２つの電圧出力電極２１a 、２１b 及び２２a 、２
２b と、２つの電圧出力端子Ｖ1a、Ｖ1b及びＶ2a、Ｖ2b
を有していることを特徴としている。
【００２５】即ち、第１の電圧端子側にも２つの電圧出
力電極２１a 、２１b 及び２つの電圧出力端子Ｖ1a、Ｖ
1bを持っており、図４に示すようにその２端子Ｖ1a−Ｖ
1b間の抵抗値はＲｎである。図４に示すごとくホール素
子の外部に抵抗器Ｒ1 、Ｒ2を設け、その中点を新たな
電圧出力端子Ｖ1Rとしている。オフセット電圧除去は第
１の実施形態の場合と同じように、可変抵抗器ＶR1のワ
イパー位置の調整により行うが、このように左右対称に
電圧出力電極を設けることにより、第１の実施形態の場
合より更に回路の対称性が増し安定した出力電圧を得る
ことができる。
力電極２１a 、２１b 及び２つの電圧出力端子Ｖ1a、Ｖ
1bを持っており、図４に示すようにその２端子Ｖ1a−Ｖ
1b間の抵抗値はＲｎである。図４に示すごとくホール素
子の外部に抵抗器Ｒ1 、Ｒ2を設け、その中点を新たな
電圧出力端子Ｖ1Rとしている。オフセット電圧除去は第
１の実施形態の場合と同じように、可変抵抗器ＶR1のワ
イパー位置の調整により行うが、このように左右対称に
電圧出力電極を設けることにより、第１の実施形態の場
合より更に回路の対称性が増し安定した出力電圧を得る
ことができる。
【００２６】（第３の実施形態）次に、本発明に係るホ
ール素子を用いた検出装置の第３の実施形態について説
明する。上記第１及び第２の実施形態においては、一方
の側の電圧出力電極及び電圧出力端子、または両側の電
圧出力電極及び電圧出力端子を、２つの電圧出力電極及
び電圧端子で構成したが、この第３の実施形態は、一方
の側の電圧出力電極及び電圧出力端子、または両側の電
圧出力電極及び電圧出力端子を、３つ以上の電圧出力電
極及び電圧端子で構成したものである。
ール素子を用いた検出装置の第３の実施形態について説
明する。上記第１及び第２の実施形態においては、一方
の側の電圧出力電極及び電圧出力端子、または両側の電
圧出力電極及び電圧出力端子を、２つの電圧出力電極及
び電圧端子で構成したが、この第３の実施形態は、一方
の側の電圧出力電極及び電圧出力端子、または両側の電
圧出力電極及び電圧出力端子を、３つ以上の電圧出力電
極及び電圧端子で構成したものである。
【００２７】両側の電圧出力電極及び電圧出力端子を、
３つの電圧出力電極及び電圧端子で構成した場合の、第
３の実施形態の主要部の構成を図５に、また第３の実施
形態の等価回路を図６に示す。これらの図に示すよう
に、ホール素子は、第１の電圧端子側に３つの電圧出力
電極２１a 、２１b 、２１c 及び３つの電圧出力端子Ｖ
1a、Ｖ1b、Ｖ1cを、第２の電圧端子側に３つの電圧出力
電極２２a 、２２b 、２２c 及び３つの電圧出力端子Ｖ
2a、Ｖ2b、Ｖ2cを持っている。
３つの電圧出力電極及び電圧端子で構成した場合の、第
３の実施形態の主要部の構成を図５に、また第３の実施
形態の等価回路を図６に示す。これらの図に示すよう
に、ホール素子は、第１の電圧端子側に３つの電圧出力
電極２１a 、２１b 、２１c 及び３つの電圧出力端子Ｖ
1a、Ｖ1b、Ｖ1cを、第２の電圧端子側に３つの電圧出力
電極２２a 、２２b 、２２c 及び３つの電圧出力端子Ｖ
2a、Ｖ2b、Ｖ2cを持っている。
【００２８】そして、ホール素子の外部において、第１
の電圧端子側の電圧端子Ｖ1a、Ｖ1b、Ｖ1cに抵抗器Ｒ
1 、Ｒ2 、Ｒ3 の一端をそれぞれ接続し、これらの抵抗
器Ｒ1、Ｒ2 、Ｒ3 の他端を電圧出力端子Ｖ1Rとする。
そして、第２の電圧端子側の電圧端子Ｖ2a、Ｖ2b、Ｖ2c
に可変抵抗器ＶR1、ＶR2、ＶR3の一端をそれぞれ接続
し、これらの可変抵抗器ＶR1、ＶR2、ＶR3の他端を電圧
出力端子Ｖ2Rとし、オフセット電圧除去はこれらの可変
抵抗器ＶR1、ＶR2、ＶR3の抵抗値の調整により行う。
の電圧端子側の電圧端子Ｖ1a、Ｖ1b、Ｖ1cに抵抗器Ｒ
1 、Ｒ2 、Ｒ3 の一端をそれぞれ接続し、これらの抵抗
器Ｒ1、Ｒ2 、Ｒ3 の他端を電圧出力端子Ｖ1Rとする。
そして、第２の電圧端子側の電圧端子Ｖ2a、Ｖ2b、Ｖ2c
に可変抵抗器ＶR1、ＶR2、ＶR3の一端をそれぞれ接続
し、これらの可変抵抗器ＶR1、ＶR2、ＶR3の他端を電圧
出力端子Ｖ2Rとし、オフセット電圧除去はこれらの可変
抵抗器ＶR1、ＶR2、ＶR3の抵抗値の調整により行う。
【００２９】このように、一方の側の電圧出力端子、ま
たは両側の電圧出力端子を、３つ以上の電圧端子で構成
したものにおいても、オフセット電圧の除去を行うこと
ができる。
たは両側の電圧出力端子を、３つ以上の電圧端子で構成
したものにおいても、オフセット電圧の除去を行うこと
ができる。
【００３０】（第４の実施形態）次に、本発明に係るホ
ール素子を用いた検出装置の第４の実施形態について説
明する。
ール素子を用いた検出装置の第４の実施形態について説
明する。
【００３１】この実施形態は、第１、第２、または第３
の実施形態における図１、図３、または図５に示すホー
ル素子の向きを電流の流れる方向が放射状に、かつ中心
点に対して対称に配置し、対応する電極同士を接続した
ものである（オルソゴナル接続と呼ぶ）。
の実施形態における図１、図３、または図５に示すホー
ル素子の向きを電流の流れる方向が放射状に、かつ中心
点に対して対称に配置し、対応する電極同士を接続した
ものである（オルソゴナル接続と呼ぶ）。
【００３２】図３に示すホール素子をこのように配置し
た場合の例を図７に示す。このように配置することによ
り、向かい合うホール素子同士が、主にマスクずれ等を
打ち消しあい、オフセットを軽減することができる。
た場合の例を図７に示す。このように配置することによ
り、向かい合うホール素子同士が、主にマスクずれ等を
打ち消しあい、オフセットを軽減することができる。
【００３３】（第５の実施形態）次に、本発明に係るホ
ール素子を用いた検出装置の第５の実施形態について説
明する。この実施形態は、第１、第２、または第３の実
施形態における図１、図３、または図５に示すホール素
子の向きを９０°ずつ異ならせたものをまんじ状に配置
し、対応する電極同士を接続したものである。このよう
に配置した場合の、配置の概要を図８に示す。このよう
に配置することによっても、マスクずれ等を打ち消しあ
い、オフセットを軽減することができる。
ール素子を用いた検出装置の第５の実施形態について説
明する。この実施形態は、第１、第２、または第３の実
施形態における図１、図３、または図５に示すホール素
子の向きを９０°ずつ異ならせたものをまんじ状に配置
し、対応する電極同士を接続したものである。このよう
に配置した場合の、配置の概要を図８に示す。このよう
に配置することによっても、マスクずれ等を打ち消しあ
い、オフセットを軽減することができる。
【００３４】（第６の実施形態）次に、本発明に係るホ
ール素子を用いた検出装置の第６の実施形態について説
明する。この実施形態は、第１、第２、または第３の実
施形態における図１、図３、または図５に示すホール素
子の向きを９０°ずつ異ならせたものを、逆Ｌ字状にな
るように、順次並べて配置し、対応する電極同士を接続
したものである。このように配置した場合の、配置の概
要を図９に示す。
ール素子を用いた検出装置の第６の実施形態について説
明する。この実施形態は、第１、第２、または第３の実
施形態における図１、図３、または図５に示すホール素
子の向きを９０°ずつ異ならせたものを、逆Ｌ字状にな
るように、順次並べて配置し、対応する電極同士を接続
したものである。このように配置した場合の、配置の概
要を図９に示す。
【００３５】このように配置することによっても、マス
クずれ等を打ち消しあい、オフセットを軽減することが
できる。また、この場合、図９に破線で示すスペースＳ
に、他の回路を配置することができる。
クずれ等を打ち消しあい、オフセットを軽減することが
できる。また、この場合、図９に破線で示すスペースＳ
に、他の回路を配置することができる。
【００３６】（第７の実施形態）次に、本発明に係るホ
ール素子を用いた検出装置の第７の実施形態について説
明する。
ール素子を用いた検出装置の第７の実施形態について説
明する。
【００３７】この実施形態は、上記各実施形態における
ホール素子をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）基板を使用して製作し、また、ホール素子
の素子外周をトレンチにて絶縁したものである。
ホール素子をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）基板を使用して製作し、また、ホール素子
の素子外周をトレンチにて絶縁したものである。
【００３８】図１に示すホール素子を、ＳＯＩ基板を使
用して製作し、また、ホール素子の素子外周を絶縁膜
（トレンチ）にて絶縁した場合の構成を図１０に示す。
同図（ａ）は平面図、同図（ｂ）はそのＸ−Ｘ断面図で
ある。
用して製作し、また、ホール素子の素子外周を絶縁膜
（トレンチ）にて絶縁した場合の構成を図１０に示す。
同図（ａ）は平面図、同図（ｂ）はそのＸ−Ｘ断面図で
ある。
【００３９】図１０に示すように、サブストレート１０
１の上に絶縁酸化膜層１０２を形成し、その上にホール
素子の半導体活性層１０３を形成したＳＯＩ基板として
いる。また、半導体活性層１０３と分離層１０４間に絶
縁膜（トレンチ）１０５を設けている。
１の上に絶縁酸化膜層１０２を形成し、その上にホール
素子の半導体活性層１０３を形成したＳＯＩ基板として
いる。また、半導体活性層１０３と分離層１０４間に絶
縁膜（トレンチ）１０５を設けている。
【００４０】このように、ホール素子を、ＳＯＩ基板を
使用して製作すると、サブストレート１０１からの空乏
層の影響を除去または軽減することができる。即ち、端
子間に電位差を与えた場合、サブストレート１０１から
の電位勾配の影響を受けず、高精度の測定を行うことが
できる。
使用して製作すると、サブストレート１０１からの空乏
層の影響を除去または軽減することができる。即ち、端
子間に電位差を与えた場合、サブストレート１０１から
の電位勾配の影響を受けず、高精度の測定を行うことが
できる。
【００４１】また、ホール素子の素子外周を絶縁膜（ト
レンチ）１０５にて絶縁することにより外周からの空乏
層の伸びを抑えることができ、高精度の測定を行うこと
ができる。
レンチ）１０５にて絶縁することにより外周からの空乏
層の伸びを抑えることができ、高精度の測定を行うこと
ができる。
【００４２】（第８の実施形態）次に、本発明に係るホ
ール素子を用いた検出装置の第８の実施形態について説
明する。
ール素子を用いた検出装置の第８の実施形態について説
明する。
【００４３】この実施形態は、上記各実施形態における
一方の電圧出力端子側に、ホール素子のオフセットを検
出する検出回路を持つ能動回路を接続し、この能動回路
による随時のフィードバックにより自動制御にてオフセ
ットを除去するように構成したものである。
一方の電圧出力端子側に、ホール素子のオフセットを検
出する検出回路を持つ能動回路を接続し、この能動回路
による随時のフィードバックにより自動制御にてオフセ
ットを除去するように構成したものである。
【００４４】この実施形態の構成を図１１に示す。同図
において、ＬＲは電圧端子Ｖ2a、Ｖ2b間に接続されたラ
ダー抵抗、ＳＷはラダー抵抗ＬＲの各抵抗素子ＬＲ1 、
ＬＲ2 、ＬＲ3 、…間の接続点に一端が接続され、他端
が電圧出力端子Ｖ2Rにそれぞれ接続されたスイッチＳＷ
1 、ＳＷ2 、ＳＷ3 …からなるスイッチ群である。ま
た、ＣＣは電圧出力端子Ｖ1R、Ｖ2R間のオフセットを随
時検出し、オフセットが０となるようにスイッチ群ＳＷ
のスイッチＳＷ1 、ＳＷ2 、ＳＷ3 …を切替える制御を
行うオフセット検出・制御回路である。
において、ＬＲは電圧端子Ｖ2a、Ｖ2b間に接続されたラ
ダー抵抗、ＳＷはラダー抵抗ＬＲの各抵抗素子ＬＲ1 、
ＬＲ2 、ＬＲ3 、…間の接続点に一端が接続され、他端
が電圧出力端子Ｖ2Rにそれぞれ接続されたスイッチＳＷ
1 、ＳＷ2 、ＳＷ3 …からなるスイッチ群である。ま
た、ＣＣは電圧出力端子Ｖ1R、Ｖ2R間のオフセットを随
時検出し、オフセットが０となるようにスイッチ群ＳＷ
のスイッチＳＷ1 、ＳＷ2 、ＳＷ3 …を切替える制御を
行うオフセット検出・制御回路である。
【００４５】このオフセット検出・制御回路ＣＣによ
り、オフセットを随時検出し、オフセットが０となるよ
うに、スイッチ群ＳＷのスイッチＳＷ1 、ＳＷ2 、ＳＷ
3 …を切替えていずれかのスイッチをオンとするように
制御を行い、ラダー抵抗ＬＲの抵抗値を自動的に調整す
ることにより、自動制御によるオフセット除去を行うこ
とができる。
り、オフセットを随時検出し、オフセットが０となるよ
うに、スイッチ群ＳＷのスイッチＳＷ1 、ＳＷ2 、ＳＷ
3 …を切替えていずれかのスイッチをオンとするように
制御を行い、ラダー抵抗ＬＲの抵抗値を自動的に調整す
ることにより、自動制御によるオフセット除去を行うこ
とができる。
【００４６】
【発明の効果】このように、本発明のホール素子によれ
ば、電圧出力電極及び電圧出力端子を複数に分割したこ
とにより、外部回路を用いてオフセットを除去すること
ができ、高精度の測定を行うことができる。
ば、電圧出力電極及び電圧出力端子を複数に分割したこ
とにより、外部回路を用いてオフセットを除去すること
ができ、高精度の測定を行うことができる。
【図１】 本発明に係るホール素子を用いた検出装置の
第１の実施形態の主要部の構成を示す平面図。
第１の実施形態の主要部の構成を示す平面図。
【図２】 第１の実施形態の等価回路を示す図。
【図３】 本発明に係るホール素子を用いた検出装置の
第２の実施形態の主要部の構成を示す平面図。
第２の実施形態の主要部の構成を示す平面図。
【図４】 第２の実施形態の等価回路を示す図。
【図５】 本発明に係るホール素子を用いた検出装置の
第３の実施形態の主要部の構成を示す平面図。
第３の実施形態の主要部の構成を示す平面図。
【図６】 第３の実施形態の等価回路を示す図。
【図７】 本発明に係るホール素子を用いた検出装置の
第４の実施形態におけるホール素子の配置を示す平面
図。
第４の実施形態におけるホール素子の配置を示す平面
図。
【図８】 本発明に係るホール素子を用いた検出装置の
第５の実施形態におけるホール素子の配置の概要を示す
図。
第５の実施形態におけるホール素子の配置の概要を示す
図。
【図９】 本発明に係るホール素子を用いた検出装置の
第６の実施形態におけるホール素子の配置の概要を示す
図。
第６の実施形態におけるホール素子の配置の概要を示す
図。
【図１０】 本発明に係るホール素子を用いた検出装置
の第７の実施形態におけるホール素子の構成を示す平面
図及び断面図。
の第７の実施形態におけるホール素子の構成を示す平面
図及び断面図。
【図１１】 本発明に係るホール素子を用いた検出装置
の第８の実施形態の構成を示す回路図。
の第８の実施形態の構成を示す回路図。
【図１２】 従来のホール素子の構成を示す平面図。
【図１３】 従来のホール素子の等価回路を示す図。
１…ホール素子本体 １１、１２…電流入力電極 Ｉ1 、Ｉ2 …電流入力端子 ２１、２１a 、２１b 、２１c 、２２、２２a 、２２
b 、２２c …電圧出力電極 Ｖ1 、Ｖ1a、Ｖ1b、Ｖ1c、Ｖ2 、Ｖ2a、Ｖ2b、Ｖ2c…電
圧出力端子 Ｂ…印加磁界 Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ…抵抗 Ｒｋ…オフセットの抵抗分 ＶR1、ＶR2、ＶR3…可変抵抗器 Ｓ…スペース １０１…サブストレート １０２…絶縁酸化膜層 １０３…半導体活性層 １０４…分離層 １０５…絶縁膜（トレンチ） ＬＲ…ラダー抵抗 ＬＲ1 、ＬＲ2 、ＬＲ3 、… …抵抗素子 ＳＷ…スイッチ群 ＳＷ1 、ＳＷ2 、ＳＷ3 … …スイッチ ＣＣ…オフセット検出・制御回路
b 、２２c …電圧出力電極 Ｖ1 、Ｖ1a、Ｖ1b、Ｖ1c、Ｖ2 、Ｖ2a、Ｖ2b、Ｖ2c…電
圧出力端子 Ｂ…印加磁界 Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ…抵抗 Ｒｋ…オフセットの抵抗分 ＶR1、ＶR2、ＶR3…可変抵抗器 Ｓ…スペース １０１…サブストレート １０２…絶縁酸化膜層 １０３…半導体活性層 １０４…分離層 １０５…絶縁膜（トレンチ） ＬＲ…ラダー抵抗 ＬＲ1 、ＬＲ2 、ＬＲ3 、… …抵抗素子 ＳＷ…スイッチ群 ＳＷ1 、ＳＷ2 、ＳＷ3 … …スイッチ ＣＣ…オフセット検出・制御回路
Claims (7)
- 【請求項１】外部からの信号を入力する入力電極と、印
加される磁界により発生するホール電圧を取り出すため
の電圧出力電極とを有し、この電圧出力電極は片方が一
つの電極からなり、他方の電圧出力電極はオフセット除
去回路に接続するための複数の電極からなることを特徴
とするホール素子。 - 【請求項２】外部からの信号を入力する入力電極と、印
加される磁界により発生するホール電圧を取り出すため
の電圧出力電極とを有し、この電圧出力電極は片方が複
数の電極からなり、他方の電圧出力電極は前記複数の電
極と対称位置に設けられた、オフセット除去回路に接続
するための複数の電極からなることを特徴とするホール
素子。 - 【請求項３】請求項１または請求項２に記載のホール素
子を４つ、それぞれ方向を異ならせて配置し、これら４
つのホール素子の対応する電極同士を接続したことを特
徴とするホール素子。 - 【請求項４】請求項１乃至請求項３のいずれかに記載の
ホール素子を、半導体活性層とサブストレートとの間に
絶縁層を設けた半導体基板により形成したことを特徴と
するホール素子。 - 【請求項５】請求項１乃至請求項４のいずれかに記載の
ホール素子の半導体活性層と分離層との間に絶縁体を設
けたことを特徴とするホール素子。 - 【請求項６】請求項１乃至請求項５のいずれかに記載の
ホール素子の前記他方の電圧出力電極における複数の電
極間にオフセットを除去するための可変抵抗を接続した
ことを特徴とする検出装置。 - 【請求項７】請求項６に記載の検出装置において、ホー
ル素子のオフセットを検出する検出手段を設け、この検
出手段の検出結果を用いて前記可変抵抗の抵抗値を自動
制御することによりオフセットを除去することを特徴と
する検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347387A JPH11183579A (ja) | 1997-12-17 | 1997-12-17 | ホール素子、及びホール素子を用いた検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9347387A JPH11183579A (ja) | 1997-12-17 | 1997-12-17 | ホール素子、及びホール素子を用いた検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11183579A true JPH11183579A (ja) | 1999-07-09 |
Family
ID=18389890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9347387A Pending JPH11183579A (ja) | 1997-12-17 | 1997-12-17 | ホール素子、及びホール素子を用いた検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11183579A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003032410A1 (fr) * | 2001-10-01 | 2003-04-17 | Asahi Kasei Microsystems Co., Ltd. | Dispositif a effet hall et capteur magnetique |
| DE10228805B4 (de) * | 2002-06-27 | 2008-11-13 | Infineon Technologies Ag | Hallsensorelement |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115982A (ja) * | 1974-07-31 | 1976-02-07 | Hitachi Ltd | |
| JPH0311679A (ja) * | 1989-06-08 | 1991-01-18 | Mitsubishi Petrochem Co Ltd | ホールデバイス |
| JPH07225247A (ja) * | 1994-02-10 | 1995-08-22 | Toshiba Corp | 電流検出装置 |
| JPH08507413A (ja) * | 1993-03-08 | 1996-08-06 | マツクス―プランク―ゲゼルシヤフト ツール フエルデルングデル ヴイツセンシヤフテン エー フアウ | 電流接続体および電圧接続体を有するホール効果装置 |
| JPH08330646A (ja) * | 1995-03-30 | 1996-12-13 | Toshiba Corp | 横型ホール素子 |
| JPH0945974A (ja) * | 1995-07-28 | 1997-02-14 | Mitsumi Electric Co Ltd | ホールｉｃ |
-
1997
- 1997-12-17 JP JP9347387A patent/JPH11183579A/ja active Pending
Patent Citations (6)
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| US7372119B2 (en) | 2001-10-01 | 2008-05-13 | Asahi Kasei Microsystems Co., Ltd. | Cross-shaped Hall device having extensions with slits |
| DE10228805B4 (de) * | 2002-06-27 | 2008-11-13 | Infineon Technologies Ag | Hallsensorelement |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
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|
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