KR100204872B1 - 횡형 홀소자 - Google Patents

횡형 홀소자 Download PDF

Info

Publication number
KR100204872B1
KR100204872B1 KR1019960009302A KR19960009302A KR100204872B1 KR 100204872 B1 KR100204872 B1 KR 100204872B1 KR 1019960009302 A KR1019960009302 A KR 1019960009302A KR 19960009302 A KR19960009302 A KR 19960009302A KR 100204872 B1 KR100204872 B1 KR 100204872B1
Authority
KR
South Korea
Prior art keywords
conductive
active layer
conductive semiconductor
pair
layer
Prior art date
Application number
KR1019960009302A
Other languages
English (en)
Other versions
KR960036163A (ko
Inventor
히로시 모치즈키
가나에 후지이
히데유키 후나키
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR960036163A publication Critical patent/KR960036163A/ko
Application granted granted Critical
Publication of KR100204872B1 publication Critical patent/KR100204872B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S73/00—Measuring and testing
    • Y10S73/03—Hall effect

Abstract

본 발명은 종래의 횡혈홀소자와 비교하여 홀감도의 직선성이 우수하고, 또 정확하게 오프셋보상을 실시할 수 있는 횡형 홀소자에 관한것으로서, 기판(1)과, 상기 기판상에 형성된 제1도전형활성층(2)과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 제1의 제2도전형반도체층(3)과, 상기 제1도전형활성층 표면에 상호 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층(41)(42)과, 이 한쌍의 제1의 제1도전형반도체상에 개별적으로 형성된 전류공급전극(51)(52)과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 상호 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층(61)(62)과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극(71)(72)과, 상기 제1도전형활성체층 표면에서 상기 제1및 제2의 제1도전형반도체층과는 다른 위치에 형성된 복수의 제2의 제2도전형반도체층(81∼83)(101~103)을 구비한 것을 특징으로 한다.

Description

횡형 홀(hall)소자
제1a도는 종래의 횡형홀 상면도.
제1b도는 제1a도의 횡형홀 소자의 1B-1B 선 화살표시 단면도.
제1c도는 제1a도의 횡형홀 소자의 1C-1C 선 화살표시 단면도.
제2a도는 제1a도의 횡형홀 소자의 Vin=0인 때의 특성도.
제2b도는 제1a도의 횡형홀 소자의 Vin〉0인 때의 특성도.
제2c도는 제1a도의 횡형홀 소자의 Vin〈0인 때의 특성도.
제3도는 종래의 횡형홀 소자에 있어서 직선성으로부터의 홀전압(Vh)의 어긋남을 입력전압에 대응시켜 나타내는 도면.
제4a도는 본 발명의 제1실시형태에 관한 횡형 홀소자의 상면도.
제4b도는 제4a도의 횡형 홀소자의 4B-4B선 화살표시 단면도.
제4c도는 제4a도의 횡형 홀소자의 4C-4C선 화살표시 단면도.
제4d도는 제4a도의 횡형 홀소자의 4D-4D선 화살표시 단면도.
제5도는 동 실시형태에 있어서 횡형 홀소자의 전극 배선을 나타내는 모식도.
제6a도는 동 실시형태에 있어서 횡형 홀소자의 Vin=0인 때의 특성도.
제6b도는 동 실시형태에 있어서 횡형 홀소자의 Vin〉0인 때의 특성도.
제6c도는 동 실시형태에 있어서 횡형 홀소자의 Vin〈0인 때의 특성도.
제7도는 본 발명의 제2실시형태에 관한 횡형 홀소자의 상면도.
제8a도는 본 발명의 제3실시형태에 관한 횡형 홀소자의 상면도.
제8b도는 본 제8a도의 횡형 홀소자의 8B-8B선 화살표시 단면도.
제9도는 본 발명의 제4실시형태에 관한 횡형 홀소자의 단면도.
제10a도는 본 발명의 제5실시형태에 관한 횡형 홀소자의 상면도.
제10b도는 제10a도의 횡형 홀소자의 10B-10B선 화살표시 단면도.
제11a도는 본 발명의 제6실시형태에 관한 횡형 홀소자의 상면도.
제11b도는 제11a도의 횡형 홀소자의 11B-11B선 화살표시 단면도.
제12도는 동 실시형태에 관한 횡형 홀소자의 입력전압과 오프셋 전압의 관계를 비교예와 함께 나타내는 도면.
제13a도는 동 실시형태에 과한 횡형 홀소자의 변형예를 도시하는 상면도.
제13b도는 제13a도의 횡형 홀소자의 13B-13B선 화살표시 단면도.
제14도는 동 실시형태에 관한 횡형 홀소자의 활성층 두께에 대한 비감도의 변화를 나타내는 도면.
제15a도는 본 발명의 제7실시형태에 관한 횡형 홀소자의 상면도.
제15b도는 제15a도의 횡형 홀소자의 15B-15B선 화살표시 단면도.
제16a도는 동 실시형태에 관한 횡형 홀소자의 변형예를 나타내는 상면도.
제16b도는 제16a도의 횡형 홀소자의 16B-16B선 화살표시 단면도.
제17a도는 본 발명의 제8실시형태에 관한 횡형 홀소자의 상면도.
제17b도는 제17a도의 횡형 홀소자의 17B-17B선 화살표시 단면도.
제18a도는 본 발명의 제9실시형태에 관한 횡형 홀소자의 상면도.
제18b도는 제18a도의 횡형 홀소자의 18B-18B선 화살표시 단면도.
제19도는 동 실시형태에 관한 횡형 홀소자에 있어서 게이트전압을 바꾸어 오프셋전압을 조정한 실험결과를 나타내는 도면.
제20도는 동 실시형태에 관한 횡형 홀소자의 활성층 두께와 도전형확산층의 깊이 관계를 비감도의 변화로 나타내는 도면.
제21도는 동 실시형태에 관한 횡형 홀소자에 있어서 직선성으로 부터의 홀전압(Vh)의 차이를 입력전압에 대응시켜 나타내는 도면.
제22a도는 동 실시형태의 변형예에 관한 횡형 홀소자의 상면도.
제22b도는 제22a도의 횡형 홀소자의 22B-22B선 화살표시 단면도.
제23a도는 본 발명의 제10실시형태에 관한 횡형 홀소자의 상면도.
제23b도는 제23a도의 횡형 홀소자의 23B-23B선 화살표시 단면도.
제24도는 제18a도, 제18b도의 횡형 홀소자 4개를 이용하여 오르소고날접속을 실시해서 오프셋전압의 외부조정을 가능하게 한 제11실시형태를 나타내는 결선도.
제25도는 각 실시형태중 어느쪽인가의 횡형 홀소자를 이용하여 전력량계를 구성한 예를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 1 : 제1도전형활성층
3 : 제1의 제2도전형반도체층 41, 42: 제1의 제1도전형반도체층
51, 52: 전류공급전극 61, 62: 제2의 제1도전형반도체층
71, 72: 센서전극
81∼83, 101∼103: 제2의 제2도전형반도체층
본 발명은 횡형 홀소자에 관한 것이다.
제1(a)도는 4단자를 갖는 종래의 횡형 홀소자의 상면도이고, 제1(b)도는 제1a도에 나타내는 횡형 홀소자를 1B-1B선으로 절단하여 나타내는 화살표시 단면도이다. 제1(c)도는 제1(a)도에 나타내는 횡형 홀소자를 1C-1C선으로 절단하여 나타내는 화살표시 단면도이다. 제1(a)도∼제1(c)도에 있어서 P-형의 실리콘기판(1)상에 n형의 활성층(2)이 형성되어 있다. 활성층(2)은 기판(1)에 도달하는 깊이의 P형층(3)에 의해 둘러싸이고, 소자의 다른 영역에서 분리되어 있다. 또 활성층(2)의 표면에는 한쌍 n`형층(41)(42)이 서로 대향하여 형성되어 있다. n+형층(41)상에는 전류공급전극(51)이 형성되고, n+형층(42)상에는 전류공급전극(52)이 형성되어 있다. 활성층(2)에서 n+형층(41)(42)과는 다른 표면에는 한쌍의 n+형층(61,62)이 서로 대향하여 형성되어 있고, n+형층(61)상에는 센서전극(71)이 설치되며, n+형층(62)상에는 센서전극(72)이 설치되어 있다.
여기에서 전류가 2개인 전류공급전극(51,52)에서 공급되어 활성층(2)의 표면으로 평행하게 흐르고, 이 활성층(2) 표면에 대해 전류와 수직방향으로 자계가 인가되면 2개의 센서전극(71)(72)간에 로렌츠의 원리에 의해 홀전압(Vh)이 유기된다.
이와 같은 횡형 홀소자는 반도체의 표면에 전류공급전극, 센서전극의 단자가 형성되기 때문에 집적회로의 제조방법 프레너기술을 사용하여 저비용으로 제조할 수 있다. 또 횡형 홀소자는 자계가 없을 때에 발생하는 오프셋전압을 저감시키는 관점에서, 동일 기판상에 복수의 횡형 홀소자가 서로 90도 경사하여 배치되어 각 소자의 전류공급전극, 센서전극이 병렬로 결선되는 오르소고날접속이 적용되는 경우가 있다. 오르소고날접속이 적용되는 경우, 각 횡형 홀소자끼리가 서로 소자분리될 필요가 있는데, 제1(a)도∼제1(c)도에 나타내어지는 횡형 홀소자분리가 매우 쉬운 구조로 되어 있다.
여기에서 이와 같은 횡형 홀소자의 전류공급전극(51)(52)간에 전압(Vin)이 인가되는 경우를 고려한다. 제2(a)도∼제2(c)도는 Vin이 0, 플러스, 마이너스바이어스인 때의 제1(a)도에 있어서 1B-1B선 단면의 전위분포(Ψ1B)와, D-D선 단면의 전위분포(ΨO)와, 활성층(2)·P형층(3) 사이의 pn,접합부에 있어서 공핍층영역의 폭(Wj)을 나타내는 특성도이다. 제2(a)도는 Vin=0인 때를 나타내고, 제2(b)도는 Vin〉0인 때를 나타내고, 제2(c)도는 Vin〈0인 때를 나타내고 있다. 또한 Vin〈인 경우, pn접합부에서 전류가 흐르지 않도록 하기 위해서는 P형층(3)에 마이어스전압이 인가되어 있을 필요가 있다.
Vin=0인 경우, 1B-1B선 단면에서 전위 0의 준위와 페르미준위(F.L.)가 일치하고, Ψ1B는 전체적으로 플러스이며, n+층(41,42,61)의의 부분이 높고 활성층(2)의 부분이 낮다. 또 D-D선 단면에서는 F.L.이 VR로 나타내는 분량만큼 전위 0보다도 낮아지고, ΨD는 그 F.L.보다 낮아진다. 그리고 Wj는 일정하게 된다.
Vin〉0인 경우에는 1B-1B선 단면에서 전류공급전극(52)측의 F.L.이 Vin으로 나타내는 분량만큼 전위 0 보다도 상승하고, Ψ1B는 그 F.L.보다도 전체적으로 높아지고 있다. 이 때문에 F.L.의 상승분만큼 공핍층영의 폭(Wj)이 넓어진다. D-D선 단면의 전위분포(ΨD)는 Vin=0인 때와 마찬가지이다.
Vin〈0인 경우에는 Vin〉0인 때와 반대가 된다. 제2(b)도∼제2(c)도에서 알 수 있는 바와 같이 Vin이 플러스인 때는 반대로 공핍층의 공핍층의 영역이 넓어지고, Vin이 마이너스인 때는 반대로 영역이 좁아진다.
예를 들면 P형층(3)에-2V, 전류공급전극(5)에 ±2V의 전압을 인가하는 경우를 고려한다. 전압0인 때의 공핍층영역의 폭(Wj)을 0.7㎛로 하면, 전압이 인가되었을ㄸㅒ의 Wj는 1.79㎛가 되어 크게 변화한다. 또 공핍층의 넓어짐은 홀전압(Vh)에 의해서도 변화한다. 또한 제2(a)도∼제2(c)도에서는 활성층(2)·P형층(3) 사이의 pn접합부의 공핍층의 변화를 나타냈지만, 기판(1)·활성층(2)간의 pn 접합부에도 바이어스전압이 걸리기 때문에 이 pn 접합부의 공핍층도 변화한다. 이와 같은 공핍층의 변화는 전류로의 폭, 즉 소자의 저항변화를 초래하고 자계에 대한 홀감도의 직선성이 손상되는 문제를 일이킨다. 예를 들면 제3도는 제1(a)도∼제1(c)도에 나타내는 횡형 홀소자에 관하여, 입력전압 1V인 때의 홀전압(Vh)과 원점을 이은 직선을 기준으로 하고, 이 직선으로부터의 홀전압(Vh)의 어긋남을 입력전압에 대응시켜 나타내는 도면이다. 나타내는 바와 같이 입력전압의 크기에 비례해서 급격히 홀전압(Vh)의 어긋남이 커지고 있다.
또 상기와 같은 ±2V의 전압을 인가했을 때, 소자의 폭을 100μm정도로 하면 수％의 오더로 소자의 저항이 변화해 버린다.
이 종류의 저항 변화를 방지하기 위해서 예를 들면 활성층(2)의 일부 표면에 P형층을 형성하고, 여기에 인가하는 전압을 Vin또는 Vh에 대해 피드백을 하고, 공핍층의 변화를 작게 하는 방법 등이 생각되고 있다. 그러나 이 방법에서는 복잡한 외부회로가 필요하고, 또Vin이 매우 빠르게 변화에 대해서는 응답할 수 없는 결점이 있다.
또한 횡형 홀소자가 적산전력계 등의 전력량검출 등에 이용되는 경우는 교류전력를 위해, 1개의 횡형 홀소자의 한쌍의 전류공급전극에 대해 번갈아 플러스 마이너스 전압이 인가되는 것이 필요하다. 즉 한쌍의 전류공급전극간에 흐르는 전류의 방향이 교류전력의 주파수에 따라 변화되게 된다. 나아가서는 전류공급전극에 인가되는 전압이 플러스인 경우와 마이너스인 경우에서 다르게 이용되는 경우, 플러스 마이너스에서 활성층과 기판 및 소자분리영역접합간에 존재하는 공핍층의 신장이 변화되기 때문에 홀특성이 달라진다. 즉 홀특성의 극성 의존성, 전력절대값의 의존성이 생긴다. 이 경우 활성층의 두께를 두껍게 하여 상기한 영향을 억제하는 것도 생각할 수 있는데, 이 경우 유기되는 홀전압(Vh)에 기여하는 전류성분이 감소하게 되어 홀감도가 저하해 버린다. 또 활성층 두께가 매우 두께운 경우는 소자분리확산이 아주 비현실적이 되고, 또한 소자분리확산에 의한 사이드확산이 커져서 횡형 홀소자의 패턴형상이 정밀도적으로 문제가 되고 있다.
한편 횡형 홀소자의 성능을 좌우하는 요인으로서 자계를 인가하지 않을 때에 생기는 상기한 오프셋전압이 있다. 오프셋전압이 생기는 원인으로서는 횡형 홀소자에 있어서 2개의 전류공급전극과 2개의 센서전극에 의해 구성되는 4단자브리지의 불균형이 생각된다. 예를 들면 각 전류공급전극단자와 각 센서전극단자 사이의 저항의 저항값이 같으면 센서전극간의 전위는 제로가 되지만, 저항값이 다른 경우는 전위가 발생한다. 이 저항값의 어긋남으로서는 전류공급 전극이나 센서전극의 비대칭성에 의해, 또는 횡형 홀소자에 외부에서 걸리는 응력으로 Si결정에 생기는 피에조 저항효과에 의해, 부분적으로 저항값이 다른 것 등이 잘 알려져 있다. 이 종류의 오프셋전압을 저하시키기 위해서는 지금까지 여러 가지 아이디어가 제안되어 왔다. 상기한 오르소고날 접속은 그 유력한 방법이다. 그러나 이 방법은 적어도 복수개의 홀 소자 형성이 필요하여, 오프셋전압을 완전히 없앨 수 없다. 일단 발생한 오프셋전압을 외부에서 직접 오프셋조정하는 것은 곤란하다.
상기한 바와 같이 종래의 횡형 홀소자에 있어서는 기판 및 소자분리영역에서 활성층측에 대한 공핍층 신장이 변화하여 홀감도의 직선성이 손상되는 문제가 있고, 또 한쌍의 전류공급전극과 한쌍의 센서전극에 의해 구성되는 4단자브리지의 저항값의 어긋남 등에 의한 오프셋전압의 보상이 어려운 문제가 있었다.
본 발명의 목적은 종래의 횡형 홀소자와 비교해서 홀감도의 직선성이 우수하고, 또 정확히 오프셋보상을 할 수 있는 횡형 홀소자를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 관련되는 횡형 홀소자에서는 기판(1)과, 이 기판상에 형성된 제1도전형활성층(2)과, 이 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 고분순물농도이며 한쌍의 제1의 제1도전형반도체층(41,42)과, 이 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극(51,52)과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고 불순물 농도이며 한 쌍의 제2의 제1도전형반도체층(61,62)과, 이 한 쌍의 제2의 제1도전형압도체층상에 개별적으로 형성된 센서전극(71,72)과, 상기 제1도전형활성체층 표면에서 상기 제1및 제2의 제1도전형반도체층과 다른 위치에 형성된 복수의 제2의 제2도전형반도체층 (81∼83)(101∼103)을 구비한 것을 특징으로 한다.
여기에서 복수의 제2의 제2도전형반도체층 각각에 전위를 부여하는 것에 의해, 제2의 제2도전형반도체층 주위에 있어서 제1도전형활성층의 전위차가 대략 일정해지도록 할 수 있다. 이 때문에 소자분리영역인 제1의 제2도전형반도체층으로부터 제1도전형활성층으로 신장되는 공핍층영역의 넓이를 입력전압에 의존시키지 않게 할 수 있고, 홀감도의 직선성, 즉 입력전압에 대한 홀감도의 의존성을 유지할 수 있다.
또 본 발명에 관한 제2횡형 홀소자에서는 제2도전형의 기판(1)과, 이 가판상에 형성된 제1도전형활성층(2)과, 이 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 제2도전형반도체층(3)과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층(41)(42)과, 이 한 쌍의 제1의 제1도전형반도체층상에 각각 형성된 전류공급전극 (51)(52)과, 상기 제1도전형활성층 표면에서 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층(61)(62)과, 이 한쌍의 제2의 제1도전형반도체층상에 각각 형성된 센서전극(71)(72)과, 상기 제1도전형반도체층보다 낮은 저항을 갖고, 상기 제1도전형활성층과 상기 기판의 사이에 선택적으로 또는 전면적으로 형성된 제3의 제1도전형반도체층(19)을 구비한 것을 특징으로 한다.
이와 같이 제1도전형활성층과 기판의 사이에 제1도전형활성층보다 저저항의 제3의 제1도전형반도체층을 형성함으로써 기판으로부터 제1도전형활성층측에 대한 공핍층의 신장을 억제할 수 있고 입력전압에 대한 홀감도의 의존성 및 입력전압에 대한 오프셋전압 의존성, 입력전압의 극성의존성을 개선할 수 있다.
또한 본 발명에 관련되는 제3횡형 홀소자는 기판(1)과, 이 기판상에 형성된 제1도전형활성층(2)과, 이제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층(41)(42)과, 이 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극(51)(52)과, 상기 제1도전형활성층 표면에서 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층(61)(62)과, 이 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극(71)(72)과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층(22) 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막(21)을 구비한 것을 특징으로 한다.
또한 소자분리층은 예를 들면 절연체 또는 제2의 제2도전형반도체층으로 형성되어 있다. 또 제1도전형활성층의 두께는 0.5∼9μm의 범위내에 있는 것이 바람직하고, 절연막(21)의 두께는 0.3∼2μm의 범위내에 있는 것이 바람직하다.
여기에서 제1도전형활성층을 절연체 또는 제2도전형반도체층으로 이루어지는 소자분리층로둘러싸고, 제1도전형활성층과 기판의 사이에는 절연막을 형성함으로써 기판으로부터 제1도전형활성층측에 대한 공핍층의 신장을 확실하게 억제할 수 있다. 따라서 입력전압에 대한 홀감도의 의존성 및 입력전압에 대한 오프셋전압의 의존성, 입력전압의 극성의존성이 개선된다. 또 제1도전형활성층의 두께를0.5∼9μm의 범위내로 함으로써 양호한 비감도를 얻을 수 있다. 또한 절연막의 두께를 0.3~2㎛의 범위내로 함으로써 기생MOS트랜지스터의 동작억제와 SOI웨이퍼의 휘어짐 방지를 꾀할 수 있다.
또 본 발명에 관련되는 제4횡형 홀소자는 제2도전형기판(1)과, 이 제2도전형기판상에 형성된 제1도전형활성층(2)과, 이 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층(41)(42)과, 이 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극(51)(52)과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층(61)(62)과, 이 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극(71)(72)과, 상기 제1도전형활성층과 상기 제2도전형기판의 사이에 형성된 제3의 제1도전형반도체층(24)과, 이 제3의 제1도전형반도체층상에 선택적으로 형성되어 상기 제1도전형활성층보다도 낮은 저항의 제1의 제2도전형반도체층(25)을 구비하고, 상기 제1도전형활성층 표면으로부터 상기 제1및 제2의 제1도전형 반도체층을 둘러싸도록 상기 제1의 제2도전형반도체층에 도달하는 깊이의 제2의 제2도전형반도체층(23)이 형성되어 있는 것을 특징으로 한다.
여기에서 제1도전형활성층을 이 제3의 제1도전형활성층보다도 저저항의 제1의 제2도전형반도체층과 제2의 제2도전형반도체층에서 아래쪽과 측면을 둘러싸고, 이 둘러싸여진 제1도전형활성층 부분에 제1및 제2의 제1도전형반도체층을 통하여 전류공급전극과 센서전극의 전체의 전극을 설치함으로써 기판으로부터 제1도전형활성층에 대한 공핍층의 신장을 억제할 수 있다. 이에 따라 상기와 똑같이 입력전압에 대한 홀감도의 의존성이 개선된다.
또 본 발명에 관련되는 제5횡형 홀소자는 기판(1)과, 이 기판상에 형성된 제1도전형활성층(2)과, 이 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층(41)(42)과, 이 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극(51)(52)과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층(61)(62)과, 이 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극 (71)(72)과, 상기 제1도전형활성층 표면에서 상기 제1및 제2도의 제1도전형반도체층과는 다른 위치에 형성된 복수의 제2도전형반도체층(26)과, 이 제2도전형반도체층상에 개별적으로 형성된 게이트전극(27)과, 상기 제1도전형활성층을 둘러싸도록 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층(22) 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막(21)을 구비한 것을 특징으로 한다.
또 각 제2도전형반도체층(26)은 상기 한쌍의 제1의 제1도전형반도체층(41)(42) 상호의 중심을 잇는 직선과 상기 한쌍의 제2의 제1도전형반도체층(61)(62) 상호의 중심을 잇는 직선의 교차점으로부터 벗어난 위치에 형성되어 있다. 상세하게는 각 제2도전형반도체층(26)은 상기 한쌍의 제1의 제1도전형반도체층(41)(42) 상호를 잇는 직선으로부터 벗어난 위치에 형성되고, 또 상기 한쌍의 제2의 제1도전형반도체층(61)(62) 상호의 중심을 잇는 직선으로부터 벗어난 위치에 형성되어 있다.
여기에서 제1도전형활성층 표면에 접합게이트구성용의 제2도전형반도체층을 하나 이상 설치하고, 이것에 전위를 주는 것으로 제1도전형활성층속에 공핍층이 신장하여 전류로가 변화하고, 상기한 기판으로부터 제1도전형활성층측에 대한 공핍층의 신장의 억제작용과 어울려서 정확하게 오프셋보장을 실시할 수 있다.
또한 제1도전형활성층의 두께는 3.5∼6μm의 범위내에 있는 것이 바람직하고, 제2도전형반도체층의 두께는 1μm이하인 것이 바람직하다. 또 제1도전형활성층의 두께와 상기 제2도전 형반도체층(26)의 두께의 차이분(tVG- tGate)은 2∼5μm의 범위내에 있는 것이 바람직하다. 또 소자분리층은 예를 들면 절연체 또는 제2의 제2도전형반도체층으로 형성된다.
여기에서 제1도전형활성층의 두께를 3.5∼6μm의 범위내로 하고 제2도전형반도체층의 두께를 1μm이하로 함으로써 감도 저하를 저지할 수 있다. 또 제1도전형활성층의 두께와 상기 제2도전형난도체층(26)의 두께의 차이분(tVG- tGate)은 2∼5μm의 범위내로 하여 소자구조의 최적합화를 꾀함으로써 비감도의 저하와 오프셋전압조정 기능의 저하를 저지할 수 있다.
또한 본 발명에 관련되는 제6횡형 홀소자는 제1도전형기판(1)과, 이 제1도전형기판상에 형성된 제1도전형활성층(2)과, 이 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층(41)(42)과, 이 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극(51)(52)과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층(61)(62)과, 이 한쌍의 제2의 제1도전형반도체플상에 개별적으로 형성된 센서전극(71)(72)과, 상기 제1도전형활성층과 상기 제1도전형기판의 사이에 형성된 제1의 제2도전형반도체층(24)과, 상기 제1도전형활성층 표면으로부터 상기 제1및 제2의 제1도전형반도체층을 둘러싸도록 상기 제1의 제2도전형반도체층에 도달하는 깊이까지 형성된 제2의 제1도전형반도체층(23)을 구비하고, 상기 제1의 제2도전형반도체층의 두께가 1,5∼3μm의 범위내에 있는 것을 특징으로 한다.
여기에서 제1도전형기판을 이용함으로써 본 발명에 관련되는 제4횡형 홀소자에 비하여 제1도전형활성층에 접하여 기판과 동일도 전형의 반도체층을 생략할 수 있다. 또 본 발명에 관련되는 제4횡형 홀소자의 효과와 똑같은 효과를 얻을 수 있다.
또 본 발명에 관련되는 제7횡형 홀소자는 본 발명에 관련되는 3횡형 홀소자에 있어서, 소자분리층(28)으로 둘러싸여진 상기 제1도전형활성층상에 형성된 게이트절연막(29)과, 이 게이트절연막상에서 상기 각 전류공급전극 및 상기 각 센서전극과는 다른 위치에 형성된 복수극의 게이트전극(27)을 구비한 것을 특징으로 한다.
이와 같이 본 발명에 관련되는 제3횡형 홀소자의 제1도전형활성층 표면에MOS구조를 하나 이상 형성하고, 그 MOS구조에 있어서의 게이트단자에 전위를 주도록 해도 본 발명에 관련되는 제5횡형 홀소자의 효과와 똑같은 효과를 얻을 수 있다.
또 본 발명에 관련되는 제8횡형 홀디바이스는 상기한 제5또는 제7횡형 홀소자를 4개 구비하고, 상기 각 횡형 홀소자는 서로 90도 경사하여 배치되고, 상기 각 횡형 홀소자의 서로에 대응하는 전류공급전력(51)(52)끼리가 병렬로 오르소고날접속되며, 상기 각 횡형 홀소자의 서로에 대응하는 센서전극(71)(72)끼리 병렬로 오르고소코닐-접속되고 상기 각 횡형 홀소자의 게이트전극(27)끼리가 임의로 접속되어 있는 것을 특징으로 한다.
여기에서 제5 또는 제7횡형 홀소자의 각각에 있어서 한쌍의 전류공급전극 및 각 한쌍의 센서전극을 각각 병렬로 오르소고날 접속하고, 상기의 제2도전형반도체층끼리 또는 상기의 각 게이트전극 끼리를 임의로 접속하여 소요되는 전위를 주는 것으로 오프셋전압조정의 변화정도, 폭을 선택할 수 있어서 한층 정확하게 오프셋보상을 실시할 수 있다.
또한 본 발명에 관련되는 제9횡형 홀소자는 상기 제5 또는 제7횡형 홀소자이며, 상기 한쌍의 전류공급전극 사이에 피측정계의 전압에 정비례한 전류가 흐르고 피측정계의 전류에 정비례한 상기 자계가 인가되며, 상기 한쌍의 센서전극 사이에 상기 피측정계의 전압과 전류의 곱에 정비례한 홀전압이 출력됨으로써 전력검출소자로서 이용되는 것을 특징으로 한다.
여기에서 상기한 제5 또는 제7횡형 홀소자를 그 전압, 전류의 곱셈기능을 이용하여 전력검출소로서 이용함으로써 피측정계의 전력값을 고정밀도로 측정할 수 있다.
이하 발명의 실시형태를 도면을 참조하면서 설명한다.
제4(a)도는 본 발명의 제1실시 형태에 관련되는 횡형 홀소자의 상면도이며, 제4(b)도는 제4(a)도에 나타내는 횡형 홀소자를 4B-4B선으로 절단하여 나타내는 화살표시 단면도이다. 제4(c)도는 제4(a)도에 나타내는 횡형 홀소자를 4C-4C선으로 절단하여 나타내는 화살표시 단면도이며, 제4(d) 또는 제4(a)도에 나타내는 횡형 홀소자를 4D-4D선으로 절단하여 나타태는 화살표시 단면도이다. 제4(a)∼제4(D)도에 있어서, P-형의 실리콘기판(1)상에 n형의 활성층(2)이 형성되어 있다. 활성층(2)은 기판(1)에 도달하는 깊이의 P형층(3)에 의하여 둘러싸이고 소자의 다른 영역으로부터 분리되어 있다. 또 활성층(2)의 표면에는 한쌍의 n+형층(41)(42)이 서로 대향하여 형성되어 있다. n+형층(41)상에는 전류공급전극(51)이 형성되고 n+층(42)상에는 전류공급전극(52)이 형성되어 있다. 활성층(2)에서 n+형층(41)(42)과는 다른 표면에는 한쌍의 n+형층(61)(62)이 서로 대향하여 형성되어 있으며 n+형층(61)상에는 센서전극(71)이 설치되며, n+형층(62)상에는 (72)이 설치되어 있다.
또한 n+형층(6)보다도 바깥쪽의 활성층(3) 표면에는 P형층(81)(82)(83)이 기판(1)에 도달하지 않은 깊이로 일렬로 형성되어 있다. P형층(81)상에 전극((91)이 형성되어 있다. 똑같이 하여 n+형층(61)의 바깥측의 활성층(3) 표면에는 P형층(101)(102)(103)이 일렬로 형성되어 있으며, 그 각각에 전극(111)(112)(113)이 형성되어 있다. 각 P형층(81∼83)으로부터 서로 어느 정도 떨어져서 배치되어 있다.
또 홀감도를 최대로 하기 위해 전류공급전극(5)의 폭(W)과 양 전류공급전극(51)(52) 사이의 거리(L)와의 비(L/W)는 근처가 되도록 설계되어 있다. 구체적으로는 폭(W)과 거리(L)는 120μm정도이며, 바람직하게는 10∼1000μm정도이다. 이유는 폭(W)과 거리(L)가 10μm보다 작으면 제조공정시 맞춤어긋남이 커지고 오프셋어긋남이 커져서 바람직하지 않다. 또 폭(W)과 거리(L)가 1000㎛보다 크면 소자저항이 작아져서 손실이 커지고 칩면적이 커져서 바람직하지 않다. 이 전류공급전극(51)(52)의 폭(W)과 거리(L)이 치수는 제2실시형태 이하의 각 실시형태에 대해서도 공통이다.
제4(a)도∼제4(d)도에 나타내는 횡형 홀소자의 전극 사이의 배선예를 모식적으로 제5도에 나타낸다. 전류공급전극(51), 전극(91)(92)(93), 전류공급전극(52)사이는 각각 고저항의 저항(121)(122)(123)(124)의 의해 접속되어 있다. 똑같이 하여 전류공급전극(51), 전극(111)(112)(113), 전류공급전극(52) 사이는 각각 고저항의 저항(131)(132)(133)(134)에 의해 접속되어 있다. 또 전류공급전극(52)과 전극(93) 사이에는 가변의 전원(141)이 접속되고 전류공급전극(52)과 전극(113)사이에는 가변의 전원(142)이 접속되어 있다. 또한 전류공급전원(51)(52)사이에는 Vin을 주는 가변의 전원(15)이 접속되어 있다. 그리고 센서전극(71)(72)사이에 접속된 전압계 (16)에 의하여 홀전압(Vh)이 검출된다.
제6(a)도∼제6(c)도는 이와 같은 횡형 홀소자의 전류공급전극(51)(52)사이에 전압(Vin).이 인가되었을 때 제4(a)도에 있어서의 4B-4B선 단면의 전위분포(Ψ4B)와, 4C-4C선 단면의 전위분포(Ψ4C)와, 활성층(2)·P형층(3)사이의 pn접합부에 있어서의 공핍층영역의 폭(Wj)을 나타내는 특성도이다. 제6(a)도는 Vin=0인때를 나타내고, 제6(b)도는 Vin〉0인때를 나타내고, 제6(c)도는 Vin〈0인 때를 나타내고 있다.
Vin=0인 경우 Ψ4B는 제2(a)도에 나타내모든 Ψ1B와 똑같이 되지만 Ψ4C에 있어서 n형층(2)의 전위가 전위0보다도 높아지고, p형층(81∼83)의 전위가 0보다도 낮아진다. 그리고 공핍층은 P 형층(81∼83)의 각각에 대응한 형상을 취한다.
Vin〉0인 경우 Ψ4B, Ψ4C함께 전류공급전극(52)측의 Fermi Level.이 Vin만큼 전위 0보다도 높아진다. 이때 P형층(81∼83)의 전위가 Vin에 비례하여 높아진다. 이 결과 공핍층의 폭(Wj)은 전류공급전극(52)측에서는 넓어지지만 전류공급전극(51)층에서는 좁아진다. 따라서 이 경우 Vin=0에 있어서의 공핍층의 형상이 변화할 뿐이며 공핍층 전체로서의 영역은 거의 넓어지지 않는다. +2V의 전가전압에 대해서도 고작2％정도이다.
Vin〈0인 경우는 Vin〉0인 경우와는 전위가 상승하는 측의 전류공급전극이 반대가 되고, 이때에도 공핍층 전체로서의 영역은 거의 넓어지지 않는다.
따라서 4B-4B선, 4C-4C선의 단면방향에 있어서의 공핍층 전체의 넓어짐은 Vin에 거의 의존하지 않게 된다. 이 결과 소자의 저항이 거의 바뀌지 않게 되어 홀감도의 직선성이 유지되게 된다. 또 이 횡형 홀소자는 전원(141)(142)에 의하여 전원(91)(92)(93) 사이 및 전극(111)(112)(113)사이에 전위차를 줄수 있기 때문에 전극(91∼93)측과 전극(111∼113)측에서 다른 Wj를 설정할 수 있다. 이 때문에 센서전극(61)(62)사이에 발생하는 불균형전압을 제거할 수 있다.
(제2실시 형태)
제7도는 본 발명의 제2실시형태에 관련되는 횡형 홀소자의 상면도이다. 제7도에는 제4(a)도∼제4(d)도와 동일부분에는 동일부호를 붙이고 있으며, 이하의 도면에서도 똑같게 한다. 이 횡형 홀소자가 제4(a)도∼제4(d)도의 횡형 홀소자와 다른 점은 8개의 P형층(81∼84), (101∼104)이 각각 형성되고, 이에 대응하여 8개의 전극(91∼94), (111∼114)이 형성되어 있는점이다. 또한 다른 점은 이들 각 P형층(81∼84), (101∼104) 및 각 전극(91∼94), (111∼114)이 센서전극(71)(72)의 바깥측이 아니고 2개의 전류공급전극(51)(52) 사이에서 센서전극(71)(72)과 대략 동일선상에 형성되고, 전극(92)(93)과 전극(112)(113)이 각각 센서전극(72)과 (71)을 절반정도 둘러싸도록 형성되어 있는 점이다.
횡형 홀소자에 있어서는 n+층(61)(62)이 전류로 내부에 있으면 감도를 저하시켜버리기 때문에 제7도에 나타내는 상기한 구조에 의해 감도의 향상을 꾀할 수 있다.
(제3실시 형태)
제8도(a)도는 본 발명의 제3실시형태에 관련되는 횡형 홀소자의 상면도이며, 제8(b)도는 제8(a)도에 나타내는 횡형 홀소자를 8B-8B선으로 절단하여 나타내는 화살표시 단면도이다. 이 횡형 홀소자가 제4(a)∼제4(d)도에 나타내는 횡형 홀소자와 다른 점은 전류공급전극(5)과 전극(9)(11)에 둘러싸여진 영역내에 4개의 P형층(171)(172)(173)(174)이 설치되고, 각P형(171∼174)에 대응하여 전극(181)(182)(183)(184)이 설치되어 있는 점이다. 또한 다른 점은 기판(1)과 활성층(3)의 사이에 n-층(19)내에만 영향을 주고 활성층(2)에는 영향을 주지 않기 때문에 측정감도를 일정하게 할 수 있다.
그리고 이 횡형 홀사자에서는 전위가 전류공급전극(51), 전극(181)(183), 전류공급전극(52)의 순서로 높게, 또는 낮게 고정됨으로써 8B-8B선으로 절단하여 나타내는 단면에 대하여 수직방향의 공핍층의 넓어짐을 억제할 수 있다.
또 각 P형층(171∼174)은 소자의 상면으로부터 불순물의 확산에 의해 형성되지만 이 확산깊이(tGate)는 활성층(2)의 두께(tVG)에 가까워지면 감도를 저하시켜버린다. 따라서tGate는 가능한 얇은편이 바람직하고, 예를 들면 1μm이하의 깊이로 한다.
또 각 P형층(171∼174)은 면적이 큰 경우에 소자저항을 크게 하여 감도를 저하시키기 때문에 각 P형층(171∼174)상의 가 전극(181∼184)의 길이(LG)와 폭(WG)은 전극 (181∼184)을 설치하는 효과가 있는 범위에서 가능한 한 작게 설계되는 것이 바람직하다 구체적으로는 길이 (LG)는 30μm정도, 바람직하게는 50μm이하로 하고 폭(WG)은 30㎛ 정도, 바람직하게는 50㎛이하로 한다.
또한 활성층(2)의 두께(tVG)는 n+층(41)(42)(61)(62)의 확산깊이에 비하여 지나치게 두꺼운면 홀전압(Vh)에 기여하지 않는 세로방향의 전류성분을 발생시켜서 감도를 저하시키기 때문에 3.5∼6μm정도가 바람직하다. 또한「확산깊이(tGATE)는 1μm이하와 같이 가능한 얇은 편이 바람직하고 활성층(2)의 두께(tVG)는 3.5∼6μm정도가 바람직하다는 관계」는 본실시형태에 한정되지 않고 다른 각 실시형태에 대해서도 공통이다.
(제4실시형태)
제9도는 제4실시형태에 관련되는 횡형 홀소자의 구조를 나타내는 도면이며, 구체적으로는 제8(a)도에 나타내는 횡형 홀소자를 8B-8B선으로 절단하여 나타내는 화살표시 단면도이다. 이 횡형 홀소자가 제8(b)도에 나타내는 횡형 홀소자의 다른 점은 제8(b)도의 n+층(19)에 대신하여 제9도에 나타내는 바와 같이 기판(1)과 활성층(2)의 사이에 산화실리콘막(20)이 설치되어 있는 점이다. 이산화 실리콘막(29)에 이해 활성층(2)이 기판(1)으로부터 전기전으로 절연되는 결과 기판(1)으로부터의 공핍층의 신장에 의한 활성층(2)에 대한 영향을 거의 없앨 수 있다.
(제5실시형태)
제10(a)도는 본 발명의 제5실시형태에 관련되는 횡형 홀소자의 상면도이며, 제10(b)도는 제10(a)도에 나타내는 횡형 홀소자를 10B-10B선으로 절단하여 나타내는 화살표시 단면도이다. 이 횡형 홀소자는 기판(1)(P형, 비저항 2∼6Ω·cm 두께 약 625μm)과 이 기판(1)상에 형성되는 기판(1)과는 반대의 도전형으로 이루어지는 활성층(2)(n형, 비저항1.5∼2.5Ω·cm, 두께 약 5μm)의 사이에 선택적으로 또는 전면적으로 활성층(2)과 동일도전형이고 활성층(2)보다 낮은 저항값의 반도체층 (19)(n형, 비저항∼0.001Ω·cm)이 형성되어 있다.
이에 따라 기판(1)과 활성층(2)의 사이에 바이어스전압이 인가되었을때에 기판(1)측 및 활성층(2)측에 공핍층이 신장되지만 반도체층(19)이 저저항, 고농도∼1020cm-3이기 때문에 활성층(2)에 신장되는 공핍층을 억제할 수 있다. 또 이에 따라 비감도, 오프셋전압, 입력저항 등의 홀 제반특성에 있어서의 입력전압에 대한 직선성을 향상시킬 수 있으며, 또한 한쌍의 전류공급전극(51)(52)에 인가되는 전압의 플러스 마이너스 및 다른 플러스 마이너스의 값에 대한 홀제반특성에 관하여 기판(1)과 활성층(2)의 사이에 인가된 바이어스전압의 영향에 의한 변동을 억재할 수 있다.
또한 반도체층(19)의 두께로서는 공핍층의 신장을 흡수하고, 또한 형성시에 있어서의 측면확산길이를 억제하는 관점에서 0.5∼3μm정도가 바람직하다. 또 활성층(2) 및 P형층(3)상에는 2층의 Si02막(41)(42)이 형성되어 있는데 아래층의 Si02막(42)으로서는 500μm정도, 윗층의 Si02막(41)으로서는 3000∼5000μm정도가 바람직하다.
(제6실시형태)
제11도(a)도는 본발명의 제6실시형태에 관련되는 횡형 홀소자의 상면도이며, 제11(b)도는 제11(a)도에 나타내는 횡형 홀52자를 11B-11B선으로 절단하여 나타내는 화살표시 단면도이다. 이 횡형 홀소자는 기판(1)(P형, 비저항2∼6Ω·cm)과 활성층(n형, 비저항1.5∼2.5Ω·cm)의 사이에 절연막층(21) (Si02)이 형성된 SOI기판이 이용되고 있다. 소자분리층(22)(폭1μm은 트렌치소자분리에 의한 유전체분리에서도 pn접합분리(p형 표면농도~1018cn-3)로 형성 가능하다. 절연막층(21)에 의해 활성층(2)에는 공핍층이 전혀 신장되지 않아서 기판(1)과 활성층(2)의 전위차에 의한 상기한 홀 제반특성의 변동을 회피할 수 있다. 또 소자분리층(22)을 유전체분리한 경우 측면으로부터 활성층(2)에 신장되는 공핍층의 영향도 회피할 수 있다. 또한 절연막층(21)의 두께로서는 기생MOS트랜지스터의 동작억제 및 SOI웨이퍼의 휘어짐 방지의 관점에서 0.3~2㎛가 바람직하다. 또 제13(a)도에 나타내는 횡형 홀소자에서 제13도(b)도에 나타내는 바와 같이 소자분리층을 p형층(3)으로 하여 pn접합분리한 경우 상기한 측면으로부터의 공핍층의 신장에 의한 영향을 억제하기 위해 활성층(2)의 표면으로부터 전류공급전극(51)(52), 센서전극(71)(72)을 둘러싸도록 이 전류공급전극(51)(52), 센서전극(71)(72)의 n+형층(41)(42)(61)(62)(깊이 약 0.5㎛)보다 깊은 확산길이를 갖는 가드링(23)(p형)을 설치해도 좋다. 가드링(23)의 깊이로서는 활성층(2)의 깊이의 1/2 이상이며, 또한 절연막층(21)에 도달하지 않는 것이 필요하다. 제12도는 본 실시형태에 의한 SOI기판을 이용한 경우의 오프셋전압(VOFF)의 입력전압(Vin)에 대한 의존성을 나타내는 도면이다. 종래구조에 비교하여 Vin의 변하에 대하여 VOFF의 변화가 매우 작게 1mV이하로 억제되어 있다.
여기에서 제14도에 활성층(2)의 두께(tVG)에 대한 비감도의 변화를 나타낸다. 도시하는 바와 같이 활성층(2)의 두께(tVG)의 값이 약 4μm로 최고의 비감도가 얻어지는 것을 알 수 있다. 한편 비감도가 너무 낮으면 노이즈와 식별이 되지 않게 되어 분해능력이 떨어져 버린다. 따라서 비감도6.5mV/KG·V가 바람직하고, 이 경우 두께(tVG)는 9μm이하가 된다. 다만 두께(tVG)가 너무 얇으면 활성층(2)과 절연막층(21)의 계면에서 캐리어의 표면산란을 발생시켜서 이동도를 저하시키기 때문에 두께(tVG)는 0.5μm이상이 바람직하다.
(제7실시형태)
제15(a)도는 본 발명의 제7실시 형태에 관련되는 횡형 홀소자의 상면도이며, 제15(b)도는 제15(a)도에 나타내는 횡형 홀소자를 15B-15B선으로 절단하여 나타내는 화`살표시 단면도이다. 이 횡형 홀소자는 기판(1)(P형, 비저항2∼6Ω·cm)상에 기판(1)과는 반대의 도전형을 갖는 반도체층(24)(n형, 비저항1.5∼2.5Ω·cm, 두께1.5∼5μm)가 에피택셜형성되고, 이 반도체층(24)의 표면에 선택적으로 기판(1)과 동일도전형반도체층(25)(P형, 비저항 0.05∼0.1Ω·cm, 두께0.5∼3μm)이 형성되고, 이들 양 반도체층(24)(25)상에 기판(1)과 반대도전형의 활성층(2)(n형, 비저항 1.5∼2.5Ω·cm, 두께5μm)이 에피택셜형성되어 있다.
또 활성층(2)에 형성되는 한쌍의 전류공급전극(51)(52)용의 n+형층(41)(42)(n형, 비저항 0.001Ω·cm)과 한쌍의 센서전극(71)(72)용의 n+형층(n형, 비저항 0.001Ω·cm)를 둘러싸도록 활성층(2)의 표면으로부터 기판(1)과 동일도전형의 가드링(23)(P형, 표면농도 1018cm-3)이 반도체층(25)에 도달하기까지 선택적으로 형성되어 있다. 이에 따라 상기한 바와 같이 기판(1)과 활성층(2)의 사이 및 소자분리영역(3)과 활성층(2)의 사이에 인가된 바이어스전압의 영향에 의해 발생하는 홀 제반특성의 변동을 억제할 수 있다. 이 제7실시형태에서 기판(1)이 n형인 경우에 제16(a)도, 제16(b)도에 나타내는 바와 같이 기판(1)과 동일도전형의 반도체층(25)을 생략할 수 있다. 이 경우 반도체층(24)으로서는 P형이고 비저항 1.5∼2.5μm의 범위내에 있으며 두께가 1.5∼3.0μm의 범위내에 있는 것이 바람직하다.
(제8실시형태)
제17(a)도는 본 발명의 제8실시형태에 관련되는 횡형 홀소자의 상면도이며, 제17(b)도는 제17(a)도에 나타내는 횡형 홀소자를 17B-17B선으로 절단하여 나타내는 화살표시 단면도이다. 본 실시형태는 기판(1)의 저항값을 활성층(2)에 비교하여 2∼4자리 정도 크게 하여(기판의 불순물농도를 내리고 비저항 200∼400Ω·cm) 기판(1)측에 공핍층을 신장하도록 구성함으로써 활성층(2)측에 대한 공핍층의 신장을 억제한 것이다.
(제9실시형태)
제18(a)도는 본 발명의 제9실시형태에 관련되는 횡형 홀소자의 상면도이며, 제18(b)도는 제18(a)도에 나타내는 횡형 홀소자를 18B-18B선으로 절단하여 나타내는 화살표시 단면도이다. 본 실시형태소자는 오프셋전압을 외부로부터 조정 가능하게 한 것으로 제18(a)도, 제18(b)도에서는 상기 제6실시형태(제11(a)도, 제11(b)도)의 것에 적용되고 있다. 즉 제11(a)도, 제11(b)도에 나타내는 구조에 덧붙여서 한쌍의 전류공급전극(51)(52)과 한쌍의 센서전극(71)(72)에 끼워진 활성층(2)의 영역내에 활성층(2) 표면으로부터 선택적으로 활성층(2)과 다른 도전형확산층(26)(표면농도∼1018cm-3, 깊이 약0.35μm)이 1개에서 복수개 형성되고, 그위에 게이트(전극)단자(27)가 설치된 구조로 되어 있다.
이 구조에 따르면 게이트단자(27)에 외부로부터 전압이 인가될 때 활성층(2)에 공핍층이 신장되어 전류공급전극(51)(52)사이를 흐르는 전류의 유로가 변화되고 오프셋전압이 조정 가능하게 된다. 또한 이 횡형 홀소자에서는 한쌍의 전류공급전극(51)(52), 한쌍의 센서전극(71)(72)에 의해 구성되는 등가적 4단자브리지에서의 단자저항값의 비대칭성에 의해 한쌍의 센서전극(71)(72) 사이에 발생하는 전위차를 시정할 필요가 있으며, 구체적으로는 2개의 전류공급전극(51)(52)의 중심과 중심을 잇는 직선과 2개의 센서전극(71)(72)의 중심과 중심을 잇는 직선과 2개의 센서전극(71)(72)의 중심과 중심을 잇는 직선과 2개의 센서전극(71)(72)의 중심과 중심을 잇는 직선교차점(활성층(2)의 중심)으로부터 어긋나는 위치에 게이트단자(27)가 배치될 필요가 있다.
이 경우 횡형 홀소자의 패턴의 대칭성이 무너지기 때문에 상기 제5에서 제8실시형태와 똑같이 기판(1)과 활성층(2)에 걸리는 전위차에 의한 활성층(2)측에 대한 공핍층의 신장을 억제하는 대책이 필요하게 된다. 즉 게이트단자(27)에 고정전위가 인가되어도 기판(1)과 활성층(2)의 사이의 공핍층의 변화에 따라서 유효하게 작용하지 않게 되기 때문이다. 제19도는 게이트단자(27)에 인가된 게이트전압과 조정된 오프셋전압의 관계를 나타내고 있다. 게이트단자(27)에 전위를 인가함으로써 오프셋전압을 용이하게 변화시킬 수 있다. 이 데이터에서는 0.8mV/V의 비율로 오프셋전압을 조정할 수 있다. 또한 활성층(2)의 두께 (tVG)와 도전형확산층(26)의 깊이(tGATE)에 대해서는 홀특성과의 관계에서 가장 적합한 값이 존재한다. 덧붙여서(tVG-tGATE)의 바람직한 범위로선는 비감도를 6.5이상으로 하는 것이 바람직한 것에서 3.5∼6μm로 되어 있다. 즉 활성층(2)의 두께(tVG)가 도전형확산층(26)의 깊이(tGATE)에 비하여 지나치게 두꺼운 경우 홀전압(Vh)발생에 기여하는 전류를 감소시켜서 비감도를 저하시키는 것에 덧붙여서 게이트전압에 의한 오프셋전압의 조정기능을 현저히 저하시킨다.
한편, 활성층(2)의 두께(tVG)가 도전형확산층(26)의 깊이(tGATE)에 비하여 매우 얇은 경우 도전형확산층(26)의 존재에 의하여 홀전류의 유로가 방해되고 비감도의 저하와 오프셋전압의 증가가 초래된다. 제20도는 활성층의 두께와 도전형확산층(26)의 깊이의 차에 대한 비감도의 변화를 나타내는 도면이다. 이에 따르면 비감도를 5이상으로 하는 (tVG-tGATE)의 범위로서는 2∼5μm가 확인되고 있다. 또(tVG-tGATE)의 값이 3.8μm인때에 최고의 비감도의 값이 존재한다. (tVG-tGATE)의 값을 3.8μm로 하는데에는 예를 들면 tGATE가 0.75μm가 되는 경우 tVG를 4.55μm로 하는 것이 바람직하다.
또 제21도는 제18(a)도, 제18(b)도에 나타내는 횡형 홀소자에 관하여 입력전압 2V인때의 홀전압(Vh)과 원점을 이은 직선을 기준으로 하고, 이 직선으로부터의 홀전압(Vh)의 어긋남을 입력전압에 대응시켜서 나타내는 도면이다. 도시하는 바와 같이 입력전압이 0∼2V의 범위내에 있어서 홀전압(Vh)의 어긋남을 0.2％ 이내로 억제할 수 있다.
다음으로 제22(a)도, 제22(b)도는 상기 제9실시형태의 변형예를 나타내는 것으로 도전형확산층(26)을 4개 형성한 횡형 홀소자이다. 이 횡형 홀소자는 게이트단자(27)가 4개 형성되어 있다.
이 횡형 홀소자는 제18(a)도, 제18(b)도에 나타내는 2개의 게이트단자(27)를 갖는 것과는 달리 4단자브리지를 구성할 수 있기 때문에 보다 안정되고, 또한 정확하게 오프셋전압을 조정할 수 있다.
(제10실시형태)
제23(a)도는 본 발명의 제10실시형태에 관련되는 횡형 홀소자의 상면도이며, 제23(b)도는 제23(a)도에 나타내는 횡형 홀소자를 23B-23B선으로 절단하여 나타내는 화살표시 단면도이다. 본 실시형태소자는 오프셋전압을 외부에서 조정하는 방식에 있어서 상기 제9실시형태의 pn접합구조의 게이트에 대신하여 MOS구조가 이용되고 있다. 즉 본 실시형태소자는 활성층(2)이 1μm이하로 얇아지고 소자분리영역에는 로코스산화막(28)을 이용한 분리법이 적용되어 오프셋전압을 외부로부터 조정하기 위해 한쌍의 전류공급전극(51)(52)과 한쌍의 센서전극(71)(72)에 끼워진 활성층(2)의 표면영역에 MOS구조가 1개에서 복수개 형성되어 있다. MOS구조에는 막두께 10nm의 게이트산화막(9)과 폴리실리콘게이트의 게이트전극(30)이 이용되고 있다. 활성층(2)은 n형이 여기에서 게이튼전극(30)에는 마이너스의 전위가 인가되어 Si02/Si계면에 P채널이 형성된다. 활성층(2)이 얇기 때문에 게이트전극(30)에 전압을 인가하면 용이하게 전류로 변화시킬 수 있어서 오프셋전압을 조정할 수 있다.
(제11실시형태)
제24도는 본 발명의 제11실시형태에 관련되는 횡형 홀디바이스 상면도이다. 본 실시형태는 4개의 횡형 홀소자가 서로 90도 경사하여 배치되고 각각의 전류공급전극 (51)(52)과 센서전극(71)(72)이 병렬로 오르소고날접속되며 게이트단자(27)가 임의로 접속되어 임의의 전위가 인가됨으로써 응력에 의한 피에조저항효과에서 발생하는 오프셋전압이 외부로부터 억제가능하게 되어 있다. 1개의 게이트단자를 이용해도 충분히 오프셋전압의 조정은 가능하지만 복수의 게이트단자(27)의 접속을 조합하는 것으로 게이트단자전압과 오프셋전압조정의 변화의 정도, 폭을 선택할 수 있다. 제24도에 나타내는 구조의 예에서는 제18(a)도, 제18(b)도(제9실시형태)의 횡형 홀소자가 4개 적용되고 각각의 횡형 홀소자의 2개의 게이트단자(27)가 병렬로 접속되어 G1단자, G2단자가 되고, 이것에 외부로부터 전압이 인가됨으로써 오프셋전압이 조정 가능하게 되어 있다. G1단자에서 플러스의 전압영역의 오프셋전압조정을, G2단자에서는 마이너스의 오프셋전압조정을 가능하게 하고 있다. 또한 본 실시형태의 횡형 홀디바이스에는 제23(a)도, 제23(b)도 (제10실시형태)의 MOS게이트구조를 지닌 횡형 홀소자도 적용할 수 있다.
(제12실시형태)
제25도는 본 발명의 제12실시형태에 관련된 것으로 상기한 횡형 홀소자의 어느쪽인가를 가정용 전력량계에 탑재한 경우의 회로도이다. 구체적으로는 제25도에서는 게이트단자(27)가 부착된 예를 들면 제18(a),도, 제18(b)도(제9실시형태)에 나타내는 횡형 홀소자가 적용되어 있다.
B는 코어 등에 의해 변환된 피측정계의 전류값에 정비례한 인가자계이다. Tin은 피측정계의 전압을 입력하는 전압입력단자이며 통상 AC100V등의 전압이 입력된다. 저항(R4)(R5)은 피측정계의 전압을 본 장치의 내부회로에 적응한 레벨로 변환하는 어테네이터를 구성하고 있다. 버퍼가 되는 제3연산증폭기(OP3)는 피측정계의 전압에 정비례한 전압(V1)을 출력하고 있다. 전압 (V1)은 변동이 있는 교류 또는 직류의 전압이다.
제1연산증폭기(OP1)는 한쌍의 전류공급전극(51)(52) 사이에 피측정계의 전압값에 정비례한 전류를 흘리는 것으로, 구체적으로는 전류공급전극(51)을 0전위로 유지하도록 전압(V2)을 전류공급전극(52)에 출력함으로써 다음의 (1)식으로 나타내어지는 전류(I1)를 한쌍의 전류공급전극(51)(52)사이의 홀소자에 흘리고 있다.
I1=V1/R1......(1)
또한 제1연산증폭기(OP1)의 출력전압(V2)은 다음의(2)식으로 나타내어진다.
V2=I1·Rin.......(2)
다만 Rin: 한쌍의 전류공급전극(51)(52)사이의 홀소자의 저항.
감산기(32)는 횡형 홀소자에 있어서 한쌍의 센서전극(71)(72)사이에 발생하는 홀전압의 차(Va-Vb)를 k배로 증폭하여 출력단자(Tout)에 출력한다. 전압차(Va-Vb)가 피측정계의 전력값에 정비례한 값이기 때문에 출력단자(Tout)의 출력전압이 판독됨으로써 피측정계의 전력값이 측정된다. 오프셋검출기(33)는 센서전극(71)(72)에 나타나는 오프셋전압을 검출하고 게이트단자(27)의 한쪽에 보상용의 전압을 인가하여 오프셋을 보상하는 피드백제어를 실시하고 있다. 오프셋검출기(33)와 그에 접속된 게이트단자(27)의 한쪽에 의해 오프셋보상수단이 구성되어 있다. 또한 본 실시형태에 관련되는 홀소자는 전류공급전극(51)과 센서전극(71) 사이의 등가저항(ra), 전류공급전극(51)과 센서전극(72) 사이의 등가정항(ra), 센서전극(71)과 전류공급전극(52)사이의 등가저항(rc), 센서전극(72)과 전류공급전극(52) 사이의 등가저항(rd)의 4개의 등가저항(ra∼rd)으로 이루어지는 브리지회로중 등가정항(rd)을 조정함으로써 오프셋조정을 가능하게 하고 있다. 또 이 오프셋보강수단에 의해 1개의 등가정항(rd)이 가변되어 오프셋보상이 실시되었을 때 남은 등가저항(rc)을 가변하여 홀소자의 저항(Rin)을 일정값으로 유지하기 위해 제2연산증폭기(OP2), 저항(R2)(R3) 및 게이트단자(27)의 다른쪽에 의해 입력저항제어수단이 구성되어 있다. 또한 이 저항(Rin)을 일정하게 하는 것은 감도를 일정하게 하는 것을 목적으로 하고 있다.
극성전환기(34)는 전압(V1)이 교류인 경우 제2연산증폭기(OP2)에 대한 입력이 마이너스귀환이 되도록 설치되고 콤퍼레이터로서 기능하는 제4연산증폭기(OP4), 인버터(35) 및 스위치(SW1∼SW4)로 구성되어 있다. 극성전환기(34)는 전압(V1)의 플러스 마이너스에 의해 다음의 표1에 나타내는 바와 같이 각 스위치(SW1∼SW4)를 ON, OFF시키고 저항기(R2)(R3)의 중간접속점을 제2연산증폭기(OP2)의 반전입력단자 또는 비반전입력단자로 전환접속한다.
제2연산증폭기(OP2)는 한쌍의 전류공급전극(5)(5) 사이의 홀소자의 저항(R)을 일정하게 유지하기 위한 것으로서, 구체적으로는 저항기 (R)(R)의 중간접속점을 0전위로 유지하도록 출력전압을 게이트단자(27)의 다른쪽에 인가하여 활성층(2)속의 공핍층폭을 조정하고 있다. 또 공핍층폭의 조정에 의해 홀소자의 저항(R)이 일정값으로 제어되면 저항기 (R)(R)를 흐르는 전류(I)가 다음의 (3)식의 관계로 조정된다.
I=V/R=V/R...............(3)
여기에서 상기한 (2)식에 (1)식을 대입하면 V는 다음의(4)식으로 나타내어진다.
V=V·R/R.............(4)
또 (3)식과 (4)식에서 V, V를 소거하면 다음의 (5)식이 얻어진다.
R=R, R/R.............(5)
즉 상기와 같은 구성에 있어서, 제2연산증폭기(OP2)로 구성되는 입력저항 제어수단은 전압(V1)의 AC, DC에 불구하고 입력저항(R1n)을 (5)식으로 나타내는 일정값으로 제어한다.
이 결과 오프셋전압을 0으로 보상해야 하여 홀소자중의 하나의 등가저항(r)이 가변되어도 측정감도의 변동을 없앨 수 있다.
이 표2는 본 실시형태의 횡형 홀소자를 실제의 가정용 전력량계에 탑재한 경우의 전류특성을 나타내는 도면이다. 측정전류의 범위는 1∼30A이다. 전력측정오차는 역률 1.0인때에 0.7%를 나타내는 결과가 얻어졌다. 또한 본 실시형태의 홀소자에는 제23a도, 제23b도(제10실시형태)의 MOS게이트 구조를 기닌 횡형 홀소자도 적용할 수 있다.
이상 본 발명의 각 실시형태를 설명했는데, 본 발명은 이상의 실시형태에 한정되는 것은 아니다. 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지 변형이 가능하다.

Claims (20)

  1. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 제1의 제2도전형반도체층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면에 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층 표면에서 상기 제1및 제2의 제1도전형반도체층과 다른 위치에 형성된 복수의 제2의 제2도전형반도체층을 구비하고 있는 것을 특징으로 하는 횡형 홀소자.
  2. 제2도전형의 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 제2도전형반도체층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 각각 형성된 전류공급전극과, 상기 제1도전형활성층 표면에 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 각각 형성된 센서전극과, 상기 제1도전형활성층 낮은 저항을 갖고, 상기 제1도전형활성층과 상기 기판의 사이에 선택적으로 또는 전면적으로 형성된 제3의 제1도전형반도체층을 구비하고 있는 것을 특징으로 하는 횡형 홀소자.
  3. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면에 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제2의 제1도전형활성층과 상기 기판의 사이에 형성된 절연막을 구비하고 있는 것을 특징으로 하는 횡형 홀소자.
  4. 제2도전형기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면에 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층과 상기 제2도전형기판의 사이에 형성된 제3의 제1도전형반도체층과, 상기 제3의 제1도전형반도체층상에 선택적으로 형성되어 상기 제1도전형활성층보다도 낮은 저항의 제1의 제2도전형반도체층을 구비하고, 상기 제1도전형홀성층 표면으로부터 상기 제1및 제2의 제1도전형반도체층을 둘러싸도록 상기 제1의 제2도전형반도체층에 도달하는 깊이의 제2의 제2도전형반도체층이 형성되어 있는 것을 특징으로 하는 횡형 홀소자.
  5. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면에 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층 표면에서 상기 제1및 제2의 제1도전형반도체층과 다른 위치에 형성된 복수의 제2도전형반도체층과 상기 제2도전형 반도체층상에 개별적으로 형성된 게이트전극, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막을 구비하고 있는 것을 특징으로 하는 횡형 홀소자.
  6. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층 표면에서 상기 제1및 제2의 제1도전형반도체층과 다른 위치에 형성된 복수의 제2도전형반도체층과 상기 제2도전형반도체층상에 개별적으로 형성된 게이트전극과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막을 구비하고, 상기 제1도전형활성층의 두께가 3.5∼6μm의 범위내에 있으며, 상기 제2도전형반도체층의 두께가 1μm이하인 것을 특징으로 하는 횡형 홀소자.
  7. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막을 구비하고, 상기 제1도전형활성층의 두께가 0.5∼9μm의 범위내에 있는것을 특징으로 하는 횡형 홀소자.
  8. 제1도전형기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층과 상기 제1도전형기판의 사이에 형성된 제1의 제2도전형반도체층과 상기 제1도전형활성층 표면에서 상기 제1및 제2의 제1도전형반도체층을 둘러싸도록 상기 제1의 제2도전형반도체층에 도달하는 깊이까지 형성된 제2의 제2도전형반도체층을 구비하고, 상기 제1의 제1도전형활성층의 두께가 1.5∼3μm의 범위내에 있는 것을 특징으로 하는 횡형 홀소자.
  9. 제3항에 있어서, 상기 소자분리층으로 둘러싸여진 상기 제1도 전형활성층상에 형성된 게이트절연막과, 상기 게이트절연막상에서 상기 각 전류공급전극 및 상기 각 센서전극과는 다른 위치에 형성된 복수의 게이트전극을 구비하고 있는 것을 특징으로 하는 횡형 홀소자.
  10. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층 표면에서 상기 제1및 제2의 제1도전형반도체층과 다른 위치에 형성된 복수의 제2도전형반도체층과 상기 제2도전형반도체층상에 개별적으로 형성된 게이트전극과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막을 구비한 횡형 홀소자를 4개 구비하고, 상기 각 횡형 홀소자는 서로 90도 경사하여 배치되고, 상기 각 횡형 홀소자의 서로에 대응하는 전류공급전극끼리가 병렬로 오르소고날접속되고, 상기 각 횡형 홀소자의 서로에 대응하는 센서전극끼리의 병렬로 오르소고날접속되며, 상기 각 횡형 홀소자의 게이트전극끼리가 임의로 접속되어 있는 것을 특징으로하는 횡형 홀디바이스.
  11. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막과, 상기 소자분리층으로 둘러싸여진 상기 제1도전형활성층상에 형성된 게이트절연막과, 상기 게이트절연막상에서 상기 각 전류공급전극 및 상기 각 센서전극과는 다른위치에 형성된 북수의 게이트전극을 구비한 횡형홀소자를 4개 구비하고, 상기 각 횡형 홀소자는 서로 90도 경사하여 배치되고, 상기 각 횡형 홀소자의 서로에 대응하는 전류공급전극끼리가 병렬로 오르소고날접속되고, 상기 각 횡형 홀소자의 게이트전극끼리가 임의로 접속되어 있는 것을 특징으로하는 횡형 홀디바이스.
  12. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층 표면에서 상기 제1및 제2의 제1도전형반도체층과 다른 위치에 형성된 복수의 제2도전형반도체층과 상기 제2도전형반도체층상에 개별적으로 형성된 게이트전극과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막을 구비하고, 상기 한쌍의 전류공급전극간에 피측정계의 전압에 정비례한 전류가 흐르고, 피측정계의 전류에 정비례한 상기 자계가 인가되며, 상기 한쌍의 센서전극간에 상기 피측정계의 전압과 전류의 곱에 정비례한 홀전압이 출력됨으로써 전력검출소자로서 이용되는 것을 특징으로 하는 횡형 홀소자.
  13. 기판과, 상기 기판상에 형성된 제1도전형활성층과, 상기 제1도전형활성층 표면에 서로 소정의 거리를 두고 선택적으로 형성된 고불순물농도이며 한쌍의 제1의 제1도전형반도체층과, 상기 한쌍의 제1의 제1도전형반도체층상에 개별적으로 형성된 전류공급전극과, 상기 제1도전형활성층 표면의 상기 제1의 제1도전형반도체층과는 다른 위치에 서로 소정의 거리를 두고 형성된 고불순물농도이며 한쌍의 제2의 제1도전형반도체층과, 상기 한쌍의 제2의 제1도전형반도체층상에 개별적으로 형성된 센서전극과, 상기 제1도전형활성층을 둘러싸도록, 또한 상기 기판에 도달하는 깊이까지 형성된 소자분리층 및 상기 제1도전형활성층과 상기 기판의 사이에 형성된 절연막과, 상기 소자분리층으로 둘러싸여진 상기 제1도전형활성층상에 형성된 게이트 절연막과, 상기 게이트절연막상에서 상기 각 전류공급전극 및 상기 각 센서전극과는 다른 위치에 형성된 복수의 게이트전극을 구비하고, 상기 한쌍의 전류공급전극 사이에 피측정계의 전압에 정비례한 전류가 흐르고, 피측정계의 전류에 정비례한 상기 자계가 인가되며, 상기 한쌍의 센서전극간에 상기 피측정계의 전압과 전류의 곱에 정비례한 홀전압이 출력됨으로써 전력검출소자로서 이용되는 것을 특징으로 하는 횡형 홀소자.
  14. 제5항에 있어서, 상기 제1도전형활성층의 두께와 상기 제2도전형반도체층의 두께의 차이분 2∼5μm의 범위내에 있는 것을 특징으로 하는 횡형 홀소자.
  15. 제3항에 있어서, 상기 절연막을 두께는0.3∼2μm의 범위내에 있는 것을 특징으로 하는 횡형 홀소자.
  16. 제5항에 있어서, 상기 각 제2도전형반도체층은 상기 한쌍의 제1의 제1도전형반도체층 상호의 중심을 잇는 직선과 상기 한쌍의 제2의 제1도전형반도체층 상호의 중심을 잇는 직선의 교차점으로 부터 어긋난 위치에 형성되어 있는 것을 특징으로 하는 횡형 홀소자.
  17. 제5항에 있어서 상기 각 제2도전형반도체층은 상기 한쌍의 제1의 제1도전형반도체층 상호를 잇는 직선으로부터 벗어난 위치에 형성되어 있는 것을 특징으로 하는 횡형 홀소자.
  18. 제5항에 있어서, 상기 각 제2도전형반도체층은 상기 한쌍의 제2의 제1도전형반도체층 상호를 중심을 잇는 직선으로부터 벗어난 위치에 형성되어 있는 것을 특징으로 하는 횡형 홀소자.
  19. 제5항에 있어서, 상기 소자분리층은 절연체 또는 제2의 제2도전형반도체층으로 형성되어 있는 것을 특징으로 하는 횡형 홀소자.
  20. 제3항에 있어서, 상기 소자분리층은 절연체 또는 제2의 제2도전형반도체층으로 형성되어 있는 것을 특징으로 하는 횡형 홀소자.
KR1019960009302A 1995-03-30 1996-03-29 횡형 홀소자 KR100204872B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP95-072681 1995-03-30
JP7268195 1995-03-30
JP95-178779 1995-07-14
JP17877995A JP3602611B2 (ja) 1995-03-30 1995-07-14 横型ホール素子

Publications (2)

Publication Number Publication Date
KR960036163A KR960036163A (ko) 1996-10-28
KR100204872B1 true KR100204872B1 (ko) 1999-06-15

Family

ID=26413824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960009302A KR100204872B1 (ko) 1995-03-30 1996-03-29 횡형 홀소자

Country Status (7)

Country Link
US (1) US5679973A (ko)
EP (1) EP0735600B1 (ko)
JP (1) JP3602611B2 (ko)
KR (1) KR100204872B1 (ko)
CN (1) CN1126183C (ko)
DE (1) DE69635003T2 (ko)
TW (1) TW307924B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270773A (ja) * 1997-03-26 1998-10-09 Toshiba Corp ホール素子
JPH11183579A (ja) * 1997-12-17 1999-07-09 Toshiba Corp ホール素子、及びホール素子を用いた検出装置
EP1129495B1 (en) * 1998-07-02 2006-08-23 Austria Mikro Systeme International (AMS) Integrated hall device
US6392400B1 (en) * 1998-10-08 2002-05-21 Schlumberger Resource Management Services High linearity, low offset interface for Hall effect devices
DE19857275A1 (de) * 1998-12-11 2000-06-15 Johannes V Kluge Integrierbarer Magnetfeldsensor aus Halbleitermaterial
FR2799579B1 (fr) * 1999-10-08 2001-11-30 Schlumberger Ind Sa Capteur a effet hall et circuit integre comprenant un tel capteur
US6492697B1 (en) 2000-04-04 2002-12-10 Honeywell International Inc. Hall-effect element with integrated offset control and method for operating hall-effect element to reduce null offset
DE10240404A1 (de) * 2002-09-02 2004-03-18 Austriamicrosystems Ag Hall-Sensor und Verfahren zu dessen Betrieb
JP2005333103A (ja) * 2004-03-30 2005-12-02 Denso Corp 縦型ホール素子およびその製造方法
JP2006179594A (ja) * 2004-12-21 2006-07-06 Denso Corp ホール素子
US7205622B2 (en) * 2005-01-20 2007-04-17 Honeywell International Inc. Vertical hall effect device
US8085035B2 (en) * 2006-04-03 2011-12-27 Asahi Kasei Emd Corporation Hall element and magnetic sensor
JP5815986B2 (ja) * 2010-07-05 2015-11-17 セイコーインスツル株式会社 ホールセンサ
TWI469254B (zh) * 2011-12-29 2015-01-11 Ind Tech Res Inst 具多重電性通道的微機電裝置及其製作方法
US9274183B2 (en) 2012-06-22 2016-03-01 Infineon Technologies Ag Vertical hall device comprising first and second contact interconnections
US8981504B2 (en) 2012-06-22 2015-03-17 Infineon Technologies Ag Vertical hall sensor with series-connected hall effect regions
US8723515B2 (en) 2012-07-05 2014-05-13 Infineon Technologies Ag Vertical hall sensor circuit comprising stress compensation circuit
JP6085460B2 (ja) * 2012-12-10 2017-02-22 旭化成エレクトロニクス株式会社 ホール素子及びその製造方法
US9082773B2 (en) * 2013-01-30 2015-07-14 Infineon Technologies Ag Integrated circuit, semiconductor device and method of manufacturing a semiconductor device
KR102019514B1 (ko) * 2013-06-28 2019-11-15 매그나칩 반도체 유한회사 반도체 기반의 홀 센서
KR102116147B1 (ko) * 2014-03-06 2020-05-28 매그나칩 반도체 유한회사 매립형 마그네틱 센서
TWI619280B (zh) * 2014-04-01 2018-03-21 友達光電股份有限公司 感測元件
KR102174724B1 (ko) * 2014-04-30 2020-11-06 주식회사 해치텍 복수의 홀 센서그룹을 이용한 센싱 시스템 및 이를 이용한 장치
US9279864B2 (en) * 2014-05-16 2016-03-08 Infineon Technologies Ag Sensor device and sensor arrangement
EP2966462B1 (en) * 2014-07-11 2022-04-20 Senis AG Vertical hall device
JP6483418B2 (ja) 2014-11-27 2019-03-13 エイブリック株式会社 ホールセンサおよびホールセンサの温度によるオフセットの補償方法
CN108075036B (zh) * 2016-11-18 2021-08-13 旭化成微电子株式会社 霍尔元件以及霍尔元件的制造方法
US10211392B2 (en) * 2017-01-10 2019-02-19 Globalfoundries Singapore Pte. Ltd. Hall element for 3-D sensing and method for producing the same
JP2018148166A (ja) * 2017-03-09 2018-09-20 エイブリック株式会社 半導体装置
US10520559B2 (en) * 2017-08-14 2019-12-31 Allegro Microsystems, Llc Arrangements for Hall effect elements and vertical epi resistors upon a substrate
JP2019201097A (ja) 2018-05-16 2019-11-21 エイブリック株式会社 半導体装置
CN109755381B (zh) * 2018-12-24 2023-08-29 合肥中感微电子有限公司 霍尔传感器及其制造方法
DE102019003481B3 (de) 2019-05-16 2020-06-18 Tdk-Micronas Gmbh Hallsensorstruktur
CN111416035B (zh) * 2020-03-26 2023-02-07 中国科学院微电子研究所 非易失霍尔传感器及其制造方法、测试方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT991979B (ko) * 1972-07-27 1975-08-30 Texas Instruments Inc
JPS58153384A (ja) * 1982-03-05 1983-09-12 Asahi Chem Ind Co Ltd 磁電変換素子及び磁電変換素子の製造方法
CH662905A5 (de) * 1983-12-19 1987-10-30 Landis & Gyr Ag Integrierbares hallelement.
DD234752A1 (de) * 1985-02-14 1986-04-09 Karl Marx Stadt Tech Hochschul Anordnung zur positionierung magnetischer felder
JPH065795B2 (ja) * 1985-02-18 1994-01-19 富士通株式会社 半導体装置
CH668146A5 (de) * 1985-05-22 1988-11-30 Landis & Gyr Ag Einrichtung mit einem hallelement in integrierter halbleitertechnologie.
CH669068A5 (de) * 1986-04-29 1989-02-15 Landis & Gyr Ag Integrierbares hallelement.
JPH0311679A (ja) * 1989-06-08 1991-01-18 Mitsubishi Petrochem Co Ltd ホールデバイス
JPH0311677A (ja) * 1989-06-08 1991-01-18 Mitsubishi Petrochem Co Ltd ラテラルホール素子
JPH0311669A (ja) * 1989-06-08 1991-01-18 Mitsubishi Petrochem Co Ltd 磁気トランジスタ
US4939563A (en) * 1989-08-18 1990-07-03 Ibm Corporation Double carrier deflection high sensitivity magnetic sensor
US5179429A (en) * 1992-03-30 1993-01-12 Motorola, Inc. Magnetic field sensor with split collector contacts for high sensitivity
JPH05335649A (ja) * 1992-06-03 1993-12-17 Res Dev Corp Of Japan ホール素子
EP0590222A1 (en) * 1992-09-30 1994-04-06 STMicroelectronics S.r.l. Magnetic position sensor
US5323050A (en) * 1993-06-01 1994-06-21 Motorola, Inc. Collector arrangement for magnetotransistor
RU2072590C1 (ru) * 1994-01-14 1997-01-27 Акционерное общество закрытого типа "VL" Магнитоуправляемая логическая ячейка

Also Published As

Publication number Publication date
CN1136714A (zh) 1996-11-27
CN1126183C (zh) 2003-10-29
JP3602611B2 (ja) 2004-12-15
DE69635003D1 (de) 2005-09-08
TW307924B (ko) 1997-06-11
EP0735600A3 (en) 1999-09-29
DE69635003T2 (de) 2006-06-01
JPH08330646A (ja) 1996-12-13
EP0735600A2 (en) 1996-10-02
US5679973A (en) 1997-10-21
KR960036163A (ko) 1996-10-28
EP0735600B1 (en) 2005-08-03

Similar Documents

Publication Publication Date Title
KR100204872B1 (ko) 횡형 홀소자
KR940001298B1 (ko) 집적회로에 집적가능한 홀소자를 구비한 장치
US8427140B2 (en) Hall sensor
US8466526B2 (en) Hall sensor for eliminating offset voltage
EP2746799B1 (en) Semiconductor magnetic field sensors
US4673964A (en) Buried Hall element
JP3344138B2 (ja) 半導体複合センサ
JPH01251763A (ja) 縦型ホール素子と集積化磁気センサ
US4100563A (en) Semiconductor magnetic transducers
US5412993A (en) Pressure detection gage for semiconductor pressure sensor
US11009529B2 (en) Semiconductor circuits, devices and methods
CA1220874A (en) Integrated circuit with stress isolated hall element
US5920090A (en) Switched magnetic field sensitive field effect transistor device
JP3471986B2 (ja) ホール素子及びそれを用いた電力量計
RU2515377C1 (ru) Ортогональный магнитотранзисторный преобразователь
US20190267539A1 (en) Hall effect sensors with a metal layer comprising an interconnect and a trace
RU2550756C1 (ru) Трехколлекторный биполярный магнитотранзистор с ортогональными потоками носителей заряда
KR20220030901A (ko) 스트레인 게이지 및 스트레인 측정 조립체
JPH10270773A (ja) ホール素子
JP2002162303A (ja) 圧力センサ
CN108574040A (zh) 半导体装置
JP2016152335A (ja) 半導体装置
RU2055422C1 (ru) Интегральный элемент холла
KR20190131438A (ko) 반도체 장치
JPH04261038A (ja) 電圧検出方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030228

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee