JPH0311677A - ラテラルホール素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はｐ形のシリコン基板上にｎエピタキシャル層を
形成して作成されたラテラルホール素子に関するもので
ある。

［従来の技術］ 磁界を検出する磁電変換素子として、ラテラル・ホール
素子が知られている。このような素子は電圧出力型であ
るため、扱い易いという特徴かある。いま、第２図のよ
うなポール素子２１を考える。素子２１の面に垂直な磁
束密度をＢ、このホール素子に通電される全電流を工、
素子の厚さをｄとすると、電流に対して直角の方向の端
子に発生ずるホール電圧Ｖ　１１は、 Ｖ　ｌ（＝　Ｒ１１・工・Ｂ／ｄ　　　　　・・・（１
）となる。ここで、Ｒｏはホール係数である。この式に
より、素子の厚さｄを小さくすることにより、ホール電
圧ｖｌ＋を大きくすること、即ち、ホール素子の感度を
向」ニすることができる。

Ｕ発明か解決しようとする課題］ 一般的に、ホール素子の低コスト化、集積化なとによる
１チツプエＣ形成のため、このようなホール素子はバイ
ポーラ・プロセスにより作成される。従って、素子の厚
さｄは、そのプロセスに依存した一定の値、即ち、ｎエ
ピタキシャル層の厚さになるため、ポール素子の感度の
向上が図れないという問題があった。

本発明は上記従来例に鑑みてなされたもので、バイポー
ラ・プロセスによるホール素子の製造工程を生かし、ｎ
エピタキシャル層にベースポロン拡散によりｐ層を形成
することにより、キャリアの通過する幅を実質的に狭め
て感度向上、低消費電力及び経年変化を向」ニさせたラ
テラルホール素子を提供することを目的とする。

［課題を解決するだめの手段］ 上記目的を達成するために本発明のラテラルホール素子
は以下の様な構成からなる。即ち、ｐ形基板」二にｎエ
ピタキシャル層を成長させて形成されたラテラルホール
素子であって、前記ｎエピタキシャル層上に形成された
少なくとも１対の人力電極と、前記ｎエピタキシャル層
上に形成されたホール電圧を出力するための少なくとも
１対の出力端子と、前記ｎエピタキシャル層にベースポ
ロン拡散によりｐ層を形成し、前記入力電極と出力端子
間での多数キャリアの通過領域を狭めている。

［作用］ 以上の構成において、ｎエピタキシャル層にベースポロ
ン拡散によりｐ層を形成し、ｎエピタキシャル層」二に
形成された少なくとも１対の入力電極と、ｎエピタキシ
ャル層上に形成されたホール電圧を出力するだめの少な
くとも１対の出力端子間での、多数キャリアの通過領域
を狭めることにより、ホール電圧の出力感度を高めてい
る。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

本実施例のラテラルポール素子を説明する前に、第３図
を参照して従来のラテラルホール素子３０の構造につい
て説明する。ここで、ラテラルホール素子とは、チップ
面に対しキャリアの流れる方向が水平となるホール素子
のことである。第３図で、３１．３２はホール素子３０
に電流■を通電するための入力電極、３３．３４はこの
ホール素子３０で発生ずるホール電圧Ｖ　Ｈを取出すた
めのホール電極である。３９はホール素子３０のＡ−Ａ
’　断面形状を示す図である。

３７ばｎエピタキシャル（ｎ−ｅｐｉ）層、３８はｐサ
ブストレート（ｐ形基板）、３２．３４は電極を構成し
ているｎ＋部である。３５．３６ばｐｎ接合により電子
に対する絶縁分離壁を形成しているｐ部分である。ここ
で、第３図のホール素子３０の垂直方向に磁界Ｂがかけ
られると、電極３１．３２を流れる電流が磁界Ｂによっ
て曲げられ、前述した第１式に従って電極３３．３４に
電圧（ボール電圧ｖＨ）が発生ずる。ここで、前述した
第１式のｄの値は、ｎエピタキシャル層３７の厚さｄ。

に対応している。

ホール素子３０の製造過程において、この厚さを制御す
るには、ｐ形のＳＩ基板上にｎエピタキシャル層を形成
する際、この層の成長速度を原料の供給量や温度及び時
間等で極めて正確に制御する必要がある。本発明はこの
ｎエピタキシャル層の成長は従来の製造工程と同様に行
ない、このｎエピタキシャル層にボロンを拡散させてキ
ャリアの通過する範囲（幅）を狭め、実質的に厚さｄを
小さくすることにより磁界（Ｂ）に対するホール電圧（
Ｖ＋＋）を大きくしようとするものである。

［ホール素子の説明　（第１図）］ 第１図は実施例のホール素子１０の形状及びその断面を
示す図で、第３図の従来のホール素子３０と共通する部
分は同一番号で示している。

第１図において、１１．１２は電流を通電する入力電極
、１３．１４はホール電圧ＶＨを出力するホール電極で
ある。１８はホール素子１０のＢＢ′の断面形状を示し
ており、第３図と比較すると明らかなように、ｎエピタ
キシャル層３７に複数のｐ形部分が形成されている。こ
れは、従来のバイポーラ・プロセスと同様に、ｐ形シリ
コン基板３８に熱拡散などによりｎエピタキシャル層３
７を成長させ、熱拡散あるいはイオン注入等により、絶
縁分離壁であるｐ層３５．３６を形成している。そして
、次に、ｎエピタキシャル層３７にベース・ボロン拡散
により９層１５〜１７を形成したものである。

これにより、ｎエピタキシャル層３７の多数キャリアで
ある電子はｐ層部分を通過できないため、ｎエピタキシ
ャル層３７におけるキャリアの移動する領域の幅が（１
＋　　（ｄ＋　＜ｄ。）に狭められる。この２層部分１
７の深さは好ましくは、ｎエピタキシャル層３７の約１
０〜９０％程度とし、このｎエピタキシャル層３７の厚
みは約１７μｍとしている。このようにして、前述した
第１式によりホール電圧■□が大きくなり、感度が向上
することがわかる。

また、この９層部分１５〜１７を形成することにより、
経年変化を防止できる効果かある。

［他の実施例］ ■第１図において、供給電極１１．１２とホール電極１
３．１４の各端子と絶縁分離壁３５．３６との距離を素
子実装上の範囲内で最大限に取り（ここでは５０μｍ以
上とし、好ましくは８０〜１０００ｇ’ｍの範囲に取る
）、マスク合せなどのズレにより生じるオフセット電圧
を軽減することができる。

■ホール電圧の関係式 ％式％（２） ここで、■は駆動電圧、Ｗはホール素子の幅、μは電子
移動度、Ｌはホール素子の長さである。

この第２式より、ホール素子の長さＬを短くし、ホール
素子の幅Ｗを広くすることによりホル電圧ｖＨを大きく
して、感度を向上させることができることがわかる。従
って、電流供給用電極１１．１２の距離（Ｌ）とホール
電極１３．１４の距離（Ｗ）とを変化させることにより
、ホール素子の感度を更に高めることができる。

以上説明したように本実施例のホール素子によれば、微
少磁界が検出でき、出力されるホール電圧も磁界の強さ
に比例したものになるため、ＤＣ成分からＡＣ成分まで
の加速度を検出できる新型の加速度センサが開発できる
可能性がある。

また、このホール素子は、地磁気や流量、膜圧及び方位
などを検出する多種多様なセンサに応用できる。

またさらに、本実施例のホール素子によれば、バイポー
ラ・プロセスによるシリコンに形成したラテラルホール
素子であるため、その信号処理回路などを含めた１デツ
プ化が可能となり、インテリジェント・センサの開発が
可能になる。

［発明の効果］ 以上説明したように本発明によれば、バイポーラ・プロ
セスによるホール素子の製造工程を生かし、ｎエピタキ
シャル層にベースボロン拡散により９層を形成すること
により、キャリアの通過する幅を実質的に狭めることに
より、感度向上、低消費電力及び経年変化を向上できる
効果がある。

【図面の簡単な説明】

第１図は実施例のホール素子の形状及びその断面形状を
示す図、 第２図はホール素子の基本構造を示す図、そし１ ２ て 第３図は従来のホール素子の形状及びその断面形状を示
す図である。 図中、１０・・・ホール素子、１１．１２・・・入力電
極、１３．１４・・・ホール電圧の出力端子、１５〜１
７・・・ｐ層部分、３５．３６・・・絶縁分離壁、３７
・・・ｎエピタキシャル層、３８・・・ｐ形基板（サブ
ストレート）である。

Claims (2)

【特許請求の範囲】
1. （１）ｐ形基板上にｎエピタキシャル層を成長させて形
   成されたラテラルホール素子であつて、前記ｎエピタキ
   シャル層上に形成された少なくとも１対の入力電極と、 前記ｎエピタキシャル層上に形成されたホール電圧を出
   力するための少なくとも１対の出力端子と、 前記ｎエピタキシャル層にベースボロン拡散によりｐ層
   を形成し、前記入力電極と出力端子間での多数キャリア
   の通過領域を狭めたことを特徴とするラテラルホール素
   子。
2. （２）前記入力電極と出力端子のそれぞれとホール素子
   の絶縁分離壁との距離を８０〜１０００μｍの範囲内と
   することを特徴とする請求項第１項に記載のラテラルホ
   ール素子。