JPH0311678A - ラテラルホール素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はｐ形のシリコン基板上にｎエピタキシャル層を
形成して作成されたラテラルホール素子に関するもので
ある。

［従来の技術］ 磁界を検出する磁電変換素子として、ラテラル・ホール
素子が知られている。このような素子は電圧出力型であ
るため、扱い易いという特徴がある。いま、第２図のよ
うなホール素子２１を考える。素子２１の面に垂直な磁
束密度なり、このホール素子に通電される全電流をＩ、
素子の厚さをｄとすると、電流に対して直角の方向の端
子に発生するホール電圧Ｖ、は、 Ｖ、＝Ｒ，・Ｉ　−Ｂ／ｄ　　　　　・　（１）となる
。ここで、Ｒｏはホール係数である。この式により、素
子の厚さｄを小さくすることにより、ホール電圧ＶＨを
大きくすること、即ち、ホール素子の感度を向上するこ
とができる。

［発明が解決しようとする課題］ 一般的に、ホール素子の低コスト化、集積化などによる
１チツプＩＣ形成のため、このようなホール素子はバイ
ポーラ・プロセスにより作成される。従って、素子の厚
さｄは、そのプロセスに依存した一定の値、即ち、ｎエ
ピタキシャル層の厚さになるため、ホール素子の感度の
向上が図れないという問題があった。

本発明は上記従来例に鑑みてなされたもので、バイポー
ラ・プロセスによるホール素子の製造工程を生かし、ｎ
エピタキシャル層に溝充填分離により絶縁層を形成する
ことにより、キャリアの２通過する幅を実質的に狭めて
、感度向上、低消費電力及び経年変化を向上させたラテ
ラルホール素子を提供することを目的とする。

また、ｎエピタキシャル層を流れる電流の方向を水平方
向に規定することにより、磁界に対する感度をより向上
できるラテラルホール素子を提供することを目的とする
。

［課題を解決するための手段］ 上記目的を達成するために本発明のラテラルホール素子
は以下の様な構成からなる。即ち、ｐ形基板上にｎエピ
タキシャル層を成長させて形成されたラテラルホール素
子であって、前記ｎエピタキシャル層上に形成された少
なくとも１対の入力電極と、前記ｎエピタキシャル層上
に形成されたホール電圧を出力するための少なくとも１
対の出力端子と、前記ｎエピタキシャル層に溝充填分離
により絶縁層を形成し、前記入力電極と出力端子間での
多数キャリアの通過領域を狭めている。

また他の発明によれば、前記絶縁層の断面形状は矩形で
あり、前記絶縁層の底辺は前記ｐ形基板に略平行に構成
されている。

［作用］ 以上の構成において、ｎエピタキシャル層に溝充填分離
により絶縁層を形成し、ｎエピタキシャル層上に形成さ
れた少なくとも１対の入力電極と、ｎエピタキシャル層
上に形成されたホール電圧を出力するための少なくとも
１対の出力端子間での多数キャリアの通過領域を狭めて
いる。

また他の発明の構成によれば、絶縁層の断面形状は矩形
であり、その絶縁層の底辺はｐ形基板に略平行に構成さ
れている。これにより、ｎエピタキシャル層内を移動す
るキャリアの移動方向は水平方向に規定されるため、磁
界を検出する感度が向上することになる。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

本実施例のラテラルホール素子を説明する前に、第３図
を参照して従来のラテラルホール素子３０の構造につい
て説明する。なお、ここでラテラルホール素子とは、チ
ップ面に対しキャリアの流れる方向が水平となるホール
素子である。第３図で、３１．３２はホール素子３０に
電流■を通電するための入力電極、３３．３４はこのホ
ール素子３０で発生するホール電圧ＶＨを取出すための
ホール電極である。３９はホール素子３０のＡ−Ａ’断
面形状を示す図である。

３７はｎエピタキシャル（ｎ−ｅｐｉ）層、３８はｐサ
ブストレート（ｐ形基板）、３２．３４は電極を構成し
ているｎ＋部である。３５．３６はｐ−ｎ接合により電
子に対する絶縁分離壁を形成しているｐ部分である。こ
こで、第３図のホール素子３０の垂直方向に磁界Ｂがか
けられると、電極３１．３２を流れる電流が磁界Ｂによ
って曲げられ、前述した第１式に従って電極３３．３４
に電圧（ホール電圧ＶＨ）が発生する。ここで、前述し
た第１式のｄの値は、ｎエピタキシャル層３７の厚みｄ
ｏに対応している。

ホール素子３０の製造過程において、この厚みを制御す
るには、ｐ形のＳ１基板上にｎエピタキシャル層を形成
する際、この層の成長速度を原料の供給量や温度及び時
間等で極めて正確に制御する必要がある。本発明はこの
ｎエピタキシャル層の成長は従来の製造工程と同様に行
ない、このｎエピタキシャル層に溝充填分離により絶縁
層を形成してキャリアの通過する範囲（幅）を狭め、実
質的に厚さｄを小さくするとともに、ｎエピタキシャル
層３７内のキャリアの移動方向を水平方向に規定するこ
とにより、磁界（Ｂ）に対するホール電圧（ＶＨ）を大
きくして感度を上げようとするものである。

［ホール素子の説明　（第１図）］ 第１図は実施例のホール素子１０の形状及びその断面を
示す図で、第３図の従来のホール素子３０と共通する部
分は同一番号で示している。

第１図において、１１．１２は電流を通電する入力電極
、１３．１４はホール電圧■１を出力するホール電極で
ある。１８はホール素子１０のＢ−Ｂ’の断面形状を示
している。ここでは、従来のバイポーラ・プロセスと同
様に、ｐ形シリコン基板３８に熱拡散などによりｎエピ
タキシャル層３７を成長させ、熱拡散あるいはイオン注
入により絶縁分離壁であるｐ層３５．３６を形成してい
る。

１５〜１７で示された部分は、ＲＩ　Ｅ　（Ｒｅａｃｔ
−ｉｖｅ　ｔｏｎ　ｅｔｃｈｉｎｇ）を用いた加工技術
により、幅の狭い溝（トレンチ）を形成し、その溝にベ
ースボロン拡散などによりｐ層を形成した部分である。

そして、さらにこの９層１５〜１７の内側部分２２〜２
４のそれぞれは、ポリイミド等により充填されて、絶縁
層を形成している（トレンチ・アイソレーション）。こ
のようなトレンチ（Ｊ）構造にすることにより、絶縁層
２３の断面形状を矩形にできるため、電極１１と１２の
間を流れる電流（多数キャリアの移動）の方向の斜め方
向の成分をなくすことができるため、ｎエピタキシャル
層３７内の電流の流れる方向（多数キャリアの移動方向
）は水平方向になる。

このように、ｎエピタキシャル層３７内で多数キャリア
が水平方向に移動する経路を長くすることにより、磁界
による影響を受けるキャリアの移動距離を長くとれるた
め、ホール素子としての感度が向上することになる。ま
た、前述した第１式により、ｎエピタキシャル層３７内
における多数キャリアの移動する幅が狭められるため、
所定の磁界Ｂに対するホール電圧■□が大きくなり、感
度が向上することがわかる。なお、この実施例では、ト
レンチ部分２３の深さはｎエピタキシャル層３７の約１
０〜９０％とし、このｎエピタキシャル層３７の深さは
約１７μｍとしている。

［他の実施例］ ■第１図において、供給電極１１．１２とホール電極１
３．１４の各端子と絶縁分離壁３５．３６との距離を素
子実装上の範囲内で最大限に取り（ここでは５０μｍ以
上とし、好ましくは８０〜１０００μｍの範囲に取る）
、マスク合せなどのズレにより生じるオフセット電圧を
軽減することができる。

■ホール電圧の関係式 ％式％（２） ここで、■は駆動電圧、Ｗはホール素子の幅、μは電子
移動度、Ｌはホール素子の長さである。

この第２式より、ホール素子の長さしを短くし、ホール
素子の幅（Ｗ）を広くすることによりホール電圧Ｖ　Ｈ
を犬きくして、感度を向上させることができることがわ
かる。従って、電流供給用電極１１．１２の距離（Ｌ）
と、ホール電極１３．１４の距離（Ｗ）とを変化させる
ことによ１ ２ す、ホール素子の感度を更に高めることができる。

■またさらに本実施例によれば、ホール素子のアイソレ
ーションを９層部分３５．３６で形成するようにしたが
、この部分をトレンチ構造にして絶縁することにより、
さらに集積度を上げることができる。

以上説明したように本実施例のホール素子によれば、微
少磁界が検出でき、出力されるホール電圧も磁界の強さ
に比例したものになるため、ＤＣ成分からＡＣ成分まで
の加速度を検出できる新型の加速度センサが開発できる
可能性がある。

また、このホール素子は、地磁気や流量、膜圧及び方位
などを検出する多種多様なセンサに応用できる。

またさらに、本実施例のホール素子によれば、バイポー
ラ・プロセスによるシリコンに形成したラテラルホール
素子であるため、その信号処理回路などを含めた１チツ
プ化が可能となり、インテリジェント・センサの開発が
可能になる。

［発明の効果］ 以上説明したように本発明によれば、バイポーラ・プロ
セスによるホール素子の製造工程を生かし、ｎエピタキ
シャル層に溝充填分離により絶縁層を形成することによ
り、キャリアの通過する幅を実質的に狭めるとともに、
キャリアの移動方向を水平方向にすることにより、感度
向上、低消費電力及び経年変化を向上できる効果がある
。

【図面の簡単な説明】

第１図は実施例のホール素子の形状及びその断面形状を
示す図、 第２図はホール素子の基本構造を示す図、そし第３図は
従来のホール素子の形状及びその断面形状を示す図であ
る。 図中、１０・・・ホール素子、１１．１２・・・入力電
極、１３．１４・・・ホール電圧の出力端子、１５〜１
７・・・トレンチのｐ層部分、２２〜２４・・・トレン
チ（溝充填部）、３５．３６・・・絶縁分離壁、３７・
・・ｎエピタキシャル層、３８・・・ｐ形基板（サブス
トレート）である。

Claims (2)

【特許請求の範囲】
1. （１）ｐ形基板上にｎエピタキシャル層を成長させて形
   成されたラテラルホール素子であつて、前記ｎエピタキ
   シャル層上に形成された少なくとも１対の入力電極と、 前記ｎエピタキシャル層上に形成されたホール電圧を出
   力するための少なくとも１対の出力端子と、 前記ｎエピタキシャル層に溝充填分離により絶縁層を形
   成し、前記入力電極と出力端子間での多数キャリアの通
   過領域を狭めたことを特徴とするラテラルホール素子。
2. （２）前記絶縁層の断面形状は矩形であり、前記絶縁層
   の底辺は前記ｐ形基板に略平行であることを特徴とする
   請求項第１項に記載のラテラルホール素子。