KR20040050518A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 게이트산화막과 게이트도전막 및 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막을 역기울기(Negative slope)를 갖도록 패터닝하는 단계와, 상기 게이트도전막과 게이트산화막을 식각하여 패터닝된 하드마스크막의 하부 폭과 동일한 폭을 가지면서 수직 기울기를 갖는 게이트를 형성하는 단계와, 상기 역기울기를 갖도록 패터닝된 하드마스크막의 측면에 버퍼산화막이 얇게 증착되거나 증착되지 않는 조건으로 상기 기판의 전 영역 상에 버퍼산화막과 질화막을 차례로 증착하는 단계와, 상기 질화막과 버퍼산화막을 블랭킷 식각하여 상기 역기울기를 갖는 하드마스크막을 포함한 게이트의 양측벽에 게이트 스페이서를 형성하는 단계와, 상기 기판 결과물 상에 층간절연막을 증착하는 단계와, 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계를 포함한다. 본 발명에 따르면, 하드마스크막을 역기울기를 갖도록 패터닝함에 따라 버퍼산화막이 이러한 하드마스크막의 측면에 매우 얇게 증착되거나 증착되지 않도록 함으로써 후속 콘택 식각 및 습식 클리닝 공정에서 버퍼산화막이 어택을 받는 것을 억제시킬 수 있으며, 이에 따라, 게이트도전막이 오픈되는 불량을 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 형성시 및 습식 클리닝 공정에서 버퍼산화막이 어택(attack)을 받음에 따라 게이트도전막이 오픈되는 현상을 방지하기 위한 방법에 관한 것이다.
주지된 바와 같이, 게이트 스페이서는 단채널효과를 억제하기 위한 LDD 영역의 형성을 위해서 제안된 것이지만, 반도체 소자의 고집적화에 따라, 최근에는 게이트의 전기적 절연을 위한 목적이 더 크게 부각되고 있다.
즉, 기존에는 게이트들 사이의 간격이 넓어 후속하는 비트라인 콘택 및 스토리지 노드 콘택 형성시에 커다란 문제가 없었으나, 소자의 고집적화에 따라 게이트들 사이의 간격이 좁아짐으로써 게이트와 비트라인 콘택간 및 게이트와 스토리지 노드 콘택간의 전기적 절연에 어려움을 갖게 되었다.
이에, 게이트의 양측벽에 질화막 재질의 게이트 스페이서를 형성해 줌으로써, 이러한 게이트 스페이서에 의해 게이트와 비트라인 콘택간 및 게이트와 스토리지 노드 콘택간의 전기적 절연이 자기정렬적으로 이루어지도록 하고 있다.
한편, 전술한 바와 같이, 게이트 스페이서 물질로서는 질화막이 이용되고 있는데, 게이트 형성후에 질화막을 바로 증착하게 되면, 실리콘기판과 질화막간의 열팽창계수 차이에 의해 기판이 스트레스를 받게 된다.
따라서, SAC(Self Aligned Contact) 공정을 적용한 최근의 반도체 제조 공정에서는 게이트와 질화막 스페이서 사이에 스트레스 버퍼막으로서 산화막을 얇게 증착해주고 있다.
이하에서는 버퍼산화막과 질화막의 적층구조로 이루어진 게이트 스페이서가적용된 종래 반도체 소자의 제조방법을 도 1a 내지 도 1d를 참조하여 설명하도록 한다.
도 1a를 참조하면, 반도체기판(1) 상에 게이트산화막(2), 게이트도전막(3) 및 하드마스크막(4)을 차례로 증착한다. 그런다음, 공지의 포토 공정에 따라 하드마스크막(4)을 패터닝한 후, 상기 패터닝된 하드마스크막(4)을 이용해서 게이트도전막(3) 및 게이트산화막(2)을 식각하여 게이트(5)를 형성한다.
도 1b를 참조하면, 상기 게이트(5)를 포함한 기판(1)의 전 영역 상에 버퍼산화막(6)과 질화막(7)을 차례로 증착한다. 그러다음, 상기 질화막(7) 및 버퍼산화막(6)을 블랭킷 식각해서 게이트(5)의 양측벽에 게이트 스페이서(8)를 형성한다.
도 1c를 참조하면, 상기 게이트 스페이서(8)를 포함한 게이트(5)를 덮도록 기판(1) 상에 층간절연막(9)을 증착하고, 그 표면을 평탄화시킨다. 그런다음, 공지의 포토 공정에 따라 층간절연막(9) 상에 콘택 예정 영역을 노출시키는 감광막 패턴(10)을 형성한다.
도 1d를 참조하면, 감광막 패턴을 이용해서 노출된 층간절연막 부분을 식각하고, 이를 통해, 게이트들(5) 사이의 기판 영역, 즉, 접합 영역을 노출시키는 콘택홀(C)을 형성한다. 그런다음, 상기 감광막 패턴을 제거한다.
이후, 도시하지는 않았으나, 콘택홀(C) 내에 도전막을 매립시켜 콘택플러그를 형성하고, 그리고나서, 공지의 후속 공정들을 진행한다.
그러나, 전술한 바와 같은 종래 반도체 소자의 제조방법에 따르면, 게이트와 질화막 스페이서 사이에 버퍼산화막이 개재된 것과 관련해서 콘택 식각 및 후속 습식 클리닝(wet cleaning) 공정에서 상기 버퍼산화막이 어택(attack)을 받을 수 있으며, 특히, 어택의 정도가 심하면, 도 2에 도시된 바와 같이, 게이트도전막(3)이 오픈되는 결과가 초래된다.
이 경우, 후속 공정에서 오픈된 게이트와 비트라인 콘택 및 스토리지 노드 콘택이 전기적으로 상호 연결될 수 있는 바, 소자 불량(fail)이 일어나게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 콘택 식각 및 습식 클리닝 공정에서 게이트도전막이 오픈되는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 게이트 도전물질의 오픈 불량을 방지함으로써 소자 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술에서의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명에 따라 콘택홀이 형성된 반도체 소자를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체기판 32 : 게이트산화막
33 : 게이트도전막 34 : 하드마스크막
35 : 게이트 36 : 버퍼산화막
37 : 질화막 38 : 게이트 스페이서
39 : 층간절연막 40 : 감광막 패턴
C : 콘택홀
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 게이트산화막과 게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막을 역기울기(Negative slope)를 갖도록 패터닝하는 단계; 상기 게이트도전막과 게이트산화막을 식각하여 패터닝된 하드마스크막의 하부 폭과 동일한 폭을 가지면서 수직 기울기를 갖는 게이트를 형성하는 단계; 상기 역기울기를 갖도록 패터닝된 하드마스크막의 측면에 버퍼산화막이 얇게 증착되거나 증착되지 않는 조건으로 상기 기판의 전 영역 상에 버퍼산화막과 질화막을 차례로 증착하는 단계; 상기 질화막과버퍼산화막을 블랭킷 식각하여 상기 역기울기를 갖는 하드마스크막을 포함한 게이트의 양측벽에 게이트 스페이서를 형성하는 단계; 상기 기판 결과물 상에 층간절연막을 증착하는 단계; 및 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 하드마스크막은 질화막 또는 산화막이며, 500∼5000Å 두께로 형성한다.
상기 버퍼산화막은 10∼200Å 두께로 증착하며, 상기 질화막은 100∼1000Å 두께로 증착한다.
상기 층간절연막은 산화막 계열의 막, 또는, 폴리머성 저유전 물질막이며, 게이트 상부로 500∼10000Å 두께가 되도록 증착한다.
상기 하드마스크막이 질화막이고 상기 층간절연막이 산화막인 경우, 상기 층간절연막의 식각은 Ar+C4F8+CH2F2, Ar+C4F8+O2, Ar+C4F8+CH3F, Ar+C4F8+CHF3 또는 Ar+C5F8+O2의 혼합가스를 사용하여 수행한다.
상기 하드마스크막이 산화막이고, 상기 층간절연막이 폴리머성 저유전 물질막인 경우, 상기 층간절연막의 식각은 Ar, O2, N2, H2, CH4, C2H4 및 CxFy 중에서 적어도 둘 이상의 가스 조합을 사용하여 수행한다.
상기 층간절연막의 식각은 1∼100Torr의 압력에서 수행한다.
본 발명에 따르면, 하드마스크막을 역기울기를 갖도록 패터닝함에 따라 버퍼산화막이 이러한 하드마스크막의 측면에 매우 얇게 증착되거나 증착되지 않도록 함으로써 후속 콘택 식각 및 습식 클리닝 공정에서 버퍼산화막이 어택을 받는 것을억제시킬 수 있으며, 이에 따라, 게이트도전막이 오픈되는 불량을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체기판(31) 상에 게이트산화막(32)과 게이트도전막 (33) 및 하드마스크막(34)을 차례로 형성한다. 여기서, 상기 게이트도전막(33)은 W, WSix, TiSix, CoSix, Al 또는 Cu 등이 이용될 수 있고, 상기 하드마스크막(34)은 SiN 및 SiON과 같은 질화막 또는 층간절연 물질과의 식각선택비를 갖는 산화막이며 500∼5000Å 두께로 형성한다.
계속해서, 공지의 공정에 따라 하드마스크막(34)을 패터닝한다. 이때, 하드마스크막(34)의 패터닝은 하부 폭이 상부 폭 보다 좁은 역기울기(Negative slope)를 갖도록 수행한다. 그런다음, 역기울기를 갖도록 패터닝된 하드마스크막(34)을 이용해서 그 아래의 게이트도전막(33) 및 게이트산화막(32)를 식각하고, 이를 통해, 하드마스크막(34)의 하부 폭과 동일한 폭을 가지면서 정상 기울기, 즉, 수직 기울기를 갖는 게이트(35)를 형성한다.
도 3b를 참조하면, 기판(31)의 전영역 상에 각각 10∼200Å 및 100∼1000Å 두께로 버퍼산화막(36)과 질화막(37)을 차례로 증착한 후, 상기 질화막(37)과 버퍼산화막(36)을 블랭킷 식각하여 하드마스크막(34)을 포함한 게이트(35)의 양측벽에게이트 스페이서(38)를 형성한다.
여기서, 상기 버퍼산화막(36)은 패터닝된 하드마스크막(34)이 역기울기를 갖고 있는 것과 관련해서 상기 하드마스크막(34)의 측면에는 매우 얇은 두께로 증착되거나, 또는, 거의 증착되지 않는다. 또한, 상기 버퍼산화막(36)과 질화막(37)의 적층 구조로 이루어진 게이트 스페이서(38)는 게이트(35)를 포함하여 하드마스크막(34)의 상부 폭과 유사 폭을 갖도록 형성된다.
도 3c를 참조하면, 게이트 스페이서(38)를 포함한 게이트(35)를 덮도록 기판(31)의 전 영역 상에 층간절연막(39)을 증착하고, CMP(Chemical Mechanical Polishing) 공정을 이용해서 그 표면을 평탄화시킨다. 여기서, 층간절연막(39)은 산화막 계열의 막, 또는, 폴리머(polymer)성 저유전(Low-k) 물질막이 이용될 수 있으며, 그 증착 두께는 게이트(35)의 상부에서 500∼10000Å 두께가 되도록 한다.
계속해서, 평탄화된 층간절연막(39) 상에 공지의 포토 공정에 따라 콘택 예정 영역을 노출시키는 감광막 패턴(40)을 형성한다.
도 3d를 참조하면, 감광막 패턴을 이용해서 노출된 층간절연막 부분을 식각하고, 이를 통해, 게이트들(35) 사이의 기판 영역, 즉, 접합 영역을 노출시키는 콘택홀(C)을 형성한다. 그런다음, 상기 감광막 패턴을 제거한다.
여기서, 상기 층간절연막(39)의 식각은 고밀도 또는 중밀도 플라즈마 식각 챔버를 사용하여 수행하며, 이때의 압력은 1∼100Torr 정도로 한다.
특히, 상기 층간절연막(39)의 식각은 하드마스크막(34)이 질화막이고 상기 층간절연막(39)이 산화막인 경우 Ar+C4F8+CH2F2, Ar+C4F8+O2, Ar+C4F8+CH3F,Ar+C4F8+CHF3 또는 Ar+C5F8+O2의 혼합가스를 사용하여 수행하며, 반면, 하드마스크막(34)이 산화막이고 층간절연막(39)이 폴리머성 저유전물질막인 경우 Ar, O2, N2, H2, CH4, C2H4 및 CxFy 중에서 적어도 둘 이상의 가스 조합을 사용하여 수행한다.
이후, 도시하지는 않았으나, 콘택홀(C) 내에 도전막을 매립시켜 콘택플러그를 형성하고, 그리고나서, 습식 클리닝을 포함한 공지의 후속 공정들을 진행한다.
전술한 바와 같은 본 발명의 방법에 따르면, 하드마스크막이 역기울기를 갖도록 한 것으로 인해 버퍼산화막은 상기 하드마스크막의 측면에서 매우 얇게 증착되거나 거의 증착되지 않는다.
이에 따라, 후속 콘택 식각 및 습식 클리닝 공정에서, 도 4에 도시된 바와 같이, 버퍼산화막(36)의 어택은 거의 일어나지 않으며, 그래서, 게이트도전막(33)의 오픈 또한 초래되지 않는 바, 소자 불량(fail)은 발생되지 않는다.
이상에서와 같이, 본 발명의 방법은 하드마스크막을 역기울기를 갖도록 패터닝함에 따라 버퍼산화막이 이러한 하드마스크막의 측면에 매우 얇게 증착되거나 증착되지 않도록 함으로써 콘택 식각 및 습식 클리닝 공정에서 버퍼산화막이 어택을 받는 것을 최대한 억제시킬 수 있으며, 이에 따라, 게이트도전막이 오픈되는 불량을 방지할 수 있다. 따라서, 본 발명의 방법은 제조수율을 높일 수 있으며, 아울러, 소자 신뢰성 또한 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (10)
- 반도체기판 상에 게이트산화막과 게이트도전막 및 하드마스크막을 차례로 형성하는 단계;상기 하드마스크막을 역기울기(Negative slope)를 갖도록 패터닝하는 단계;상기 게이트도전막과 게이트산화막을 식각하여 패터닝된 하드마스크막의 하부 폭과 동일한 폭을 가지면서 수직 기울기를 갖는 게이트를 형성하는 단계;상기 역기울기를 갖도록 패터닝된 하드마스크막의 측면에 버퍼산화막이 얇게 증착되거나 증착되지 않는 조건으로 상기 기판의 전 영역 상에 버퍼산화막과 질화막을 차례로 증착하는 단계;상기 질화막과 버퍼산화막을 블랭킷 식각하여 상기 역기울기를 갖는 하드마스크막을 포함한 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;상기 기판 결과물 상에 층간절연막을 증착하는 단계; 및상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드마스크막은 질화막 또는 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 하드마스크막은 500∼5000Å 두께로형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼산화막은 10∼200Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화막은 100∼1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 층간절연막은 산화막 계열의 막, 또는, 폴리머성 저유전 물질막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 층간절연막은 상기 게이트 상부로 500∼10000Å 두께가 되도록 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항 또는 제 6 항에 있어서, 상기 하드마스크막이 질화막이고 상기 층간절연막이 산화막인 경우, 상기 층간절연막의 식각은 Ar+C4F8+CH2F2, Ar+C4F8+O2, Ar+C4F8+CH3F, Ar+C4F8+CHF3 및 Ar+C5F8+O2로 구성된 그룹으로부터 선택되는 어느 하나의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항 또는 제 6 항에 있어서, 상기 하드마스크막이 산화막이고, 상기 층간절연막이 폴리머성 저유전 물질막인 경우, 상기 층간절연막의 식각은 Ar, O2, N2, H2, CH4, C2H4 및 CxFy로 구성된 그룹으로부터 선택되는 적어도 둘 이상의 가스 조합을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 층간절연막의 식각은 1∼100Torr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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