KR20040035779A - 본드 패드 및 그 구조물 형성 방법 - Google Patents

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토마스 에스. 코바야시
스캇 케이. 포즈덜
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모토로라 인코포레이티드
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Abstract

본드 패드(100)는 본드 패드 영역에 구리(18) 및 실리콘 옥사이드 피쳐(14)의 평탄화된 결합물을 우선 제공함으로써 형성된다. 실리콘 옥사이드 피쳐(14)는 본드 패드 영역의 구리에 복수의 리세스(15)를 제공하기 위하여 에칭백된다. 부식 배리어(22)는 리세스의 구리 및 실리콘 옥사이드 피쳐상에 형성된다. 웨이퍼(10)의 제공은 구리에 프로브를 직접 제공하기 전에 행해진다. 와이어 본드(24)는 직접적으로 구리(18)에 접착된다. 프로브(80)는 리세스된 피쳐(15)가 존재하기 때문에 구리(18)를 통해 모든 길을 관통하지 않는다. 구리의 리세스(15)로 인해, 와이어 본드(24)는 부식 배리어를 쉽게 분석하고 관통하고 또한 본드 패드(100)상에서 보다 적게 미끌어진다.

Description

본드 패드 및 그 구조물 형성 방법{METHOD OF FORMING A BOND PAD AND STRUCTURE THEREOF}
산업이 반도체 처리에서 알루미늄을 구리로 대체하는 것으로 진행하기 때문에, 구리 와이어 본드를 구리 본드 패드에 부착하는 것이 필요하다. 구리 본드 패드에 대한 한가지 문제점은 화학 기계적 폴리싱(CMP)시, 디싱(dishing)이 발생한다는 것이다. 하나의 해결책은 평탄화를 개선하기 위하여 구리 본드 패드에 옥사이드 슬롯들을 형성하는 것이다.
본 발명은 일반적으로 반도체들의 분야 특히 반도체들상의 본드 패드들의 분야에 관한 것이다.
본 발명은 예로서 설명되고 첨부 도면에 의해 제한되지 않고, 유사 참조번호들은 유사한 요소들을 가리킨다.
도 1은 본 발명의 일실시예예 따른 슬롯들을 도시하는 반도체 기판 일부의 단면도.
도 2는 형성된 금속층을 가진 도 1의 반도체 기판 일부를 도시하는 도.
도 3은 평탄화후 도 2 반도체 기판을 도시한 도.
도 4는 패시베이션 층 형성후 도 3 반도체 기판을 도시한 도.
도 5는 패시베이션 층을 패터닝하고 에칭한후 도 4 반도체 기판을 도시한 도.
도 6은 부식 배리어를 형성한후 도 5의 반도체 기판을 도시한 도.
도 7은 와이어 본딩후 반도체 기판의 일부를 도시한 도.
도 8은 본 발명의 일실시예에 따른 본드 패드의 평면도.
도면의 요소들이 간략화 및 명확화를 위하여 도시되고 비례적으로 도시되지 않았다는 것은 당업자가 인식하고 있다. 예를 들어, 도면에서 몇몇 요소들의 크기는 다른 요소들에 비해 과장되어 본 발명의 실시예의 이해를 개선한다.
그러나, 옥사이드 슬롯들은 프로브 니들(needle) 또는 와이어 본드를 신뢰성있게 금속과 접촉하는 것을 어렵게 한다. 슬롯팅없이 CMP 공정을 수행하는 것은 어려울뿐 아니라, 프로브 니들이 패드들에 손상을 발생시켜 와이어 본드에 대한 능력이 위태해진다. 그러므로, 슬롯팅을 가지며 구리 와이어들을 구리 본드 패드들에 와이어 본딩하고 프로브 니들 접촉을 신뢰적으로 와이어 본딩하는 본드 패드 구조가 요구된다.
일실시예에서, 유전체 영역 및 구리 막을 포함하는 슬롯화 본드 패드는 구리 본드 패드들 및 프로브 니들에 구리 와이어들의 신뢰적 와이어 본딩을 개선하기 위하여 형성된다. 본 발명은 청구항에 의해 한정되고 도면을 참조하여 보다 잘 이해된다.
도 1에 도시된 바와같이, 유전체 층은 반도체 기판(10)의 표면상에 형성 및 패턴화되어 슬롯(14) 및 절연 영역(12)을 형성한다. 여기에 사용된 바와같이, 용어 "기판 표면"은 기판(10)상 피쳐의 최상부 노출 표면을 부르기 위하여 사용된다. 기판(10)은 최종 금속층의 처리 시퀀스 동안 발생하는 본드 패드들의 형성을 처리하지만 포함하지 않은 반도체 기판이다. 따라서, 기판(10)은 트랜지스터들, 비트 라인들, 워드 라인들 등 그 내부에 형성된 것들을 가질 수 있다. 기판(10)은 실리콘, 갈륨 아세나이드, 실리콘 게르마늄 등 같은 반도체 층을 가지며 실리콘 온 절연체(SOI) 같은 절연체를 포함할 수 있다. 유전체 층은 최종 금속층에 대한 유전체 층이고 화학 기상 증착(CVD), 스핀온 등 또는 그것들의 결합에 의해 형성될 수 있다. 유전체 층은 노출될때 실제로 반응하지 않고 예를 들어 테트라에틸오소실란(TEOS) 가스를 사용하여 형성된 실리콘 디옥사이드일 수 있는 유전체 재료이다. 일실시예에서, 유전체 층은 약 0.1 내지 1 미크론 두께이다. 일실시예에서 슬롯들(14)은 슬롯들(14) 사이에서 개구부(9)와 동일한 두께이고 다른 실시예에서 슬롯들(14)은 대략 4 미크론 이하의 최대 폭을 가진다. 일실시예에서, 슬롯들(14)은 절연 재료이다. 하나의 증착 및 하나의 패턴 공정만이 필요하기 때문에 절연 영역(12)와 동일 재료인 슬롯들에게 상기 재료는 바람직하다. 만약 슬롯들(14) 및 절연 영역(12)이 다른 재료들이면 1 이상의 유전체 재료는 증착되고 패턴화되어 제조 공정에 사이클 시간을 부가시킨다.
슬롯들(14) 및 절연 영역(12)을 형성한 후, 제 1 배리어층(도시되지 않음)은기판 표면상에 형성될 수 있다. 일실시예에서, 제 1 배리어 층은 PVD에 의해 형성된 대략 400 옴스트롱의 탄탈륨이다. 다른 내화 금속 및 그것의 질화물, 예를 들어 TiN, Ti 및 TaN은 제 1 배리어 층으로서 사용될 수 있다. 선택적으로, 원자층 증착(ALD) 또는 다른 수단은 사용될 수 있다. 씨드층(도시되지 않음)은 제 1 배리어 층상에 형성된다. 일실시예에서, 씨드층은 PVD에 의해 대략 800 내지 1500 옴스트롱의 두께로 형성된 구리이다.
도 2에 도시된 바와같이, 바람직하게 구리인 금속층(16)은 절연 영역(12)상 및 슬롯들(14) 사이 및 상기 슬롯들 상에 형성된다. 만약 제 1 배리어 층 및 씨드 층이 사용되도록 선택되면, 금속층(16)은 역시 그 위에 형성된다. 일실시예에서, 금속층(16)은 피쳐들 또는 슬롯들(14)의 사이 및 상부에 증착되는 구리층 및 구리 충전물이다. 텅스텐 및 구리 합금 같은 다른 도전성 재료들은 사용될 수 있다. 금속층(16)은 전기 도금 또는 다른 적당한 처리에 의해 형성된다. 형성되는 금속층(16)의 양은 개구부(9)의 높이와 적어도 같은 두께이어야 한다. 일실시예에서, 8000 옴스트롱의 구리가 증착된다.
금속층(16)을 형성한후, 금속층(16)의 일부는 예를 들어 평탄화에 의해 제거되어 도 3에 도시된 바와같이 상감 구조(18) 또는 금속 영역들(18)을 형성한다. 통상적으로, 금속층(16)은 화학적 기계적으로 폴리싱되어, 슬롯들(14)과 함께 본드 패드(100)를 형성하는 금속 영역(18)들을 유발한다. 선택적으로, 금속층(16)은 금속 영역(18)을 형성하도록 에칭백된다. 금속층(16)이 구리층 및 구리 충전물인 실시예에서, 구리층 및 구리 충전물은 평탄화되어 구리 충전물의 상부 표면 및슬롯(14) 각각의 상부 표면을 포함하는 실질적으로 편평한 평면을 형성한다. 금속 영역(18) 및 슬롯들(14)은 본드 패드(100) 또는 본드 패드 영역(100)의 일부이다.
도 4에 도시된 바와같이, 본드 패드(100)를 형성한후, 패시베이션 층(20)은 본드 패드(100) 및 절연 영역(12)상에 형성된다. 패시베이션 층(20)은 실리콘 니트라이드, 실리콘 옥시니트라이드, 상기의 결합일 수 있고, CVD, PVD 상기의 결합들에 의해 형성될 수 있다. 500 옴스트롱 두께 실리콘 니트라이드 및 4500 옴스토롱 두께 실리콘 옥시느트라이드 층은 패시베이션 층(20)으로서 효과적이다라는 것이 발견되었다. 다음, 패시베이션 층(20)은 포토레시트로 패턴화되고 도 5에 도시된 바와같이 본드 패드(100)의 적어도 일부상에 개구부(90)를 형성하도록 에칭된다. CF4같은 플루오르 함유 화합물은 패시베이션층(20)을 에칭하기 위하여 사용된다. 일실시예에서 개구부(90)는 애쉬 다음 제 1 에칭을 의미하는 에칭 애쉬(ash) 애칭, 애쉬제 1 에칭과 동일하거나 동일하지 않을수있는 제 2 에칭이 수행된다. 다른 적당한 개구부(90) 형성 방법은 사용될 수 있다.
일실시예에서, 개구부(90)의 일부를 형성하기 위하여 제 1 에칭을 형성하고 제 1 에칭에 사용된 포토레지스트를 제거한후, 폴리이미드 층(도시되지 않음)은 기판(10)의 모든 영역들상에 형성되고 본드 패드(100) 및 다른 영역들을 형성하기 위하여 패턴화된다. 제 2 에칭은 개구부(90)의 나머지 부분을 형성하기 위하여 수행된다. 제 1 에칭에 사용된 동일한 에칭 화학물은 사용되거나 사용되지 않을 수 있다. 제 2 에칭 처리는 폴리이미드 층에 의해 커버되지 않은 임의의 영역들을 에칭할 것이다.
도 5에 도시된 바와같이, 개구부(90)를 형성하는 동안, 오버 에칭은 일실시예에서 구리 충전물인 금속 지역들(18)의 상부 표면 아래에 슬롯(14)을 리세스하기 위하여 수행된다. 패시베이션 층(20)이 제공되는 일실시예에서, 오버 에칭은 패시베이션 층(20)이 개구부(90)로부터 완전히 제거되어, 추후 와이어 본딩되도록 하는 것을 보장하기 위하여 사용한다. 구리 충전물의 높이는 복수의 피쳐들 또는 슬롯들(14)의 높이보다 높고 리세스들(15)은 슬롯들의 높이 및 구리 충전물들의 높이 사이 슬롯들상에 형성된다. 리세스들(15)은 적어도 대략 100 옴스토롱 특히 적어도 약 600 옴스트롱이다. 당업자중 하나가 결정할 수 있는 바와같이, 리세스들(15)의 깊이는 슬롯들(14)의 높이보다 클수없다. 일실시예에서, 리세스의 양은 대략 100 옴스트롱 및 2000 옴스트롱 사이 또는 600 옴스트롱 및 2000 옴스트롱 사이이다.
프로브(80)가 본드 패드(100)의 일부에 인가될때, 도 5에 도시된 바와같이, 프로브가 슬롯들(14)의 상부를 따라 미끌어지고 금속 영역들(18)과 접촉하도록 하기에 충분한 리세스(15) 깊이를 가지는 것은 바람직하다. 리세스들에는 또한 프로브(80)상에 만들어진 임의의 파편이 적어도 하나의 리세스(15)에 떨어져서 증착되거나 슬롯들(14)의 상부에서 조각나 떨어져서 증착될 수 있게 한다. 게다가, 슬롯들(14)의 존재는 슬롯들이 사용되지 않고 와이어 본딩을 위한 보다 적은 접촉 영역을 유발하는 종래 기술의 경우에서 처럼 프로브(80)가 본드 패드(100)에서 금속 영역들(18)의 하부와 접촉하는 것을 방지하고 적어도 일부의 접촉 금속 영역들(18)을제거한다.
슬롯들 및 금속 영역들이 공동 평면인 경우 본드 패드들을 사용하는 것은 프로브 및 금속 영역들 사이에 충분한 접촉을 보장하기 위하여 본드 패드의 충분한 관통을 방지한다. 부가적으로, 프로브와 슬롯들을 접촉시키는 것은 비도전성 파편을 형성하고, 이것은 프로브 팁에 접착하여 금속 영역들(18)과 전기적으로 접촉할 수 있는 능력을 손상 또는 감소시킨다.
도 5에 도시된 바와같이, 일실시예에서, 프로브(80)는 직접적으로 본드 패드(100)의 일부와 직접 접촉하고, 이것은 프로브가 중간 층을 통하여 본드 패드(100) 부분과 접촉하지 않는 것을 의미한다.
리세스(15)를 형성한후, 제 2 층(22) 또는 부식 배리어 층(22)은 선택적으로 슬롯들(14) 및 금속 영역들(18)상에 선택적으로 형성되어 산소 함유 또는 부식 환경으로부터 본드 패드(100)를 보호한다. 일실시예에서, 제 2 배리어 층(22)은 CVD 또는 스핀온에 의해 증착되는 얇은 유리 재료이다. 예를 들어, 제 2 배리어 층(22)은 Kulicke & Soffa Industries Inc.'s OP2(SM) 산화 방지 공정과 관련하여 팔리는 막같은 실리콘, 카본, 산소 및 수소를 포함하는 재료일수 있다. 제 2 배리어 층(22)은 리세스들(15)의 높이보다 작은 두께를 가진다. 일실시예에서, 제 2 배리어 층(22)은 대략 100 옴스토롱 미만이다.
선택적으로, 제 2 배리어 층(22)은 고형, 겔 또는 액상 형태의 부식 억제제일 수 있다. 액상 부식 억제제를 사용할때, 부식 억제제는 증착되어 슬롯들(14)상 리세스들(15)을 적어도 부분적으로 채운다. 액상 부식 억제제를 사용함으로써, 리세스들(15)은 금속 영역들(18)과의 액상 습윤성으로 인해 시간에 따라 릴리스되는 액상에 대한 저장소로서 사용할 수 있다. 따라서, 금속 영역들(18)의 상부 표면에서 증발되는 부식 억제제는 더이상 액상이 남아있지 않을 때까지 리세스로부터 시간에 따라 액상 부식 억제제로 대체된다. 각각의 리세스들(15)내에 고정될 수 있는 액상 부식 억제제의 양은 슬롯들(14)의 리세스들(15)의 체적의 함수이다. 금속 영역들(18)이 산소 환경으로부터 보호될 필요성이 길어질수록, 액체 부식 억제제는 보다 많이 필요하고 리세스들(15) 체적의 크기는 커져야 한다. 당업자 인식하는 바와같이, 리세스들(15)의 체적은 리세스들(15)의 높이 및 리세스들(15)의 직경 또는 폭에 의존한다.
다른 실시예에서, 제 2 배리어 층(22)은 염화물 또는 질화물을 포함할 수 있는 플럭스이다. 일반적으로, 상기 플럭스는 가열되고 금속 영역들(18)에 발생되었던 임의의 부식을 에칭에 의해 제거한다. 추후에 플럭스는 추후에 설명될 바와같이 와이어 본딩 동안 증발하거나 와이어 본드의 일부인 볼에 의해 실질적으로 대체된다.
만약 제 2 배리어 층(22)이 형성되지 않으면, 표준 사전 세척 처리는 와이어 본딩 전에 질소, 수소, 아르곤 또는 그와 유사한 환경에서 수행될 수 있다. 선택적으로, 개구부(90)는 산소 환경으로부터 분리되어 유지되거나 최소로 노출된다.
본드 패드(100) 및 제 2 배리어 층(22)을 형성한 후, 만약 목표되면, 반도체 기판(10)은 패킹 기판(도시되지 않음)에 부착되고 전기 접속을 형성하기 위하여 패키징 기판상의 패드에 반도체 기판(10) 또는 다이상의 적어도 하나의 본드패드(100)를 와이어 본드하도록 가열된다. 와이어 본드를 형성하기 위하여 금속 와이어는 사출성형되고, 일실시예에서 와이어의 단부에 볼을 형성하기 위하여 가열된다. 모루 또는 환상 니들은 본드 패드(100)에 대한 볼 및 와이어를 스위프하기 위하여 사용된다. 초음파 전력 및 압력은 와이어 본드(24)를 직접적으로 본드 패드(100)에 접착하기 위한 환형 니들에 의해 와이어 본드(24)에 인가되고, 이것은 와이어 또는 와이어 본드(24)가 중간 층을 통해 본드 패드(100)의 일부와 접촉하지 않는 것을 의미한다. 일실시예에서, 와이어 또는 와이어 본드(24)는 직접적으로 구리 충전물 상부 표면에 접착하고, 여기서 직접적으로는 이전에 기술된 것과 동일한 의미이다. 최종 구조물은 도 7에 도시된다. 와이어 본드(24)는 볼, 웨지 또는 임의의 다른 적당한 모양일 수 있다.
만약 제 2 배리어 층(22)이 사용되고 부식 억제제라면, 와이어 본딩 전에 또는 동안만 제공될 수 있다. 선택적으로, 만약 플럭스가 제 2 배리어 층(22)으로서 사용되면, 플럭스는 와이어 본딩 전에, 동안 또는 후에 제공될 수 있다. 일반적으로, 플럭스는 와이어 본딩 및 가열동안 대체되어 부식 억제제를 제거한다. 그러나, 만약 유리가 제 2 배리어층(22)에 사용되면, 유리는 와이어 본딩 전 및 동안 제공될것이다. 일실시예에서, 와이어 본드(24)가 제 2 배리어 층(22)상에 인가될때, 제 2 배리어 층(22)은 금속 영역들(18)의 모서리에서 부서지고 시간에 따라 제 2 배리어 층(22)의 나머지 부분이 부서지고 금속 영역들(18) 또는 슬롯들(14)로부터 분리된다. 비록 제 2 배리어 층(22)이 처리 시퀀스에 사용될지라도, 와이어 본드후 최종 제품이 제 2 배리어 층(22)을 가지지 않는 것은 가능하다. 따라서, 일실시예에서, 제 2 배리어 층(22) 또는 부식 배리어 층은 와이어를 부착하는 동안 와이어 또는 와이어 본드(24)에 의해 관통된다. 다른 실시예에서, 부식 배리어 또는 배리어 층(22)은 와이어 또는 와이어 본드(24)를 부착하는 동안 제거된다.
다수의 피쳐 주변에서 구리일 수 있는 복수의 피쳐 및 금속 층을 포함하는 본드 패드(100)의 지형도는 도 8에 도시된다. 도시된 실시예에서, 노출된 슬롯들(14)은 컬럼 및 로우 패턴에 형성되고 금속 영역들(18)에 의해 둘러싸진다; 임의의 다른 패턴 및 임의의 수의 슬롯들(14)은 사용될 수 있다. 그러나, 금속 영역들(18)의 영역은 와이어 본드(24)와 접촉하여 본드 패드(100)의 적어도 대략 34 퍼센트이어야 한다. 게다가, 슬롯들(14)은 직사각형, 사각형 또는 원통형 같은 임의의 모양일수 있다.
리세스되고 슬롯된 최종 레벨 금속 본드 패드들을 형성하는 것은 리세스들(14)이 프로브 및 와이어 본딩의 신뢰성을 증가시키고, 화학 기계적 폴리싱으로부터 발생하는 폴리싱 디싱을 감소시키고, 본드 패드(100)내로 프로브(80)의 관통을 제어하고, 그것에 의해 프로빙 동안 본드 패드(100) 손상을 제한하기 때문에 바람직하다. 상기 리세스들은 프로브(80)상에 형성되는 임의의 파편이 최소한 하나의 리세스내에 증착하여, 프로브(80)를 세척하게 한다. 부가적으로, 리세스들(15)은 다중 리프로브후 금속이 잔류하게 한다. 프로빙, 특히 다중 리프로브후 잔류 금속을 가지는 것은 와이어 본딩 처리의 신뢰성 및 간략성을 증가시킨다. 게다가, 와이어 본드(24)가 금속 영역들(18)에 부착할 수 있는 금속의 표면 영역을 리세스들(15)이 증가시키기 때문에 와이어 본딩을 돕는다. 게다가, 상기지형은 금속 영역들(18) 및 슬롯들(14)상 유리 배리어층이 보다 쉽게 부서져서, 본드의 강도 및 전기 접촉을 향상시킨다.
상기 명세서에서, 본 발명은 특정 실시예들을 참조하여 기술되었다. 그러나, 당업자는 다양한 변형 및 변화가 하기되는 청구범위에서 나타난 바와같은 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다는 것을 인식한다. 따라서, 명세서 및 도면들은 제한적인 의미보다 도시적인 것으로 간주되고, 모든 상기 변형들은 본 발명의 변형내에 포함되도록 의도된다.
이점, 다른 장점 및 문제들에 대한 해결책은 특정 실시예와 관련하여 상기 되었다. 그러나, 이점, 장점, 문제들에 대한 해결책, 및 많이 발생할 수 있는 임의의 이점, 장점 또는 해결책을 유발할 수 있는 임의의 요소들은 임의의 또는 모든 청구항들의 중요하고, 요구되는 필수적인 특징 또는 요소로서 구성되지 않는다. 여기에 사용된 바와같이, 용어 "포함한다", "포함하는", 또는 임의의 다른 변형은 요소 리스들을 포함하는 처리, 방법, 아티클, 또는 장치가 상기 요소를 포함하는 것이 아니라, 상기 처리, 방법, 아티클, 또는 장치에 표현적으로 리스트되지 않거나 고유가 아닌 다른 요소를 포함할 수 있다.

Claims (8)

  1. 반도체 기판(10)상에 본드 패드(100)를 형성하는 방법으로서,
    상기 반도체 기판상에 유전체 층(12)을 형성하는 단계;
    상기 유전체 층(12)의 본드 패드 영역에 복수의 피쳐들(14)을 형성하기 위하여 유전체 층(12)을 패터닝하는 단계;
    상기 유전체 층(12)상에, 복수의 피쳐들(14) 가운데, 및 복수의 피쳐들(14)상에 구리층(16)을 증착하는 단계;
    프로브(80)를 직접적으로 수용하기 위하여 에칭백한 후 노출된 복수의 피쳐들(14) 상부 표면들 및 상기 구리층(18)의 상부 표면으로 구성된 실질적으로 편평한 표면을 형성하기 위하여 상기 구리 층(16)을 화학 기계적 폴리싱하는 단계;
    에칭백된 구리층에 리세스들(15)을 형성하기 위하여 복수의 피쳐들(14)을 에칭백하는 단계; 및
    에칭백된 구리층상부 및 리세스내부에 배리어층(22)을 인가하는 단계를 포함하는, 본드 패드를 형성하는 방법.
  2. 제 1 항에 있어서, 반도체 기판상에 패시베이션 층(20)을 형성하는 단계; 및
    에칭백전에 본드 패드 영역상 패시베이션층(20)에 적어도 부분적인 개구부(90)를 형성하는 단계를 더 포함하는, 본드 패드를 형성하는 방법.
  3. 제 2 항에 있어서, 상기 패시베이션 층상에 폴리이미드 층을 형성하는 단계; 및
    에칭백전에 본드 패드 영역상 폴리이미드 층에 적어도 부분적인 개구부를 형성하는 단계를 더 포함하는, 본드 패드를 형성하는 방법.
  4. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판(10)을 제공하는 단계;
    상기 기판(10)상에 유전체 층(12)을 형성하는 단계;
    본드 패드 영역에 복수의 피쳐들(14)을 형성하기 위하여 유전체 층(12)을 에칭하는 단계;
    상기 유전체 층(12)상에 구리층(16) 및 상기 피쳐들(14)사이와 그 위에 구리 충전물(18)을 형성하기 위하여 상기 유전체 층(12)상에 구리(16)를 증착하는 단계;
    구리 충전물(18)의 상부 표면 및 각각의 피쳐들(14)의 상부 표면으로 구성된 실질적으로 편평한 표면을 형성하기 위하여 구리층(16) 및 구리 충전물(18) 부분들을 제거하는 단계;
    구리 충전물(18)의 상부 표면 아래에 리세스들(15)을 형성하기 위하여 복수의 피쳐들(14)을 리세스하는 단계; 및
    구리 충전물(18)의 상부 표면에 바로 와이어(24)를 부착하는 단계를 포함하는, 반도체 구조물을 형성하는 방법.
  5. 반도체 구조물 형성 방법으로서,
    기판(10)을 제공하는 단계;
    상기 기판(10)상에 유전체 층(12)을 형성하는 단계;
    본드 패드 영역에 복수의 피쳐들(14)을 형성하기 위하여 유전체 층(12)을 에칭하는 단계;
    상기 유전체 층(12)상에 구리층(16) 및 상기 피쳐들(14)사이와 그 위에 구리 충전물(18)을 형성하기 위하여 상기 유전체 층(12)상에 구리(16)를 증착하는 단계;
    프로브(80)를 직접적으로 수용하기 위한 구리 충전물(18)의 상부 표면 및 상기 피쳐들(14) 각각의 상부 표면으로 구성된 실질적으로 편평한 표면을 형성하기 위하여 구리 층(16) 및 구리 충전물(18)을 평탄화하는 단계; 및
    구리 충전물(18)의 상부 표면 아래에 리세스들(15)을 형성하기 위하여 복수의 피쳐들(14)을 리세스하는 단계를 포함하는, 반도체 구조물 형성 방법.
  6. 제 5 항에 있어서, 구리 충전물(18)의 상부 표면에 직접적으로 프로브(80)를 인가하는 단계를 더 포함하는, 반도체 구조물 형성 방법.
  7. 반도체 구조물로서,
    반도체 기판(10);
    본드 패드 영역내에 배치된 복수의 피쳐들(14)을 가진 기판(10)상 유전체 층(12)으로서, 상기 피쳐들은 제 1 높이를 가지는, 상기 유전체층(12);
    제 2 높이로 연장하는 피쳐들 주변 구리 충전물(18)로서, 상기 제 2 높이는 제 1 높이보다 커서, 리세스들(15)은 제 1 높이 및 제 2 높이 사이에서 상기 피쳐들 상에 형성되는, 상기 구리 충전물(18); 및
    구리 충전물(18)상 및 리세스들(15)에 배리어 층(22)을 포함하는, 반도체 구조물.
  8. 반도체 구조물로서,
    반도체 기판(10);
    본드 패드 영역에 배치된 복수의 피쳐들(14)을 가진 기판(10)상 유전체 층(12)으로서, 상기 피쳐들은 제 1 높이를 가지는, 상기 유전체층(12);
    제 2 높이로 연장하는 피쳐들 주변 구리 충전물(18)을 포함하고, 상기 제 2 높이는 제 1 높이보다 커서, 리세스들(15)은 제 1 높이 및 제 2 높이 사이에서 상기 피쳐들상에 형성되는, 반도체 구조물.
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