KR20040033300A - 대면적 실리콘 카바이드 소자 및 그 제조방법 - Google Patents

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KR20040033300A
KR20040033300A KR10-2004-7003475A KR20047003475A KR20040033300A KR 20040033300 A KR20040033300 A KR 20040033300A KR 20047003475 A KR20047003475 A KR 20047003475A KR 20040033300 A KR20040033300 A KR 20040033300A
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류세형
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크리 인코포레이티드
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Abstract

이단자를 구비한, 광 활성 실리콘 카바이드 사이리스터들과 같은 대면적 실리콘 카바이드 소자들이 제공된다. 이 실리콘 카바이드 소자들은 커넥팅 플레이트에 의해 병렬로 선택적으로 연결된다. 사이리스터의 게이트를 활성화시키기 위해 약 3.25eV 이상의 에너지를 가지는 빛을 허용하도록 노출된 실리콘 카바이드 사이리스터들의 게이트 영역을 가진 실리콘 카바이드 사이리스터들도 제공된다. 이 실리콘 카바이드 사이리스터들은 대칭 또는 비대칭일 수 있다. 복수개의 실리콘 카바이드 사이리스터들이 웨이퍼, 웨이퍼의 일부분 또는 다중 웨이퍼들 상에 형성될 수 있다. 불량품 셀들이 결정되고, 양품 셀들은 커넥팅 플레이트에 의해 선택적으로 연결된다.

Description

대면적 실리콘 카바이드 소자 및 그 제조방법{Large area silicon carbide devices and manufacturing methods therefor}
실리콘 카바이드 사이리스터는 예컨대 미국 특허 제5,539,217호(이하 '217 특허)에 개시되어 있으며, 그 개시 내용은 충분히 개시된 것처럼 본 명세서에 원용되어 통합된다. 상기 '217 특허에 개시된 사이리스터는 게이트, 소자의 어느 일면 상의 아노드(또는 캐소드), 그리고 소자의 반대편 면 상의 캐소드(또는 아노드)를 구비하는 삼단자 소자이다. 이러한 실리콘 카바이드 사이리스터는 유사한 실리콘 사이리스터에 비해 향상된 전력 취급 능력을 보일 수 있다.
집적된 광원 및 실리콘 카바이드 활성층을 구비하는 광 활성 사이리스터는 미국 특허 제5,663,580호에 개시되어 있다. 이러한 소자는 사단자를 포함할 수 있고, 고유의 아노드와 캐소드 단자를 가지는 사이리스터의 개시(trigger) 동작을 하는 발광 다이오드용 아노드와 캐소드를 포함한다.
광으로 활성화되는 실리콘 사이리스터는 고전력 응용처에 활용되어 오고 있다. 예를 들어, 광학적으로 동작이 개시되는 평행 횡방향 사이리스터가 미국 특허 제4,779,126호에 개시되어 있다.
실리콘 카바이드 사이리스터가 대등한 크기의 실리콘 소자에 비해 개선된 전력 취급 능력을 제공할 수는 있지만, 실리콘 카바이드로 이루어진 대규모의 사이리스터를 제조하는 것이 어려울 수 있다. 예를 들어, 사이리스터가 웨이퍼와 거의 동일한 크기가 되도록, 실리콘 단일 사이리스터는 웨이퍼 상에 만들어질 수 있다. 그러나, 무결함 실리콘 카바이드 웨이퍼를 제조하는 것은 불가능하지는 않더라도 어려울 수 있다. 따라서, 전체 웨이퍼를 차지하는 소자는 소자 안에 결함을 포함할 수 있으며 이것은 소자의 성능을 제한할 수 있다.
본 발명은 마이크로 전자 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 광 활성 실리콘 카바이드 사이리스터와 같은 이단자(two electrical terminal) 실리콘 카바이드 소자 및 그 제조방법에 관한 것이다.
도 1은 본 발명의 실시예들에 따른 광 활성 사이리스터의 상면도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 A-A'선을 따라 절취한 사이리스터의 단면도이다.
도 3은 본 발명의 다른 실시예들에 따른 도 1의 A-A'선을 따라 절취한 사이리스터의 단면도이다.
도 4는 본 발명의 또 다른 실시예들에 따른 광 활성 사이리스터의 단면도이다.
도 5는 본 발명의 또 다른 실시예들에 따른 광 활성 사이리스터의 단면도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 B-B'선을 따라 절취한 사이리스터의 단면도이다.
도 7은 본 발명의 실시예들에 따른 다중 사이리스터 소자를 제공하기 위한 복수개의 광 활성 실리콘 카바이드 사이리스터들을 구비한 웨이퍼 일부의 상면도이다.
도 8은 복수개의 광 활성 사이리스터들 중 선택된 사이리스터들을 배선하기 위한 도전성 플레이트를 포함하는 본 발명의 실시예들에 따른 도 7의 C-C' 단면을 따라 절취한 다중 사이리스터 소자의 단면도이다.
본 발명의 실시예들은 광 활성 실리콘 카바이드 사이리스터 및 광 활성 실리콘 카바이드 사이리스터 제조방법을 제공한다. 본 발명의 상세한 실시예에서, 제1 도전형 실리콘 카바이드 기판 상에 제2 도전형 실리콘 카바이드 제1 층이 형성된다. 상기 기판 반대편 상기 실리콘 카바이드 제1 층 상에 제1 도전형 실리콘 카바이드 제1 영역이 형성된다. 상기 실리콘 카바이드 제1 층 반대편 상기 실리콘 카바이드 제1 영역 상에 제2 도전형 실리콘 카바이드 제2 영역이 형성되고, 광 활성 게이트 영역을 제공하도록 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역 부분을 노출시키도록 구성된다. 상기 실리콘 카바이드 제2 영역 상에 제1 전극이 형성되고 상기 실리콘 카바이드 기판 상에 제2 전극이 형성된다.
본 발명의 다른 실시예들에서, 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 실리콘 카바이드 제2 층이 배치된다. 상기 실리콘 카바이드 제2 층은 제1 도전형을 가진다.
본 발명의 추가적인 실시예들에서, 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 실리콘 카바이드 제2 층이 배치된다. 상기 실리콘 카바이드 제2 층은 제2 도전형이며 상기 실리콘 카바이드 제1 층보다 높은 캐리어 농도를 가진다.
본 발명의 특정 실시예들에서, 상기 실리콘 카바이드 제1 영역은 메사(mesa)를 형성한다. 이러한 실시예들에 있어서, 접합 종단 신장부(junction termination extension)를 제공하도록 상기 실리콘 카바이드 제1 영역에 의해 형성된 메사 외측의 상기 실리콘 카바이드 제1 층 안에 제1 도전형 실리콘 카바이드 제3 영역이 더 포함될 수 있다.
본 발명의 또 다른 실시예에서, 상기 실리콘 카바이드 제1 영역의 노출된 부분 안에 제1 도전형 실리콘 카바이드 제3 영역이 형성된다. 이러한 실리콘 카바이드 제3 영역은 상기 실리콘 카바이드 제1 영역보다 높은 캐리어 농도를 가질 수 있다.
뿐만 아니라, 상기 실리콘 카바이드 제2 영역은 바람개비(pinwheel) 구조의 광 활성 게이트 영역을 제공하도록 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역을 바람개비 모양 부분으로 노출시키도록 구성될 수 있다. 대신에, 상기 실리콘 카바이드 제2 영역은 상기 실리콘 카바이드 제2 영역과 서로 맞물린(interdigited) 광 활성 게이트 영역을 제공하도록 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역을 대응하는 복수개의 핑거(finger) 부분으로 노출시키도록 구성된 복수개의 핑거일 수 있다.
본 발명의 다른 실시예들에 있어서, 실리콘 카바이드 사이리스터는 제1 도전형 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 상의 제2 도전형 실리콘 카바이드 제1 층을 구비하도록 형성된다. 상기 기판 반대편 상기 실리콘 카바이드 제1 층 상에 제1 도전형 실리콘 카바이드 제1 영역이 형성된다. 상기 실리콘 카바이드 제1 층 반대편 상기 실리콘 카바이드 제1 영역 상에 제2 도전형 실리콘 카바이드 제2 영역도 형성된다. 상기 실리콘 카바이드 제1 영역과 제2 영역은 광 활성 게이트 영역을 제공하도록 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층 부분을 노출시키도록 구성된다. 상기 실리콘 카바이드 제2 영역 상에 제1 전극이 형성되고 상기 실리콘 카바이드 기판 상에 제2 전극도 형성된다.
본 발명의 추가적인 실시예에서, 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 배치된 제1 도전형 실리콘 카바이드 제2 층을 더 포함한다. 뿐만 아니라, 상기 실리콘 카바이드 제1 층의 노출된 부분 안에 상기 실리콘 카바이드 제1 층보다 높은 캐리어 농도를 가진 제2 도전형 실리콘 카바이드 제3 층을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어서, 상기 실리콘 카바이드 제1 영역과제2 영역은 바람개비 구조의 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층을 바람개비 모양 부분으로 노출시키도록 구성된다. 대신에, 상기 실리콘 카바이드 제1 영역과 제2 영역은 상기 실리콘 카바이드 제1 및 제2 영역과 서로 맞물린 광 활성 게이트 영역을 제공하도록 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층을 대응하는 복수개의 핑거 부분으로 노출시키도록 구성된 복수개의 핑거일 수 있다.
본 발명의 어떤 실시예들에서는, 상기 제1 도전형이 n형 실리콘 카바이드이고 상기 제2 도전형이 p형 실리콘 카바이드이다. 본 발명의 다른 실시예들에서는, 상기 제1 도전형이 p형 실리콘 카바이드이고 상기 제2 도전형이 n형 실리콘 카바이드이다.
본 발명의 추가적인 실시예들에 있어서, 광 활성 실리콘 카바이드 사이리스터가 실리콘 카바이드 웨이퍼의 적어도 일부 상에 형성된 복수개의 실리콘 카바이드 사이리스터 셀들에 의해 제공된다. 상기 광 활성 실리콘 카바이드 사이리스터 셀들은 상기 실리콘 카바이드 웨이퍼의 상기 제1 면 상에 상기 사이리스터 셀들 외부 광원으로부터의 빛에 노출되도록 형성된 해당 게이트 영역들과, 상기 실리콘 카바이드 웨이퍼의 상기 제1 면 상에 제1 콘택들과, 상기 제1 면 반대편 상기 실리콘 카바이드 웨이퍼의 제2 면 상에 제2 콘택을 구비한다. 커넥팅 플레이트가 상기 복수개의 실리콘 카바이드 사이리스터 셀들 중 일부의 상기 제1 콘택들을 전기적으로 연결한다.
본 발명의 특정 실시예들에서, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 선택된 셀들만 상기 커넥팅 플레이트에 의해 전기적으로 연결된다. 이러한 실시예들에서, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들은 미리 설정된 전압치보다 높은 블록킹 전압(blocking voltage)을 가진 실리콘 카바이드 사이리스터 셀들일 수 있다. 뿐만 아니라, 상기 커넥팅 플레이트가 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 상기 제1 콘택만 콘택할 수 있도록, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들은 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 선택되지 않은 사이리스터 셀들의 제1 콘택보다 상기 해당 게이트 영역으로부터 더 큰 거리로 신장하는 제1 콘택을 가질 수 있다. 대신에, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들이 제1 콘택을 가질 수 있다. 상기 커넥팅 플레이트가 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들만 전기적으로 콘택하도록, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 선택되지 않은 셀들은 제1 콘택을 가지지 않는다.
뿐만 아니라, 상기 복수개의 광 활성 사이리스터 셀들은 상술한 실시예들 중 어떤 것이라도 포함할 수 있다. 예를 들어, 상기 셀들은 제1 도전형 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 상의 제2 도전형 실리콘 카바이드 제1 층에 의해 제공될 수 있다. 상기 기판 반대편 상기 실리콘 카바이드 제1 층 상에 복수개의 제1 도전형 실리콘 카바이드 제1 영역들이 형성되고, 복수개의 제2 도전형실리콘 카바이드 제2 영역들은 복수개의 광 활성 게이트 영역들을 제공하도록 상기 실리콘 카바이드 제1 층 반대편 상기 실리콘 카바이드 제1 영역들 상에 상기 실리콘 카바이드 사이리스터 셀들 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역들 중 대응되는 제1 영역들을 노출시키도록 구성된다. 복수개의 전극들이 상기 실리콘 카바이드 제2 영역들 중 대응되는 제2 영역들 상에 형성되고 다른 전극이 상기 실리콘 카바이드 기판 상에 상기 실리콘 카바이드 제1 층 반대편으로 형성된다. 상술한 실시예들 중 다른 것들도 상기 사이리스터 셀들로 이용될 수 있다.
본 발명의 추가적인 실시예들에 있어서, 실리콘 카바이드 사이리스터는 실리콘 카바이드 웨이퍼의 적어도 일부 상에 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들을 형성함으로써 제조할 수 있다. 상기 광 활성 사이리스터 셀들은 상기 실리콘 카바이드 웨이퍼의 제1 면 상에 상기 사이리스터 셀들 외부 광원으로부터의 빛에 노출되도록 형성된 대응 게이트 영역들과 상기 실리콘 카바이드 웨이퍼의 상기 제1 면 상에 제1 콘택들과 상기 제1 면 반대편 상기 실리콘 카바이드 웨이퍼의 제2 면 상에 제2 콘택을 포함한다. 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들을 전기적으로 테스트하여 상기 광 활성 실리콘 카바이드 사이리스터 셀들 중 전기적 테스트를 통과한 셀들을 선택한다. 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 상기 제1 콘택을 선택적으로 배선한다.
이러한 선택적인 배선은, 본 발명의 다른 실시예들에서, 콘택 물질을 선택적으로 증착하여 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 선택된상기 셀들의 제1 콘택을 제공하고, 상기 증착된 콘택 물질을 전기적으로 연결함으로써 형성할 수 있다. 이러한 실시예들에서, 상기 증착된 콘택 물질은 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들 상에 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 제1 콘택들의 대응하는 제1 면들이 실질적으로 동일 평면(coplanar)이고 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 전기적 테스트를 통과한 것으로 선택되지 않은 셀들의 콘택들을 지나 연장하도록 제1 콘택들을 제공할 수 있다. 상기 전기 배선은 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 제1 콘택들의 제1 면들과 전기전도성 커넥팅 플레이트를 콘택시켜 형성할 수 있다. 상기 콘택 물질을 선택적으로 증착하는 단계는, 예컨대, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 전기적 테스트를 통과한 것으로 선택되지 않은 셀들의 콘택 영역들을 마스킹하고, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 마스킹되지 않은 상기 선택된 셀들의 콘택 영역들 상에 제1 콘택들을 제공하도록 콘택 물질을 증착하여 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어서, 상기 제1 콘택들은 콘택 물질을 증착하여 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 대응되는 셀들의 제1 콘택들을 제공하여 선택적으로 배선할 수 있다. 상기 전기적 테스트를 통과한 것으로 선택되지 않은 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들로부터 콘택 물질을 제거한다. 상기 콘택 물질을 제거하는 단계는 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 제1 콘택들의 제1면들이 실질적으로 동일 평면이고 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 전기적 테스트를 통과한 것으로 선택되지 않은 셀들의 제1 콘택들을 지나 연장하도록 상기 콘택 물질을 제거하는 단계를 포함한다. 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 제1 콘택들의 제1 면들과 콘택된 전기전도성 커넥팅 플레이트가 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 상기 제1 콘택들을 연결한다.
상기 콘택 물질을 제거하는 단계는, 예컨대, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 상기 제1 콘택들을 마스킹하고, 상기 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 마스킹되지 않은 셀들의 상기 제1 콘택들을 식각하여 달성될 수 있다.
이하에서는 본 발명의 바람직한 실시예들을 나타낸 첨부 도면들을 참조하여 본 발명을 보다 충분하게 설명한다. 그러나, 본 발명은 여러 가지 다른 형태로 구현될 수 있으며, 본 발명의 범위가 아래에서 나타낸 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 그 보다, 본 발명의 실시예는 이 공개를 철저하고 완전하게 하고, 당업계에서 숙련된 자에게 본 발명을 충분히 전달하기 위해 제공되어지는 것이다. 도면에서의 다양한 층과 영역은 개략적으로 그려진 것이다. 동일한 참조번호는 시종 동일한 요소를 의미한다. 어떤 층, 영역 또는 기판이 다른 요소의 "상"에 있다 또는 "상으로" 신장한다고 기재되는 경우에, 상기 어떤 층, 영역 또는 기판은 다른 요소에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 요소가 개재되어질 수도 있음을 당업계에서 숙련된 자는 이해할 수 있을 것이다. 반대로, 어떤 요소가 다른 요소의 "직접 상"에 있다 또는 "직접 상으로" 신장한다고 기재되는 경우에, 그 사이에 개재되는 제3의 요소는 없다. 뿐만 아니라, 여기에 설명되고 도시된 각 실시예는 그것의 반대되는 도전형 실시예 또한 포함한다.
이제 도면을 참조하면, 도 1 내지 도 8은 본 발명에 따른 광 활성, 이단자, SiC 사이리스터들의 다양한 실시예들의 개략적인 부분 상면도들과 단면도들이다. 본 발명의 실시예들에 따른 실리콘 카바이드 사이리스터들은 3C, 2H, 4H, 6H 및 15R의 동형(polytype)을 가지는 실리콘 카바이드로 형성될 수 있다. 도시된 실시예들에서, p+와 p-영역뿐만 아니라 n+와 n-영역이 본 발명 기술분야의 숙련된 자에게 쉽게 이해될 수 있는 방식으로, 동일한 물질의 서로 다른 도핑 레벨을 상징화하기 위해 "+"와 "-"로 명명되었다.
도 1은 본 발명의 실시예들에 따른 광 활성, 이단자, 실리콘 카바이드 사이리스터의 상면도이다. 도 2는 본 발명의 실시예들에 따른 광 활성 실리콘 카바이드 사이리스터의 단면도이다. 도 1 및 도 2에서 보여지는 바와 같이, n+도전형과 같은 제1 도전형 실리콘 카바이드 기판(10)이 그 상부에 같은 도전형으로 된 제1 층(12)을 구비한다. 이러한 제1 도전형 층(12)이 도면에 도시되었지만, 이러한 층은 선택적일 수 있고 다소 높은 도핑 레벨의 영역을 얻기 위해 기판에 부가될 수 있다. 일반적으로, 이러한 높은 도핑 레벨은 벌크 결정으로부터 얻어지는 기판에서보다 에피택셜층에서 얻는 것이 쉽다. 그러나, 이러한 다층 구조는 만족스럽게 도핑된다면 단일층, 물론 기판, 으로 대체될 수 있음을 알 수 있을 것이다. 따라서, 층(12)은 선택적인 것으로 여겨질 수 있다. 어떤 경우이든, 본 발명의 특정 실시예들에 있어서, 기판(10)은 약 1018내지 약 1020cm-3의 캐리어 농도를 제공하도록 도핑될 수 있다. 뿐만 아니라, 제1 층(12)은 약 1018내지 약 1020cm-3의 캐리어 농도를 제공하도록 도핑될 수 있다. 제1 층(12)은, 전형적으로, 약 0.5㎛ 내지 약 5㎛의 두께를 가질 수 있다. 기판(10)은, 전형적으로, 약 8 mils 내지 약 18 mils의 두께를 가질 수 있다.
도 2에 더 도시되어 있는 바와 같이, 비대칭적인 사이리스터를 제공하도록 p형과 같은 제2 도전형의 선택적인 제2 층(14)이 제1 층(12) 상에 제공될 수 있다. 선택적인 제2 층(14)은 약 1016내지 약 1018cm-3의 캐리어 농도를 제공하도록 도핑될 수 있다. 선택적인 제2 층(14)은, 전형적으로, 약 0.1㎛ 내지 약 5㎛의 두께를 가질 수 있다. p-형과 같은 제2 도전형 제3 층(16)이 제2 층(14) 상에 제공되어 광 활성, 이단자, 사이리스터의 드리프트층을 제공한다. 제3 층(16)은 제2 층(14)의 캐리어 농도보다 작은 캐리어 농도를 제공하도록 도핑되는 것이 바람직하다. 제3 층은, 예를 들어 약 5×1016cm-3에 달하는 캐리어 농도를 제공하도록 도핑될 수 있다. 제3 층(16)은, 전형적으로, 약 10㎛ 내지 약 300㎛의 두께를 가질 수 있다.
n형과 같은 제1 도전형 제4 층(18)이 제3 층(16) 상에 제공되어 게이트층을 제공한다. 제4 층(18)은 약 1016내지 약 1018cm-3의 캐리어 농도를 제공하도록 도핑될 수 있다. 제4 층(18)은, 전형적으로, 약 0.1㎛ 내지 약 5㎛의 두께를 가질 수 있다. 소자를 위한 에지 종단을 제공하도록, 제4 층(18)은 주변을 둘러싸는 접합 종단 신장부(JTE : junction termination extension) 영역(28)을 가지는 메사로 형성될 수 있다. 대신에, 소자의 에지 종단은 가드 링 또는 본 명세서에 원용되어 통합된 미국 특허 제5,539,217호에 개시되어 있는 바와 같이 기판(10)으로 신장하는 측벽들을 가진 메사로 형성된 제1, 제2, 제3 및 제4 층들에 의해 제공될 수 있다.
p+형과 같은 제2 도전형 실리콘 카바이드 영역(20)이 제4 층(18) 상에 제공되어 제4 층(18)의 일부분을 노출시켜 실리콘 카바이드 밴드갭 이상의 에너지를 가진 빛(29)이 입사될 때 사이리스터를 활성화시킬 수 있는 게이트 영역을 제공하도록, 오프닝(25)을 가지게끔 형성된다. 제2 도전형 실리콘 카바이드 영역(20)은 약 1018내지 약 1020cm-3의 캐리어 농도로 도핑될 수 있다. 영역(20)은, 전형적으로, 약 0.5㎛ 내지 약 5㎛의 두께를 가질 수 있다. 도 2에 도시한 바와 같이, 게이트 영역은 드리프트층(18)보다 높은 캐리어 농도를 가진 n+형과 같은 선택적인 제1 도전형 실리콘 카바이드 영역(26)도 포함할 수 있다. 콘택(22)이 영역(20) 상에 제공되고 콘택(24)은 기판(10) 상에 제공되어 광 활성 사이리스터를 위한 아노드와 캐소드를 제공할 수 있다. 게이트층에서 노출된 부분은 도 1에 도시한 것과 같은 바람개비 구조를 포함하여 다양한 형상을 취할 수 있다.
도 2에 도시한 바와 같이, 제1 도전형 실리콘 카바이드는 n형 실리콘 카바이드일 수 있고, 제2 도전형 실리콘 카바이드는 p형 실리콘 카바이드일 수 있다. 이러한 실시예들에 있어서, 콘택(22)은 아노드 콘택을 제공하고 콘택(24)은 캐소드 콘택을 제공한다. 뿐만 아니라 콘택(22)과 콘택(24)은 기판(10)의 어느 한쪽 면에 아노드 또는 캐소드가 형성되도록 기판(10)의 반대쪽 면에 형성된다. 상술한 바와 같이, 본 발명의 실시예들은 도 2에 도시한 것에 상보적인 소자도 포함한다.
광 활성 사이리스터의 동작은 다음과 같이 이해될 수 있다. 콘택(24)에 대해 콘택(22)에 큰 양의 값의 바이어스(large positive bias)가 인가되면, 드리프트층과 게이트층 사이의 접합에는 역방향 바이어스가 인가되어 p-드리프트층에 인가된 전압을 지지한다. 이 상태에서, 사이리스터는 비전도성이고 매우 작은 누설 전류가 그것을 관통하여 흐른다. 이것은 게이트 영역 안의, 약 3.25eV를 넘는 에너지를 가진(예를 들어 약 0.382㎛ 이상의 파장) 자외선(UV) 광과 같은 빛에 의해 턴-온될 수 있다. UV 광은 역방향 바이어스 접합에서의 광-발생에 의해 전자-홀 쌍을 생산한다. 광-유도 전자들은 콘택(22) 쪽으로 흐르고 홀들은 콘택(24) 쪽으로 흐른다. 이 단계에서, 층(18)과 층(16) 사이 및 에피택셜층(14)과 층(12) 사이의 pn 접합에는 순방향 바이어스가 인가되어 p-드리프트층으로 더 많은 홀들과 전자들을 주입한다. 이렇게 주입된 홀들은 콘택(24) 쪽으로 흐르고 주입된 전자들은 콘택(22) 쪽으로 흘러 pn 접합의 순방향 바이어싱을 더욱 증가시킨다. 광 강도가 충분하면, 양의 값의 피드백 단계가 시작되어, 이것은 궁극적으로 이러한 "온" 상태에서의 래칭(latching)을 초래한다. 래치 상태에서, 사이리스터에 걸린 비교적작은 순방향 전압 강하에서도 높은 전류 밀도가 아노드로부터 캐소드로 흐를 수 있다. 따라서, UV 광이 사이리스터를 턴 온시키고 전류를 흐르게 한다. 일단 사이리스터가 턴 온되면, 인가된 전압을 0으로 감소시키거나 다른 전형적인 기술을 사용하여 콘택(24)에 인가되는 전압의 극성을 반대로 하여 턴 오프시킬 수 있다.
도 3은 본 발명의 다른 실시예들을 도시하는데, 대칭 광 활성, 이단자, 실리콘 사이리스터가 제공된다. 도 3에서 보여지는 바와 같이, 이 구조에서는 제2 층(14)이 존재하지 않는다. 그밖에 도 3의 구조는 도 2의 구조와 동일하다. 뿐만 아니라, 도 2의 구조에서처럼, 본 발명의 실시예들은 도 3에 도시된 소자에 상보적인 소자 또한 포함할 수 있다.
도 4는 제1 도전형 드리프트층의 사용을 허용할 수 있는 본 발명의 또 다른 실시예들을 도시한다. 도 4에서 보여지는 바와 같이, 기판(10)은 n+형과 같은 제1 도전형을 가지고, 도 2를 참조하여 설명한 바와 같이, 그 상부에 선택적인 제1 도전형 실리콘 카바이드 층(12)을 구비한다. p형과 같은 제2 도전형 실리콘 카바이드 제2 층(34)이 제1 층 상에 제공되어 게이트층을 제공한다. n-형과 같은 제1 도전형 실리콘 카바이드 제1 영역(32)이 제2 층(34) 상에 제공되고, p+형과 같은 제2 도전형 실리콘 카바이드 제2 영역(20)이 제1 영역(32) 상에 제공된다. 제1 영역(32)과 제2 영역(20)은 제2 층(34)으로 된 게이트 영역을 노출하도록 형성된다. 아노드와 캐소드 콘택을 제공하도록, 콘택(22)이 제2 영역(20) 상에 제공되고 콘택(24)이 기판(10) 상에 제공된다. 높은 캐리어 농도를 가진 제2 도전형 실리콘카바이드로 된 선택적인 영역(미도시)이 제2 층(34)으로 된 게이트 영역 안에 제공될 수도 있다. 도 2 및 도 3의 구조에서처럼, 본 발명의 실시예들은 도 4에 도시된 소자에 상보적인 소자 또한 포함할 수 있다. 물리적인 치수와 도핑 레벨은 도 2 및 도 3의 구조의 대응 부분에 대한 상술한 설명과 같을 수 있다.
도 5와 도 6은 서로 맞물린 구조(interdigited structure)가 제공되는 본 발명의 또 다른 실시예들을 도시한다. 도 5 및 도 6에서 보여지는 바와 같이, 복수개의 오프닝(55)이 상부에 복수개의 콘택 핑거(64)들이 형성되는 제2 도전형 층(62)으로 된 복수개의 핑거들을 제공한다. 유사하게, 제4 층(60) 안에 복수개의 제1 도전형 실리콘 카바이드 영역(66)들이 제공될 수 있다. 제4 층(60)은 메사의 주위로 에지 종단 영역(68)을 가지는 메사로 형성될 수도 있다. 도 5에 점선으로 표시한 바와 같이, 콘택 핑거(64)들은 콘택 핑거(64)들의 콘택 물질에 의해 서로 연결될 수도 있다. 대신에, 핑거들은 띠 모양으로 형성되어 아래에 설명하는 것과 같이 콘택 플레이트에 의해 서로 콘택될 수 있다.
도 5 및 도 6에 도시된 서로 맞물린 구조의 실시예들은 도 2의 소자에 대응된다. 그러나, 본 명세서의 견지에서 이해될 수 있는 것처럼, 상보적인 소자들뿐만 아니라 도 3 및 도 4에 도시된 각 실시예들도 서로 맞물린 구조를 활용하여 구현될 수도 있다.
본 발명의 특정 실시예들에서, 광 활성 실리콘 카바이드 사이리스터들은 소자의 목표 수율에 근거한 소자 사이즈와 단면적을 가진다. 여기서, 단면적은 소자의 에지 종단에 의해 구획된 면적으로 정의한다. 따라서, 예컨대 단면적은 JTE를활용하는 실시예들에서는 JTE 영역(28)들에 의해 구획된 면적, 메사 에지 종단 실시예들에서는 메사의 면적 또는 가드 링 에지 종단 소자들에서는 가드 링에 의해 구획된 면적에 근거해 결정할 수 있다. 이러한 소자 사이즈는 예컨대 실리콘 카바이드 웨이퍼의 일부 상에 주어진 크기의 개별 고립 소자들이 얼마나 많이 제공될 수 있는지 여부와 이러한 소자에 관계된 수율이 몇 퍼센트일 것인지를 결정함으로써 결정할 수 있다. 다음으로, 목표 동작 특성(예를 들어, 전류 취급 성능)을 제공하도록 병렬로 연결될 수 있는 목표 수량의 소자들을 제공하도록 실리콘 카바이드 웨이퍼의 일부 상에 충분한 수의 소자들이 충분한 품질을 기대할 수 있는지 결정한다. 예를 들어, 광 활성 실리콘 카바이드 사이리스터는 약 20cm2이상의 단면적을 가질 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 광 활성 실리콘 카바이드 사이리스터들은 실리콘 카바이드 사이리스터들의 면적보다 큰 단면적을 가지는 웨이퍼들 상에 제공될 수 있어, 복수개의 광 활성 실리콘 카바이드 사이리스터들이 한 장의 웨이퍼 또는 웨이퍼의 일부분 상에 제공될 수 있다. 본 발명의 실시예들에 따른 이러한 복수개의 광 활성 실리콘 카바이드 사이리스터들은 도 7과 도 8에 도시되어 있다. 도 7 및 도 8에 도시된 바와 같이, 광 활성 사이리스터들이 소자들의 어느 주어진 면에 단 하나의 단자를 가지기 때문에, 광 활성 사이리스터들은 복잡한 배선 시스템의 필요 없이 쉽게 병렬로 연결될 수 있다. 따라서, 본 발명의 실시예들은 광 활성 사이리스터들에 관하여 개시되고 있지만, 실리콘 카바이드 소자들을 선택적으로 배선하기 위해 여기에 설명된 기술들은 소자의 어느 한 면에 하나의 단자를 가지는 어떠한 실리콘 카바이드 소자에든 활용될 수 있다. 따라서, 본 발명의 실시예들은 실리콘 카바이드 다이오드 등에 적용할 수 있다.
도 7과 도 8은 복수개의 광 활성 실리콘 카바이드 사이리스터들이 웨이퍼, 웨이퍼의 일부 또는 다중 웨이퍼들 상에 제공되는 본 발명의 실시예들을 도시한다. 각각의 광 활성 실리콘 카바이드 사이리스터들은 예컨대, 메사 에지 종단, 접합 종단 신장부 등에 의해 에지 종단될 수 있다. 예를 들어, 광 활성 실리콘 카바이드 사이리스터들은 공동 양도되고 발명의 명칭이 "EPITAXIAL EDGE TERMINATION FOR SILICON CARBIDE SCHOTTKY DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME"이며 2000년 11월 28일에 출원된 미국 출원 번호 제09/723,710호에 개시된 에지 종단을 가질 수 있다. 이 출원은 여기에 충분히 개시된 것처럼 원용되어 통합된다. 소자들의 에지 종단은 소자들을 서로로부터 격리시켜 전기적 물성에 악영향을 끼칠 수 있는 결함을 포함할 수도 있는 소자들을 이러한 결함을 가지지 않는 소자들로부터 격리시킬 수 있다.
도 7과 도 8에 도시한 바와 같이, 많은 수의 작은 광 활성 사이리스터 셀들이 병렬로 연결될 수 있다. 복수개의 사이리스터 셀들을 제공하고 전기적으로 테스트하여 "양품(good)" 셀들은 전기적 테스트를 통과한 셀들, 예컨대 순방향(아노드에서 캐소드로)으로 소정 전압을 차단하는 셀들로 정의한다. 불량품(bad) 셀들은 전기적 테스트에 실패하여, 예컨대 물질 안의 결함, 공정 상의 문제 및/또는 다른 결함 때문에 소정 전압을 차단하지 못한다. 양품 셀들은 기술 분야의 숙련자에게 알려진 전기적 테스트 또는 테스트들에 의해 선별될 수 있다.
콘택들이 불량품 셀들의 콘택들을 지나 신장하도록 양품 셀들은 양품 셀들을 위한 콘택 물질의 두께를 선택적으로 변화시켜 선택적으로 연결될 수 있다. 이러한 콘택 두께의 조정은 콘택을 형성하기 전에, 예컨대 콘택 물질의 선택적인 증착에 의해, 또는 콘택 형성 후에, 예컨대 콘택 물질의 선택적인 제거에 의해 만들 수 있다.
예를 들어, 포토리소그라피를 이용하여 양품 셀들의 콘택 영역들 위의 마스크는 제거되고 불량품 셀들의 콘택 영역들 상의 마스크는 남도록 양품 셀들만 노광시킬 수 있다. 두꺼운 금속(예컨대, 약 6 내지 약 25㎛)을 양품 셀들의 아노드 단자 상과 같은, 양품 셀들의 노출된 콘택 영역들 상에 증착한다. 대신에, 모든 셀들에 두꺼운 금속을, 예컨대 아노드 단자 상에 증착한 후 테스트하여 양품과 불량품 셀들을 선택할 수 있다. 두꺼운 금속은 양품 셀들의 콘택들을 마스킹하고 불량품 셀들의 콘택들을 선택적으로 식각하는 것과 같이, 기술 분야의 숙련자에게 알려져 있는 다양한 기술에 의해 불량품 셀들로부터 선택적으로 제거될 수 있다. 유사하게, 첫 번째 물질이 불량품 셀들 상에 증착되고 콘택 물질의 전면 증착이 제공되는 리프트-오프 기법도 사용될 수 있다. 이후, 콘택 물질은 양품 셀들 상에는 남겨진 채 불량품 셀들로부터 리프트 오프된다. 뿐만 아니라, 전기적 테스트 실패가 사이리스터로부터 불량품 셀들의 콘택을 전기적으로 절연시키거나 예컨대 사이리스터 셀의 콘택을 녹여서 양품 셀들에 비해 그 두께를 변화시키는 자동 기법이 이용될 수 있다. 어떠한 경우이든, 편평한 플레이트를 사용하는 압력 콘택이 두꺼운금속을 가지는 양품 셀들만 콘택할 것이다. UV 광은 어셈블리 안의 광섬유에 의해 우회될 수 있다.
복수개의 사이리스터들 중 선택된 셀들의 이러한 배선은 도 7의 C-C' 선을 따라 절취한 도 8에 도시되어 있다. 도 8에 도시되어 있는 바와 같이, 두꺼운 금속(80)이 전기적 테스트를 통과한 셀들 상에 제공되고, 전기적 테스트에 실패한 셀들 상에는 얇은 금속(82)이 제공되거나 심지어는 금속이 없다. 두꺼운 금속(80)은 얇은 금속(82)의 대응 표면을 지나 신장하는 콘택들의 실질적으로 동일 평면인 제1 면을 제공할 수 있다. 따라서, 전기적 테스트를 통과한 셀들은 커넥팅 플레이트(84)에 의해 배선될 수 있다.
기술 분야에 공지되어 있는 바와 같이, 커넥팅 플레이트(84)는 스프링 클립 또는 다른 소자에 의해 압력으로 부착되거나 예컨대 영구적인 납땜에 의해 부착될 수 있다. 커넥팅 플레이트(84)는 양품 셀들의 금속 콘택들 사이의 간격을 이어줄 적당한 강도를 가진 임의의 도전성 물질로 이루어질 수 있고 알루미늄, 구리와 같은 단일 도전성 물질이거나, 예컨대 도전성 코팅을 가진 스틸 플레이트와 같은 복합체일 수 있다.
사이리스터 셀들 외부의 UV 광원은 예컨대, 광섬유 광학, 광 파이프, 반사 표면, 자유 공간(free space), 및/또는 기술 분야의 숙련자에게 알려져 있는 다른 광 분배 메커니즘을 통해 오프닝(86) 안으로 UV 광을 제공한다. 커넥팅 플레이트(84) 또한 오프닝(86) 안의 UV 광 분산을 촉진시키기 위해 반사성일 수 있다.
본 발명은 실리콘 카바이드로 된 특정 층들에 관해 기술되었다. 본 명세서의 견지에서 기술분야의 숙련자에게 이해될 수 있는 것처럼, 이러한 층들은 에피택셜 성장, 이온 주입 또는 실리콘 카바이드로 된 층을 생산하기 위한 다른 기술들에 의해 제공될 수 있다. 따라서, 본 발명의 실시예들은 그들이 어떻게 제조되든 실리콘 카바이드로 된 층들을 포함하는 구조들을 포함하는 것으로 의도된다.
본 발명이 도 1 내지 도 8에 도시된 특정 구조에 관하여 기술되었지만, 본 명세서의 견지에서 기술분야의 숙련자들에게 이해될 수 있는 것처럼 본 발명 교시로부터의 이익을 유지한 채 이러한 구조들에 다양한 변경이 가해질 수 있다. 예를 들어 도 1 내지 도 8의 구조 상에 게이트 영역들로 UV 광이 도달하도록 하는 산화막 또는 보호막이 제공될 수 있다. 유사하게, 게이트 영역들을 위해, 원 모양과 같은 다른 패턴들도 이용될 수 있다. 따라서, 본 발명이 상술한 특정 구조들에 한정되는 것으로 해석되어서는 안 된다.
유사하게, 본 발명이 광 활성 실리콘 카바이드 소자들에 대해 기술되었지만, 본 명세서의 견지에서 기술 분야의 숙련된 자에게 이해될 수 있듯이, 본 발명의 실시예들은 소자의 한 면에 하나의 콘택을 가지는 어떠한 이단자 소자에라도 함께 사용될 수 있다. 따라서, 다른 형태의 실리콘 카바이드 소자 셀들이 선택적으로 배선되어 복수개의 실리콘 카바이드 소자 셀들로 이루어진 대면적 실리콘 카바이드 소자를 제공할 수 있다. 따라서, 본 발명이 광 활성 사이리스터들에 한정되는 것으로 해석되어서는 안 된다.
도면들과 명세서에서, 본 발명의 전형적인 바람직한 실시예들이 공개되고,비록 특정 용어들을 사용하였으나, 그들은 일반적이고 기술적인 의미로만 사용된 것이고, 다음의 청구항에서 나타나는 본 발명을 제한하기 위함이 아니다.
본 발명에 따르면 대면적 실리콘 카바이드 소자들을 제공할 수 있다.

Claims (51)

  1. 제1 도전형 실리콘 카바이드 기판;
    상기 실리콘 카바이드 기판 상의 제2 도전형 실리콘 카바이드 제1 층;
    상기 기판 반대편 상기 실리콘 카바이드 제1 층 상의 제1 도전형 실리콘 카바이드 제1 영역;
    광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제1 층 반대편 상기 실리콘 카바이드 제1 영역 상에, 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역 부분을 노출시키도록 구성된 제2 도전형 실리콘 카바이드 제2 영역;
    상기 실리콘 카바이드 제2 영역 상의 제1 전극; 및
    상기 실리콘 카바이드 기판 상의 제2 전극을 포함하는 실리콘 카바이드 사이리스터.
  2. 제1항에 있어서, 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 배치된 제1 도전형 실리콘 카바이드 제2 층을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  3. 제1항에 있어서, 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 배치된 실리콘 카바이드 제2 층을 더 포함하고, 상기 실리콘 카바이드 제1 층은 제2 도전형이며 상기 실리콘 카바이드 기판보다 높은 캐리어 농도를 가진 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  4. 제1항에 있어서, 상기 실리콘 카바이드 제1 영역은 메사(mesa)를 형성하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  5. 제4항에 있어서, 에지 종단(edge termination)을 제공하도록, 상기 실리콘 카바이드 제1 영역에 의해 형성된 메사 외측의 상기 실리콘 카바이드 제1 층 안에 제1 도전형 실리콘 카바이드 제3 영역을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  6. 제1항에 있어서, 상기 실리콘 카바이드 제1 영역의 노출된 부분 안에 상기 실리콘 카바이드 제1 영역보다 높은 캐리어 농도를 가진 제1 도전형 실리콘 카바이드 제3 영역을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  7. 제1항에 있어서, 상기 제1 도전형은 n형 실리콘 카바이드를 포함하고 상기 제2 도전형은 p형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  8. 제1항에 있어서, 상기 제1 도전형은 p형 실리콘 카바이드를 포함하고 상기 제2 도전형은 n형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  9. 제1항에 있어서, 바람개비 구조의 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제2 영역은 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역을 바람개비 모양 부분으로 노출시키도록 구성된 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  10. 제1항에 있어서, 상기 실리콘 카바이드 제2 영역과 서로 맞물린(interdigited) 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제2 영역은 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역을 대응하는 복수개의 핑거(finger) 부분으로 노출시키도록 구성된 복수개의 핑거를 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  11. 제1 도전형 실리콘 카바이드 기판;
    상기 실리콘 카바이드 기판 상의 제2 도전형 실리콘 카바이드 제1 층;
    상기 기판 반대편 상기 실리콘 카바이드 제1 층 상의 제1 도전형 실리콘 카바이드 제1 영역;
    상기 실리콘 카바이드 제1 층 반대편 상기 실리콘 카바이드 제1 영역 상의 제2 도전형 실리콘 카바이드 제2 영역;
    상기 실리콘 카바이드 제2 영역 상의 제1 전극; 및
    상기 실리콘 카바이드 기판 상의 제2 전극을 포함하고,
    광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제1 영역과 제2 영역은 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층 부분을 노출시키도록 구성된 실리콘 카바이드 사이리스터.
  12. 제11항에 있어서, 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 배치된 제1 도전형 실리콘 카바이드 제2 층을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  13. 제11항에 있어서, 상기 실리콘 카바이드 제1 층의 노출된 부분 안에 상기 실리콘 카바이드 제1 층보다 높은 캐리어 농도를 가진 제2 도전형 실리콘 카바이드 제3 층을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  14. 제11항에 있어서, 상기 제1 도전형은 n형 실리콘 카바이드를 포함하고 상기 제2 도전형은 p형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  15. 제11항에 있어서, 상기 제1 도전형은 p형 실리콘 카바이드를 포함하고 상기 제2 도전형은 n형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  16. 제11항에 있어서, 바람개비 구조의 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제1 영역과 제2 영역은 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층을 바람개비 모양 부분으로 노출시키도록 구성된 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  17. 제11항에 있어서, 상기 실리콘 카바이드 제1 및 제2 영역과 서로 맞물린 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제1영역과 제2 영역은 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층을 대응하는 복수개의 핑거 모양 부분으로 노출시키도록 구성된 복수개의 핑거를 포함하는 것을 특징으로 하는 실리콘 카바이드 사이리스터.
  18. 실리콘 카바이드 웨이퍼의 적어도 일부 상에 형성되고, 상기 실리콘 카바이드 웨이퍼의 제1 면 상에 제1 콘택들, 상기 실리콘 카바이드 웨이퍼 제2 면 상에 제2 콘택들을 구비하는 복수개의 실리콘 카바이드 소자 셀들; 및
    상기 복수개의 실리콘 카바이드 셀들 중 일부의 상기 제1 콘택들을 전기적으로 연결하는 커넥팅 플레이트(connecting plate)를 포함하는 실리콘 카바이드 소자.
  19. 제18항에 있어서, 상기 복수개의 실리콘 카바이드 소자 셀들은 상기 실리콘 카바이드 웨이퍼의 적어도 일부 상에 형성된 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들을 포함하고, 상기 광 활성 실리콘 카바이드 사이리스터 셀들은 상기 실리콘 카바이드 웨이퍼의 상기 제1 면 상에 상기 사이리스터 셀들 외부 광원으로부터의 빛에 노출되도록 형성된 해당 게이트 영역들과, 상기 실리콘 카바이드 웨이퍼의 상기 제1 면 상에 제1 콘택들과, 상기 제1 면 반대편 상기 실리콘 카바이드 웨이퍼의 제2 면 상에 제2 콘택을 구비하며, 상기 커넥팅 플레이트는 상기 복수개의 실리콘 카바이드 사이리스터 셀들 중 일부의 상기 제1 콘택들을 전기적으로 연결하는 커넥팅 플레이트를 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  20. 제19항에 있어서, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 선택된 셀들만 상기 커넥팅 플레이트에 의해 전기적으로 연결되는 것을 특징으로 하는 실리콘 카바이드 소자.
  21. 제20항에 있어서, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들은 미리 설정된 전압치보다 높은 블록킹 전압(blocking voltage)을 가진 실리콘 카바이드 사이리스터 셀들을 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  22. 제20항에 있어서, 상기 커넥팅 플레이트가 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들의 상기 제1 콘택만 콘택하도록, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들은 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 선택되지 않은 사이리스터 셀들의 제1 콘택보다 상기 해당 게이트 영역으로부터 더 큰 거리로 신장하는 제1 콘택을 가지는 것을 특징으로 하는 실리콘 카바이드 소자.
  23. 제20항에 있어서, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들은 제1 콘택을 가지고, 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 선택되지 않은 셀들은 제1 콘택을 가지지 않아, 상기 커넥팅 플레이트가 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 선택된 셀들만 전기적으로 연결하는 것을 특징으로 하는 실리콘 카바이드 소자.
  24. 제19항에 있어서, 상기 복수개의 광 활성 사이리스터 셀들은
    제1 도전형 실리콘 카바이드 기판;
    상기 실리콘 카바이드 기판 상의 제2 도전형 실리콘 카바이드 제1 층;
    상기 기판 반대편 상기 실리콘 카바이드 제1 층 상의 복수개의 제1 도전형 실리콘 카바이드 제1 영역들;
    복수개의 광 활성 게이트 영역들을 제공하도록, 상기 실리콘 카바이드 제1 층 반대편 상기 실리콘 카바이드 제1 영역들 상에 상기 실리콘 카바이드 사이리스터 셀들 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역들 중 대응되는제1 영역들을 노출시키도록 구성된 복수개의 제2 도전형 실리콘 카바이드 제2 영역들;
    상기 실리콘 카바이드 제2 영역들 중 대응되는 제2 영역들 상의 복수개의 제1 전극들; 및
    상기 실리콘 카바이드 기판 상의 적어도 하나의 제2 전극을 포함하는 실리콘 카바이드 소자.
  25. 제24항에 있어서, 상기 복수개의 광 활성 사이리스터 셀들은 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 배치된 제1 도전형 실리콘 카바이드 제2 층을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  26. 제24항에 있어서, 상기 복수개의 광 활성 사이리스터 셀들은 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 배치된 실리콘 카바이드 제2 층을 더 포함하고, 상기 실리콘 카바이드 제1 층은 제2 도전형이며 상기 실리콘 카바이드 기판보다 높은 캐리어 농도를 가진 것을 특징으로 하는 실리콘 카바이드 소자.
  27. 제24항에 있어서, 상기 실리콘 카바이드 제1 영역들은 대응되는 복수개의 메사들을 형성하는 것을 특징으로 하는 실리콘 카바이드 소자.
  28. 제27항에 있어서, 에지 종단을 제공하도록, 상기 실리콘 카바이드 제1 영역에 의해 형성된 메사들 중 대응되는 메사들 주변에서 상기 실리콘 카바이드 제1 층 안에 복수개의 제1 도전형 실리콘 카바이드 제3 영역들을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  29. 제24항에 있어서, 상기 복수개의 광 활성 사이리스터 셀들은 상기 실리콘 카바이드 제1 영역들의 노출된 부분 중 대응되는 부분 안에 제1 도전형이며 상기 실리콘 카바이드 제1 영역들보다 높은 캐리어 농도를 가진 실리콘 카바이드 제3 영역을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  30. 제24항에 있어서, 상기 제1 도전형은 n형 실리콘 카바이드를 포함하고 상기 제2 도전형은 p형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  31. 제24항에 있어서, 상기 제1 도전형은 p형 실리콘 카바이드를 포함하고 상기 제2 도전형은 n형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  32. 제24항에 있어서, 바람개비 구조의 광 활성 게이트 영역들을 제공하도록, 상기 실리콘 카바이드 제2 영역들은 상기 실리콘 카바이드 사이리스터 셀들 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역들을 바람개비 모양 부분으로 노출시키도록 구성된 것을 특징으로 하는 실리콘 카바이드 소자.
  33. 제24항에 있어서, 상기 실리콘 카바이드 제2 영역들 중 대응되는 제2 영역들과 서로 맞물린 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제2 영역들은 상기 실리콘 카바이드 사이리스터 셀들 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 영역들을 복수개의 핑거 부분으로 노출시키도록 구성된 복수개의 핑거를 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  34. 제19항에 있어서, 상기 복수개의 광 활성 사이리스터 셀들은
    제1 도전형 실리콘 카바이드 기판;
    상기 실리콘 카바이드 기판 상의 제2 도전형 실리콘 카바이드 제1 층;
    상기 기판 반대편 상기 실리콘 카바이드 제1 층 상의 복수개의 제1 도전형 실리콘 카바이드 제1 영역들;
    상기 실리콘 카바이드 제1 층 반대편 상기 실리콘 카바이드 제1 영역들 중 대응되는 제1 영역들 상의 복수개의 제2 도전형 실리콘 카바이드 제2 영역들;
    상기 실리콘 카바이드 제2 영역들 중 대응되는 제2 영역들 상의 복수개의 제1 전극들; 및
    상기 실리콘 카바이드 제1 층 반대편, 상기 실리콘 카바이드 기판 상의 적어도 하나의 제2 전극을 포함하고,
    광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제1 영역들과 제2 영역들은 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층 부분을 노출시키도록 구성된 실리콘 카바이드 소자.
  35. 제34항에 있어서, 상기 실리콘 카바이드 기판과 상기 실리콘 카바이드 제1 층 사이에 배치된 제1 도전형 실리콘 카바이드 제2 층을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  36. 제34항에 있어서, 상기 실리콘 카바이드 제1 층의 노출된 부분 중 대응되는 부분 안에 제2 도전형이며 상기 실리콘 카바이드 기판보다 높은 캐리어 농도를 가진 복수개의 실리콘 카바이드 제3 영역들을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  37. 제34항에 있어서, 상기 제1 도전형은 n형 실리콘 카바이드를 포함하고 상기 제2 도전형은 p형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  38. 제34항에 있어서, 상기 제1 도전형은 p형 실리콘 카바이드를 포함하고 상기 제2 도전형은 n형 실리콘 카바이드를 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  39. 제34항에 있어서, 바람개비 구조의 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제1 영역들과 제2 영역들 중 대응되는 제1 영역들과 제2 영역들은 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층을 바람개비 모양 부분으로 노출시키도록 구성된 것을 특징으로 하는 실리콘 카바이드 소자.
  40. 제34항에 있어서, 상기 실리콘 카바이드 제1 영역들 및 제2 영역들과 서로 맞물린 광 활성 게이트 영역을 제공하도록, 상기 실리콘 카바이드 제1 영역들과 제2 영역들 중 대응되는 제1 영역들과 제2 영역들은 상기 실리콘 카바이드 사이리스터 외부 광원으로부터의 빛에 상기 실리콘 카바이드 제1 층을 복수개의 핑거 모양으로 노출시키도록 구성된 복수개의 핑거를 포함하는 것을 특징으로 하는 실리콘 카바이드 소자.
  41. 실리콘 카바이드 웨이퍼의 적어도 일부 상에 상기 실리콘 카바이드 웨이퍼의 제1 면 상에 외부 광원으로부터의 빛에 노출되도록 형성된 대응 게이트 영역들과 상기 실리콘 카바이드 웨이퍼의 상기 제1 면 상에 제1 콘택들과 상기 제1 면 반대편 상기 실리콘 카바이드 웨이퍼의 제2 면 상에 제2 콘택을 포함하는 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들을 형성하는 단계;
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들을 전기적으로 테스트하여 상기 광 활성 실리콘 카바이드 사이리스터 셀들 중 전기적 테스트를 통과한 셀들을 판정하는 단계; 및
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들의 상기 제1 콘택을 선택적으로 배선하는 단계를 포함하는 실리콘 카바이드 사이리스터 제조방법.
  42. 제41항에 있어서, 상기 제1 콘택을 선택적으로 배선하는 단계는
    콘택 물질을 선택적으로 증착하여 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 판정된 상기 셀들의 제1 콘택을 제공하는 단계; 및
    상기 증착된 콘택 물질을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  43. 제42항에 있어서, 상기 증착된 콘택 물질은 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들 상에 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들의 제1 콘택들의 대응하는 제1 면들이 실질적으로 동일 평면(coplanar)이고 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 전기적 테스트를 통과한 것으로 판정되지 않은 셀들의 콘택들을 지나 연장하도록 제1 콘택들을 제공하고, 상기 전기적으로 연결하는 단계는 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들의 제1 콘택들의 상기 제1 면들과 전기전도성 커넥팅 플레이트를 콘택시키는 단계를 포함하는 것을 특징으로 하는 방법.
  44. 제42항에 있어서, 상기 콘택 물질을 선택적으로 증착하는 단계는
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 전기적 테스트를 통과한 것으로 판정되지 않은 셀들의 콘택 영역들을 마스킹하는 단계; 및
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 마스킹되지 않은 상기 판정된 셀들의 콘택 영역들 상에 제1 콘택들을 제공하도록 콘택 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  45. 제41항에 있어서, 상기 제1 콘택을 선택적으로 배선하는 단계는
    콘택 물질을 증착하여 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 대응되는 셀들의 제1 콘택들을 제공하는 단계;
    상기 전기적 테스트를 통과한 것으로 판정되지 않은 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들로부터 콘택 물질을 제거하는 단계; 및
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들에 증착된 콘택 물질을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  46. 제45항에 있어서, 상기 콘택 물질을 제거하는 단계는 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들의 제1 콘택들의 제1 면들이실질적으로 동일 평면이고 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 전기적 테스트를 통과한 것으로 판정되지 않은 셀들의 제1 콘택들을 지나 연장하도록 상기 콘택 물질을 제거하는 단계를 포함하고, 상기 전기적으로 연결하는 단계는 상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들의 상기 제1 콘택들의 상기 제1 면들과 전기전도성 커넥팅 플레이트를 콘택시키는 단계를 포함하는 것을 특징으로 하는 방법.
  47. 제45항에 있어서, 상기 콘택 물질을 제거하는 단계는
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 판정된 셀들의 상기 제1 콘택들을 마스킹하는 단계; 및
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 마스킹되지 않은 셀들의 상기 제1 콘택들을 식각하는 단계를 포함하는 것을 특징으로 하는 방법.
  48. 실리콘 카바이드 웨이퍼의 적어도 일부 상에 상기 실리콘 카바이드 웨이퍼의 제1 면 상의 제1 콘택들과 상기 제1 면 반대편 상기 실리콘 카바이드 웨이퍼의 제2 면 상의 제2 콘택을 포함하는 복수개의 실리콘 카바이드 소자 셀들을 형성하는 단계;
    상기 복수개의 실리콘 카바이드 소자 셀들을 전기적으로 테스트하여 전기적 테스트를 통과한 실리콘 카바이드 소자 셀들을 판정하는 단계;
    상기 복수개의 실리콘 카바이드 셀들 중 상기 판정된 셀들에 상기 복수개의실리콘 카바이드 소자 셀들 중 판정되지 않은 셀들의 제1 콘택들보다 상기 실리콘 카바이드의 상기 제1 면으로부터 더 큰 거리로 신장된 제1 콘택들을 제공하는 단계; 및
    상기 복수개의 실리콘 카바이드 소자 셀들 중 상기 판정된 셀들의 상기 제1 콘택들을 전기전도성 커넥팅 플레이트로 콘택하는 단계를 포함하는 실리콘 카바이드 소자 제조방법.
  49. 제48항에 있어서, 상기 제1 콘택들을 제공하는 단계는
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 상기 전기적 테스트를 통과한 것으로 판정되지 않은 셀들의 콘택 영역들을 마스킹하는 단계; 및
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 마스킹되지 않은 상기 판정된 셀들의 콘택 영역들 상에 제1 콘택들을 제공하도록 콘택 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  50. 제48항에 있어서, 상기 제1 콘택들을 제공하는 단계는
    콘택 물질을 증착하여 상기 복수개의 광 활성 실리콘 카바이드 소자 셀들 중 대응되는 셀들의 제1 콘택들을 제공하는 단계; 및
    상기 복수개의 광 활성 실리콘 카바이드 소자 셀들 중 상기 전기적 테스트를 통과한 것으로 판정되지 않은 셀들로부터 콘택 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  51. 제50항에 있어서, 상기 콘택 물질을 제거하는 단계는
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 판정된 셀들의 상기 제1 콘택들을 마스킹하는 단계; 및
    상기 복수개의 광 활성 실리콘 카바이드 사이리스터 셀들 중 마스킹되지 않은 셀들의 제1 콘택들을 식각하는 단계를 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6982440B2 (en) * 2002-02-19 2006-01-03 Powersicel, Inc. Silicon carbide semiconductor devices with a regrown contact layer
US7057214B2 (en) * 2003-07-01 2006-06-06 Optiswitch Technology Corporation Light-activated semiconductor switches
US7679223B2 (en) * 2005-05-13 2010-03-16 Cree, Inc. Optically triggered wide bandgap bipolar power switching devices and circuits
US7615801B2 (en) * 2005-05-18 2009-11-10 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7391057B2 (en) * 2005-05-18 2008-06-24 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US20060261346A1 (en) * 2005-05-18 2006-11-23 Sei-Hyung Ryu High voltage silicon carbide devices having bi-directional blocking capabilities and methods of fabricating the same
US7582917B2 (en) * 2006-03-10 2009-09-01 Bae Systems Information And Electronic Systems Integration Inc. Monolithically integrated light-activated thyristor and method
US8193537B2 (en) * 2006-06-19 2012-06-05 Ss Sc Ip, Llc Optically controlled silicon carbide and related wide-bandgap transistors and thyristors
US7977821B2 (en) * 2007-05-10 2011-07-12 Honeywell International Inc. High power density switch module with improved thermal management and packaging
US7800196B2 (en) * 2008-09-30 2010-09-21 Northrop Grumman Systems Corporation Semiconductor structure with an electric field stop layer for improved edge termination capability
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
US8816715B2 (en) * 2011-05-12 2014-08-26 Nanya Technology Corp. MOS test structure, method for forming MOS test structure and method for performing wafer acceptance test
US9171977B2 (en) * 2011-06-17 2015-10-27 Cree, Inc. Optically assist-triggered wide bandgap thyristors having positive temperature coefficients
US9633998B2 (en) * 2012-09-13 2017-04-25 General Electric Company Semiconductor device and method for making the same
CN103579016B (zh) * 2013-11-04 2017-06-23 株洲南车时代电气股份有限公司 一种大电流碳化硅sbd/jbs功率芯片结构及其制造方法
CN108878523B (zh) * 2018-07-11 2021-06-15 北京优捷敏半导体技术有限公司 一种碳化硅门极可关断晶闸管及其制造方法
TWI822438B (zh) * 2022-11-02 2023-11-11 台亞半導體股份有限公司 碳化矽檢光閘流體與製造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH567803A5 (ko) * 1974-01-18 1975-10-15 Bbc Brown Boveri & Cie
JPS53112682A (en) * 1977-03-14 1978-10-02 Mitsubishi Electric Corp Photo thyristor
JPS54128686A (en) * 1978-03-29 1979-10-05 Fuji Electric Co Ltd Photo trigger thyristor
JPS6019150B2 (ja) * 1979-10-05 1985-05-14 株式会社日立製作所 半導体装置の製造方法
JPS5811848A (ja) 1981-07-14 1983-01-22 Yanagimoto Seisakusho:Kk 作用電極分割型マイクロフロ−セルによるボルタンメトリ−検出システム
US4387503A (en) * 1981-08-13 1983-06-14 Mostek Corporation Method for programming circuit elements in integrated circuits
JPS58118148A (ja) * 1982-01-05 1983-07-14 Toshiba Corp 光点弧形双方向サイリスタ
JPS58118414A (ja) 1982-01-06 1983-07-14 Nissan Motor Co Ltd 風切防止装置
JPS58118418A (ja) * 1982-01-08 1983-07-14 Daikiyoo Bebasuto Kk サンル−フ装置のカバ−体移動方法
JPS58142629A (ja) * 1982-02-17 1983-08-24 Toshiba Corp 対角型マトリクス回路網
US4543594A (en) * 1982-09-07 1985-09-24 Intel Corporation Fusible link employing capacitor structure
DE3369234D1 (en) 1982-11-15 1987-02-19 Toshiba Kk Thyristor device protected from an overvoltage
JPS5989463A (ja) * 1982-11-15 1984-05-23 Toshiba Corp サイリスタ
JPS59105354A (ja) * 1982-12-09 1984-06-18 Toshiba Corp 半導体装置
US4779126A (en) 1983-11-25 1988-10-18 International Rectifier Corporation Optically triggered lateral thyristor with auxiliary region
JPS6279667A (ja) * 1985-10-03 1987-04-13 Mitsubishi Electric Corp 半導体装置
US4779123A (en) * 1985-12-13 1988-10-18 Siliconix Incorporated Insulated gate transistor array
US4894791A (en) * 1986-02-10 1990-01-16 Dallas Semiconductor Corporation Delay circuit for a monolithic integrated circuit and method for adjusting delay of same
JPS6384066A (ja) * 1986-09-26 1988-04-14 Semiconductor Res Found 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法
US4799126A (en) * 1987-04-16 1989-01-17 Navistar International Transportation Corp. Overload protection for D.C. circuits
GB2206010A (en) * 1987-06-08 1988-12-21 Philips Electronic Associated Differential amplifier and current sensing circuit including such an amplifier
US4777471A (en) * 1987-06-22 1988-10-11 Precision Microdevices Inc. Apparatus for multiple link trimming in precision integrated circuits
JPH0620128B2 (ja) * 1987-07-02 1994-03-16 日本電気株式会社 半導体素子
US4860185A (en) * 1987-08-21 1989-08-22 Electronic Research Group, Inc. Integrated uninterruptible power supply for personal computers
JPH01236670A (ja) * 1988-03-17 1989-09-21 Nec Corp 半導体素子
US4814283A (en) 1988-04-08 1989-03-21 General Electric Company Simple automated discretionary bonding of multiple parallel elements
US4829014A (en) 1988-05-02 1989-05-09 General Electric Company Screenable power chip mosaics, a method for fabricating large power semiconductor chips
US5021861A (en) * 1990-05-23 1991-06-04 North Carolina State University Integrated circuit power device with automatic removal of defective devices and method of fabricating same
US5539217A (en) * 1993-08-09 1996-07-23 Cree Research, Inc. Silicon carbide thyristor
WO1995032524A1 (en) 1994-05-24 1995-11-30 Abb Research Ltd. Semiconductor device in silicon carbide with passivated surface
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
JP3338234B2 (ja) * 1995-05-17 2002-10-28 三菱電機株式会社 光トリガサイリスタ及びその製造方法
US5883403A (en) * 1995-10-03 1999-03-16 Hitachi, Ltd. Power semiconductor device
KR0156334B1 (ko) * 1995-10-14 1998-10-15 김광호 차폐 본딩 와이어를 구비하는 고주파, 고밀도용 반도체 칩 패키지
US5663580A (en) * 1996-03-15 1997-09-02 Abb Research Ltd. Optically triggered semiconductor device
US6066864A (en) * 1996-05-20 2000-05-23 Siemens Aktiengesellschaft Thyristor with integrated dU/dt protection
JPH10284718A (ja) * 1997-04-08 1998-10-23 Fuji Electric Co Ltd 絶縁ゲート型サイリスタ
US6154477A (en) * 1997-05-13 2000-11-28 Berkeley Research Associates, Inc. On-board laser-triggered multi-layer semiconductor power switch
US5831289A (en) * 1997-10-06 1998-11-03 Northrop Grumman Corporation Silicon carbide gate turn-off thyristor arrangement
US6281521B1 (en) * 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
US6300248B1 (en) * 1999-08-03 2001-10-09 Taiwan Semiconductor Manufacturing Company, Ltd On-chip pad conditioning for chemical mechanical polishing
US6380569B1 (en) * 1999-08-10 2002-04-30 Rockwell Science Center, Llc High power unipolar FET switch

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