KR20040023557A - 반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법 - Google Patents

반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법 Download PDF

Info

Publication number
KR20040023557A
KR20040023557A KR1020030063098A KR20030063098A KR20040023557A KR 20040023557 A KR20040023557 A KR 20040023557A KR 1020030063098 A KR1020030063098 A KR 1020030063098A KR 20030063098 A KR20030063098 A KR 20030063098A KR 20040023557 A KR20040023557 A KR 20040023557A
Authority
KR
South Korea
Prior art keywords
insulating film
gas
silicon
containing hydrocarbon
source gas
Prior art date
Application number
KR1020030063098A
Other languages
English (en)
Inventor
츠지나오토
오자키후미토시
타가하시사토시
Original Assignee
에이에스엠 저펜 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠 저펜 가부시기가이샤 filed Critical 에이에스엠 저펜 가부시기가이샤
Publication of KR20040023557A publication Critical patent/KR20040023557A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명에 따른 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막은, 실리콘함유 탄화수소 가스를 이용하여 플라즈마 CVD에 의해 기판 상에 제1절연막을 형성하고; 실리콘함유 탄화수소 가스와 산화 가스를 이용하여 플라즈마 CVD에 의해 인시츄로 제1절연막 상에 제1절연막 이하의 두께로 제2절연막을 연속적으로 형성하는 것에 의해 형성된다. 제2절연막은 6 ㎬ 이상의 강도를 가져 연마정지층으로 사용된다.

Description

반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막 및 그 제조방법{Interlayer Insulation Film Used For Multilayer interconnect of Semiconductor Intergrated Circuit And Method Of Manufacturing The Same}
본 발명은 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막 및 그 제조방법에 관한 것으로서, 보다 상세하게는, Cu 다층 상호접속물로 사용되는 연마정지막 및 그 제조방법에 관한 것이다.
보다 정교하고 보다 빠른 반도체 집적회로를 목표로, 집적회로의 소형화가 진행되고 있다. 과거에는, Al이 반도체 집적회로의 다층 상호접속 물질로 사용되었다. 그러나, 배선이 초소형화되고 길어짐에 따라, 증가된 전류밀도로부터 발생하는 일렉트로마이그레이션(electromigration)으로 야기되는 접속불량 문제 및 Al의 전기저항성 및 절연막의 유전상수로 야기되는 신호 지연은 문제가 되어 왔다.
다층 상호접속에 사용될 차세대 물질로서 이목이 집중되는 것은 Cu이다. Cu는 접속불량 문제가 다소 적으며, Al에 비해 전기 저항성이 낮다. 1997년에, 듀얼-다마신(Dual-Damascene)이라는 기술이 IBM과 모토롤라에 의해 개발되었다. 과거에는, Al 막을 볼록하게 식각함으로써 배선을 형성시킨 후에, 중간층을 절연막으로 충진시켰다. 이와 대조적으로, 듀얼-다마신 상호접속 기술에서는, 상호접속 패턴에 따라 편평한 층간절연막을 트렌치-식각하고 전체 표면 상에 Cu 박막을 전기도금/증착한 후에, 전기도금/증착된 Cu를 화학기계연마(Chemical Mechanical Polishing, CMP)에 의해 연마시켜 트렌치 부분 내에만 잔존하는 Cu로 상호접속을 형성시킨다(예를 들어, "차세대 ULSI 공정 기술", 리얼라이즈 주식회사, 도쿄, 2000년 2월 29일, 페이지 558~565).
이 다마신 상호접속 기술에 있어서, 저유전상수를 갖는 절연막의 채용은 필수적이다. Low-k 절연막으로는, 스핀코트 공정(spin coat process)에 의해 증착된 무기질 SOG 막, 소스가스로 CxFyHz를 이용하여 플라즈마 CVD 방법에 의해 증착된 a-C:F 막, 또는 소스가스로 실리콘함유 탄화수소를 이용하여 플라즈마 CVD 방법에 의해 증착된 SixCyOz 막 등이 알려져 있다.
다마신 상호접속 기술의 CMP 공정에 있어서, 웨이퍼의 표면은 연마 패드 및 연마액(슬러리 혼합물)을 이용하여 연마된다. 절연막의 기계적 강도가 낮다면, 절연막 영역이 Cu 상호접속 부분보다 더 많이 패이는 "디싱(dishing)"이라 지칭되는 문제가 발생한다. 상이한 연마율을 가진 물질들이 동일한 연마표면 상에서 연마되는 경우, 연마 패드가 변형시킬 수 있기 때문에 높은 연마율을 갖는 물질이 불필요하게 연마되어 발생한다. 다마신 상호접속 기술에서 가장 유력한 low-k 막인 SixCyOz 막은 다수의 -CHx 결합을 포함하고 다공질이어서 낮은 기계적 강도를 가지므로, 디싱 문제가 발생한다.
디싱 문제를 해결하기 위해 후처리 디바이스를 마련한다면, 디바이스 공간 및 비용이 증가할 뿐 아니라, 디바이스 간 웨이퍼 이동시에 야기되는 입자 오염 문제도 발생된다.
결론적으로 본 발명의 목적은, 다마신 상호접속 기술의 CMP 동안 디싱이 효과적으로 방지되는 층간절연막의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 저비용의 층간절연막의 제조 방법을 제공하는 데 있는데, 이는 연마정지층을 형성하는 데 사용하는 별도의 장치를 필요로 하지 않는다.
본 발명의 다양한 측면은 첨부된 바람직한 실시예를 보여주는 도면을 참조하여 기술될 것이다. 그러나, 이는 본 발명을 설명하기 위한 것일 뿐, 반드시 이에 한정되지는 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 제조하는 방법에 사용될 수 있는 플라즈마 CVD 장치를 보여주는 개략도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 플라즈마 CVD 장치2 : 히터
3 : 서셉터4 : 반도체 웨이퍼
5 : 소스가스 입구 포트6 : 반응 챔버
7 : 제1고주파 출력소스8 : 제2고주파 출력소스
9 : 샤워해드10 : 배출구 포트
11 : 접지
발명의 요약
일 실시예에 있어서, 본 발명은 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 형성하는 방법에 있어서, (ⅰ) 실리콘함유 탄화수소 가스를 포함하는 제1소스가스를 사용하여 플라즈마 CVD에 의해 기판 상에 제1절연막을 형성하는 단계와; (ⅱ) 실리콘함유 탄화수소 가스와 산화가스를 포함하는 제2소스가스를 사용하여 플라즈마 CVD에 의해 인시츄로 상기 제1절연막 상에 제1절연막 이하의 두께로 제2절연막을 연속적으로 형성하는 단계와; (ⅲ) 상기 제2절연막을 그 상부에 후속층 형성을 위한 연마에 종속시키는 단계를 포함하는 것을 특징으로 하는 층간절연막을 형성하는 방법을 제공한다. 상기 실시예에 있어서, 상기 제1절연막은 6 ㎬ 이하(1 ㎬, 2 ㎬, 3 ㎬, 4 ㎬, 5 ㎬, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 1.5 ~ 2.5 ㎬를 포함)의 강도를 가지며, 상기 제2절연막은 6 ㎬ 정도(6.5 ㎬, 7 ㎬, 8 ㎬, 9 ㎬, 10 ㎬, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 6.0 ~ 7.0 ㎬를 포함)의 강도를 가질 수 있다. 상기 제2절연막의 상기 강도는 어떠한 별도 경화처리 없이도 달성될 수 있다. 그러나, 가열, 전자빔, 플라즈마 어닐링 등과 같이 기계적 강도를 증가시키기 위한 적절한 경화처리는 어떠한 것이라도 수행될 수 있다.
다른 실시예에 있어서, 상기 제1소스가스는 상기 실리콘함유 탄화수소 가스의 1.0배 이하(바람직하게는 0.5배 정도)의 유량을 가지는 산화가스를 더 포함한다. 제1절연막은 산화가스 없이 형성될 수 있으며, 상기 실리콘함유 탄화수소는 산소를 함유하지 않아도 된다. 산소를 포함하지 않는 상기 실리콘함유 탄화수소가 사용되는 경우, 상기 제1절연막은 탄화규소막일 수 있다. 그러나, 상기 제1절연막은 높은 다공성을 갖는 실록산 폴리머 또는 올리고머 막인 것이 바람직한데, 이는 이러한 막들이 저유전상수를 가지기 때문이다.
다른 실시예에 있어서, 상기 제2소스가스의 산화가스는 상기 실리콘함유 탄화수소 가스의 1.0배 이상의 유량을 가진다. 상기 제2절연막은 상기 제1절연막에 비해 보다 많은 산소 또는 Si-O 결합을 포함한다. Si:O 비는 대략 1:2인 것이 바람직하다. 상기 제2절연막은 소스 가스 내의 보다 많은 산소를 이용하여 형성되어 보다 적은 다공 구조로 된다.
보다 적은 다공 구조를 형성하기 위해, 증착속도는 감소될 수 있다. 예를 들어, 상기 제2절연막은 제1절연막에 비해 RF 출력이 감소되고 실리콘함유 탄화수소의 유량이 감소되는 조건 하에서 형성될 수 있다. 상기 실리콘함유 탄화수소의 유량은 50 ~ 300 sccm (75 sccm, 100 sccm, 150 sccm, 200 sccm, 250 sccm, 및 상기의 어느 하나가 포함되는 범위를 포함)일 수 있다. 상기 산화가스는 일 실시예의 상기 실리콘함유 탄화수소 가스의 1 ~ 300 배 (5, 10, 20, 30, 50, 80, 100, 150, 200 배, 및 상기의 어느 하나가 포함되는 범위를 포함)가 사용될 수 있다. 일 실시예에 있어서, 상기 산화가스는 산소, 산화이질소, 오존, 과산화수소, 이산화탄소 및 폴리알코올로 구성된 군 중에서 적어도 하나 선택된다.
다른 실시예에 있어서, 상기 제2소스가스의 실리콘함유 탄화수소는 화학식 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 1 ~ 3인 정수, β는 0 ~ 2인 정수, n은 1 ~ 3인 정수, 그리고 R은 Si에 결합된 C1-6탄화수소)를 가진다. 상기 실리콘함유 탄화수소는 그것에 한정되지 않고 고리형 실록산 화합물도 사용될 수 있다. 바람직한 실리콘함유 탄화수소는 디메틸-디메톡시실란(dimethyl-dimethoxysilane)일 수 있다. 상기 제1소스가스의 상기 실리콘함유 탄화수소 가스 및 제2소스가스의 실리콘함유 탄화수소 가스가 동일한 가스인 경우, 상이한 상기 제2소스가스의 실리콘함유 탄화수소를 인입하기 위한 추가적인 파이핑이 필요치 않으므로, 공정을 효율적으로 인시츄로 수행할 수 있게 된다.
일 실시예에 있어서, 상기 제2절연막은 서로 상이한 산소 함유량을 포함하는 다중층(예를 들어, 2, 3, 또는 4층)으로 구성될 수 있다. 상기 다중층은 산소 함유 성분 또는 Si-O 결합의 증감(gradient)을 갖는 다수의 층 또는 분리층일 수 있는데, 예를 들어, 제1절연막으로부터의 거리가 멀면 멀수록 상기 제2절연막에 존재하는 산소 함유 또는 Si-O 결합은 높을 수 있다.
일 실시예에 있어서, 상기 방법은 상기 제1 및 제2절연막 내에 복수의 비아홀 및/또는 트렌치(via holes and/or trenches)를 형성하는 단계와, 상호접속을 위한 Cu로 홀 및/또는 트렌치를 충진하는 단계를 더 포함하고, 그후 수행되는 연마는 화학기계연마(CMP)일 수 있다. 본 실시예에 있어서, 상기 제2절연막은 연마정지층 (polishing stop layer)으로 효과적으로 사용된다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 형성하는 방법에 있어서, (ⅰ) 산화가스는 포함되지 않은 실리콘함유 탄화수소 가스를 포함하는 제1소스가스를 사용하여 플라즈마 CVD에 의해 기판의 배선층 상에 유전상수 3.3 이하이고 강도 6 ㎬ 이하를 갖는 제1절연막을 형성하는 단계와; (ⅱ) 실리콘함유 탄화수소 가스와 상기 실리콘함유 탄화수소보다 많은 산화가스를 포함하는 제2소스가스를 사용하여 플라즈마 CVD에 의해 인시츄로 상기 제1절연막 상에 제1절연막 이하의 두께로 유전상수 3.3 정도이고 강도 6 ㎬ 정도를 갖는 제2절연막을 연속적으로 형성하는 단계를 포함하는 층간절연막을 형성하는 방법을 제공한다. 일 실시예에 있어서, 상기 방법은 상기 제1 및 제2절연막 내에 복수의 비아홀 및/또는 트렌치를 형성하는 단계와, 상호접속을 위해 구리로 홀 및/또는 트렌치를 충진하는 단계와, 상기 제2절연막을 화학기계연마(CMP)에 종속시키는 단계를 더 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막에 있어서, (a) 소스가스로서 실리콘함유 탄화수소를 사용하여 플라즈마 CVD에 의해 형성된 제1절연막과, (b) 소스가스로서 실리콘함유 탄화수소 가스와 산화가스를 사용하여 플라즈마 CVD에 의해 상기 제1절연막 상에 형성된 제2절연막을 포함하고, 상기 제1절연막은 유전상수 3.3 이하 (2.0, 2.5, 3.0, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 1.5 ~ 2.5를 포함)이고 강도 6 ㎬ 이하 (1 ㎬, 2 ㎬, 3 ㎬, 4 ㎬, 5 ㎬, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 1.5 ~ 2.5 ㎬를 포함)를 가지며, 상기 제2절연막은 유전상수3.3 정도 (3.5, 4.0, 4.5, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 3.6 ~ 3.9를 포함)이고 강도 6 ㎬ 정도 (6.5 ㎬, 7 ㎬, 8 ㎬, 9 ㎬, 10 ㎬, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 6.0 ~ 7.0 ㎬를 포함)를 가지는 층간절연막을 제공한다.
상기 일 실시예에 있어서, 상기 제1절연막은 0.1 ~ 10 ㎛ (0.2 ㎛, 0.3 ㎛, 0.5 ㎛, 1.0 ㎛, 1.5 ㎛, 2.0 ㎛, 5.0 ㎛, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 0.3 ~ 2.0 ㎛를 포함) 두께를 가질 수 있고, 상기 제2절연막이 상기 제1절연막에 비해 두께가 얇다는 가정 하에서, 상기 제2절연막은 0.01 ~ 1.0 ㎛ (0.02 ㎛, 0.03 ㎛, 0.05 ㎛, 0.1 ㎛, 0.15 ㎛, 0.2 ㎛, 0.5 ㎛, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 0.03 ~ 0.15 ㎛를 포함) 두께를 가질 수 있다. 상기 제2절연막은 상기 제2절연막은 연마정지층으로 효과적으로 채용될 수 있고, 상기 두께는 상기 목적을 달성하기에 충분하다.
종래 기술에 대한 장점 및 본 발명을 요약하기 위해, 본 발명의 어떤 목적 및 장점들은 상기에서 기술하였다. 물론, 본 발명의 특정 실시예에 따라 이러한 목적 및 장점들이 모두 달성될 필요가 없음은 이해될 수 있을 것이다. 그러므로, 예를 들어, 본 발명은 여기서 교시 또는 암시된 다른 목적 또는 장점들을 달성할 필요 없이 여기서 교시 또는 암시된 하나의 장점 또는 장점들을 달성하거나 최적화하는 방법으로 구현하거나 실시될 수 있음을 당업자라면 인식할 수 있을 것이다.
본 발명의 다른 측면, 양상 및 장점은 하기의 바람직한 실시예에 대한 상세한 설명으로부터 명백해질 것이다.
바람직한 실시예에 대한 상세한 설명
본 발명은 바람직한 실시예를 참조하여 하기에서 상세하게 설명될 것이다. 그러나, 본 발명은 단지 이들 실시예들을 포함하는 것일 뿐 그것에 한정되어서는 아니된다.
일 실시예에서 있어서, 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 형성하는 방법은 다음의 단계: 소스가스로서 실리콘함유 탄화수소 가스를 사용하여 플라즈마 CVD에 의해 제1절연막을 형성하는 단계와; 소스가스로서 실리콘함유 탄화수소 가스와 산화가스를 사용하여 플라즈마 CVD에 의해 인시츄로 상기 제1절연막 상에 제2절연막을 제1절연막 형성 후 연속적으로 형성하는 단계와; 그 ㅎ상기 제2절연막을 그 상부에 후속층 형성을 위한 연마에 종속시키는 단계를 포함한다. 상기 산화가스의 유량은 상기 실리콘함유 탄화수소 가스보다 1.2 내지 100배인 것이 바람직하다.
본 발명에 있어서, 적절한 하나 이상의 실리콘함유 탄화수소 화합물은 제1절연막 및/또는 제2절연막에 독립적으로 사용될 수 있다. 사슬형 실리콘함유 탄화수소 화합물 및/또는 고리형 실리콘함유 탄화수소 화합물이 사용될 수 있다. 사용가능한 화합물은 화학식 SiαOα-1R2α-β+2(OR)β(여기서, α는 1~3인 정수, β는 0, 1, 2, R은 C1-6포화 탄화수소)을 갖는 선형 화합물과; 화학식 SinOnR2n(여기서, n은 3~6인 정수, R은 C1-6포화 탄화수소)을 갖는 고리형 화합물과; 화학식 Sip(C2H2)pR2p(여기서, p는 3~6인 정수, R은 C1-6포화 또는 불포화 탄화수소)을 갖는 고리형 화합물로 구성된 군 중에서 적어도 하나 선택된 것일 수 있으나, 반드시 이에 한정되는 것은 아니다.
상기 사슬형 화합물은 다음의 화합물을 포함하나, 이에 한정되는 것은 아니다:
여기서, R1, R2, R3, R4, R5, 및 R6는 CH3, C2H3, C2H5, C3H7, C6H5, C2H3, C3H5, C4H7, 및 C4H5와 같은 각각 독립적인 C1-6포화 또는 불포화 탄화수소이다.
바람직한 선형 실리콘함유 탄화수소 화합물은 다음의 화학식을 가진다:
SiαOα-1R2α-β+2(OCnH2n+1)β
여기서, α는 1 ~ 3인 정수, β는 0, 1, 또는 2, n은 1 ~ 3인 정수, 그리고 R은 Si에 결합된 C1-6탄화수소이다. 일 실시예에 있어서, α는 1 또는 2이고, β는 2이다.
이러한 종류의 소스가스는 U.S.특허 제 6,352,945호, U.S.특허 제 6,383,955호, 및 U.S.특허 제 6,432,846호에 개시되어 있는데, 이 모두는 여기에 참조로서 반영된다. 실시예 에 있어서, 상기 소스가스는 디메틸-디메톡시실란(DM-DMOS), 1,3-디메톡시테트라메틸디실록산(DMOTMDS) 또는 페닐메틸 디메톡시실란 (phenylmethyl dimethoxysilane, PM-DMOS)일 수 있다.
고리형 화합물은 다음의 화합물을 포함하나, 이에 한정되는 것은 아니다:
여기서, R1, R2, R3, R4, R5, 및 R6는 CH3, C2H3, C2H5, C3H7, C6H5, C3H5, C4H7, 및 C4H5와 같은 각각 독립적인 C1-6포화 또는 불포화 탄화수소이다.
화학식 Sip(C2H2)pR2p(여기서, p는 3 ~ 6인 정수, R은 C1-6포화 또는 불포화 탄화수소)을 갖는 고리형 화합물은 다음의 화합물을 포함하나, 이에 한정되는 것은 아니다:
여기서, R1, R2, R3, R4, R5, 및 R6는 CH3, C2H3, C2H5, C3H7, C6H5, C3H5, C4H7, 및 C4H5와 같은 각각 독립적인 C1-6포화 또는 불포화 탄화수소이다.
상이한 소스가스들을 혼합하거나 또는 하나의 소스가스 단독으로 사용할 수 있다.
상기 제1절연막은 적절하기만 하다면 어떠한 CVD 방법에 의해서도 형성될 수 있다. 일 실시예에 있어서, 첨가가스는 캐리어가스, 산화가스, 및 플라즈마 안정화가스로 구성된 군 중에서 선택되어 사용될 수 있다. 상기 제1절연막 형성을 위해, 산화가스는 실리콘함유 탄화수소 화합물의 0 ~ 100%(10%, 20%, 30%, 40%, 50%, 80%, 및 상기의 어느 하나가 포함되는 범위, 바람직하게는 50% 이하)의 유량으로 공급될 수 있다. 상기 산소제공가스는 산소를 제공할 수 있다면 어떠한 가스라도 적절한데, 이에는 O2, NO, O3, H2O2, CO2, N2O가 포함될 수 있는데, 이로써 반응 효율을 항상시키거나 또는 반응가스 내의 Si/O 비(예를 들어, 1:1.3 ~ 1:1.7)를 조절하게 된다. 예를 들어, 상기 화합물이 2개의 알콕시 군보다 적게 포함되는 경우, 산화가스는 실록산 폴리머를 형성하는 산소를 공급하기 위해 첨가될 수 있다.
상기 캐리어가스는 Ar, Ne, He, 및 N2를 포함하는 불활성가스라면 적절할 수 있다. 상기 불활성가스는 상기 소스가스의 15 ~ 300% (실시예에 있어서는 50% 이상)의 유량으로 공급될 수 있다. 나아가, 일 실시예에 있어서, CxHyOz (여기서, x= 0.5, y = 2 ~ 12, 및 z = 0 ~ 3 (CnH2n+2(n=1~5), CnH2n(n=1~5), 1,2-프로판디올, 이소프로필 알코올과 같은 CnH2n+1OH(n=1~5))와 같은 플라즈마 안정화(교차결합)가스가 사용되어 상기 제1절연막의 강도를 향상시킬 수 있다.
첨가가스의 유량은 상기 소스가스 유량의 0% 내지 대략 500% (10%, 50%, 100%, 200%, 300%, 400%, 및 상기의 어느 하나가 포함되는 범위를 포함)일 수 있다.
일 실시예에 있어서, 상기 반응가스는 반응 챔버의 상류에서 활성화된다. 본 실시예에 있어서, 상기 반응가스는 반응기의 상류에 설치된 원격 플라즈마 챔버 내에서 활성화될 수 있고, 상기 막은 상기 반응기 내의 기판 상에 증착된다. 이 경우에 있어서, 반응 공간은 상기 원격 플라즈마 챔버의 내부, 상기 반응기의 내부, 및 상기 원격 플라즈마 챔버와 상기 반응기를 접속시키는 파이핑의 내부로 구성된다. 상기 원격 플라즈마 챔버의 내부를 이용하기 때문에, 상기 반응기의 내부를 상당히 감소시킬 수 있어, 상부전극과 하부전극 사이의 거리를 감소시킬 수 있다. 이것은 상기 반응기의 크기를 소형화시킬 뿐 아니라, 상기 기판 표면 상의 플라즈마도 균일하게 제어할 수 있게 해 준다. 어떠한 원격 플라즈마 챔버 및 작동 조건도 적절하기만 하다면 본 발명에 채용될 수 있다. 예를 들어, 2000년 2월 24일에 출원된 U.S. 특허출원 제 09/511,934호, 2001년 1월 18일에 출원된 U.S. 출원 제 09/764,523호, U.S. 특허 제 5,788,778호 및 U.S. 특허 제 5,788,799호에 개시되어 있는 장치 및 조건을 사용가능하다. 상기의 각 문헌에 개시된 내용은 전체로 참조로서 여기에 반영된다.
나아가, 상기 반응가스의 활성화는 상기 첨가가스를 활성화시키고, 상기 활성화된 첨가가스와 상기 소스가스를 접촉시키는 것으로 구성된다. 상기 반응가스의 활성화는 상기 반응기 또는 상기 반응기의 상류에서 달성될 수 있다. 상기에서 기술한 바와 같이, 상기 소스가스 및 상기 첨가가스 양자 모두는 원격 플라즈마 챔버 내에서 활성화될 수 있다. 또는, 상기 반응가스의 활성화는 원격 플라즈마 챔버 내에서 상기 첨가가스를 활성화시켜 상기 원격 플라즈마 챔버의 하류에서 상기 소스가스와 이를 혼합시키는 것에 의해 달성될 수도 있다. 또는, 상기 반응가스는 반응기의 상류에 설치된 예열 챔버 내에서 가열되어 상기 반응기 내에서 활성화될 수 있으며, 이 때 막은 상기 반응기 내의 기판 상에 증착될 수 있다. 상기 소스가스 및 상기 첨가가스는 상기 예열 챔버로 인입될 수 있다. 이 경우에 있어서, 상기 반응 공간은 상기 예열 챔버의 내부, 상기 반응기의 내부, 및 상기 예열 챔버와 상기 반응기를 접속시키는 파이핑의 내부로 구성된다. 상기 예열 챔버의 내부를 이용하기 때문에, 상기 반응기의 내부를 상당히 감소시킬 수 있어, 상부전극과 하부전극 사이의 거리를 감소시킬 수 있다. 이것은 상기 반응기의 크기를 소형화시킬 뿐 아니라, 상기 기판 표면 상의 플라즈마도 균일하게 제어할 수 있게 해 준다. 어떠한 원격 플라즈마 챔버 및 작동 조건도 적절하기만 하다면 본 발명에 채용될 수 있다. 예를 들어, 상기 참조에 개시되어 있는 장치 및 조건을 사용가능하다.
나아가, 상기 반응가스의 활성화는 상기 첨가가스를 활성화시키고, 상기 활성화된 첨가가스와 상기 소스가스를 접촉시키는 것으로 구성된다. 본 실시예에 있어서, 상기 첨가가스는 원격 플라즈마 챔버 내에서 활성화되고, 상기 소스가스는 상기 활성화된 첨가가스와 상기 소스가스가 접촉하는 예열 챔버 내에서 가열되어, 상기 반응가스는 상기 막 증착용 반응기 내로 흐르게 된다. 이 경우에 있어서, 상기 원격 플라즈마 챔버 내에는 첨가가스만이 존재하기 때문에, 점화 또는 발화 실패를 야기시키는 상기 원격 플라즈마 챔버의 기판 상의 소망하지 않는 입자의 증착을 효과적으로 방해할 수 있다. 상기 소스가스는 상기 원격 플라즈마 챔버의 하류에서 상기 활성화된 첨가가스와 혼합된다.
상기 반응가스의 유량은 RF 출력의 강도, 반응을 위해 선택된 압력, 및 소스가스와 교차결합 가스의 종류에 기초하여 결정된다. 상기 반응 압력은 안정된 플라즈마를 유지하기 위해, 보통 1 ~ 10 Torr의 범위, 바람직하게는 3 ~ 7 Torr의 범위 내에 있다. 상기 반응 압력은 상기 반응가스의 체류시간을 연장시키기 위해 상대적으로 높다. 상기 반응가스의 총유량은 최종 막의 비유전상수(relative dielectric constant)를 감소시키는 데 있어서, 중요하다. 일반적으로, 체류시간이 길어질수록 비유전상수는 작아진다. 막 형성에 요구되는 상기 소스가스의 유량은 막이 형성되는 기판의 면적 및 소망하는 증착속도에 의존한다. 예를 들어, 증착속도 300㎚/min으로 기판(r(반지름)=100㎜) 상에 막을 형성하고자 하는 경우에는, 적어도 50 sccm의 소스가스 (바람직하게는 100 ~ 500 sccm, 150, 200, 250 sccm을 포함)가 상기 반응가스에 포함되어 있어야 한다. 상기 반도체 웨이퍼의 온도는 예를 들어 350 내지 450 ℃의 온도를 유지할 수 있다.
일 실시예에 있어서, 라디오주파수(RF) 출력은 저주파출력을 포함하지 않는고주파출력이다. 일 실시예에 있어서, 막 변형력(film stress)을 효과적으로 감소시키기 위해, 고주파 RF 출력 및 저주파 RF 출력을 중첩시킬 수 있다. 즉, 2 ㎒ 이상의 주파수를 가지는 고주파 출력(5, 10, 15, 20, 25, 30, 40, 50, 60, 70 ㎒, 및 상기의 어느 하나가 포함되는 범위를 포함)과, 2 ㎒ 이하의 주파수를 가지는 저주파 RF 출력의 조합이 사용될 수 있다(고주파 출력에 대한 저주파 출력의 비는 40, 30, 20, 10, 5, 0%, 및 상기의 어느 하나가 포함되는 범위를 포함하는 50 % 미만, 바람직하게는 1 ~ 10%를 포함). 고주파 RF 출력은 1.5 W/㎠ 이상(2.0, 2.25, 2.5, 2.75, 3.0, 3.25, 3.5 W/㎠, 및 상기의 어느 하나가 포함되는 범위를 포함)의 고출력 레벨에서 적용될 수 있다. 이러한 고출력 레벨은 최종 절연막의 증착속도 및 기계적 강도를 증가시킬 수 있다.
본 발명의 제1절연막으로 실록산 폴리머 또는 올리고머를 형성하기 위해, 반응가스의 체류시간은 U.S.특허 제 6,352,945호, U.S.특허 제 6,383,955호, 및 U.S.특허 제 6,432,846호에 개시되어 있는 바에 따라 제어될 수 있는데, 이들에 개시된 내용은 전체로서 참조로 여기에 반영된다. 그러나, 본 발명에 있어서, 상기 체류시간은 상기 문헌에 비해 훨씬 광범위하게 퍼져 있을 수 있다. 실시예에 있어서, Rt는 50 ㎳ 이상(70, 90, 100, 150, 200, 250 ㎳, 및 상기의 어느 하나가 포함되는 범위를 포함)일 수 있다.
상기 제1절연막은 유전상수 2.0 ~ 3.5, 바람직하게는 2.5 ~ 3.1을 가지고, 강도 1.0 ~ 6.0 ㎬, 바람직하게는 1.5 ~ 2.5 ㎬을 가질 수 있다. 상기 막 두께는 반도체 설계에 따라서 변경될 수 있는데, 실시예에 있어서는, 0.1 ~ 5.0 ㎛, 바람직하게는 0.3 ~ 2.0 ㎛의 범위 내에 있을 수 있다.
상기 제2절연막은 상기 반응 챔버 내에서 연속적으로 형성될 수 있다. 상기 제1절연막에 사용되는 실리콘함유 탄화수소 화합물은 제2절연막에 사용되는 하나 이상의 상이한 실리콘함유 탄화수소 화합물에 부가되어 또는 대체되어 사용될 수 있다. 상기 제2절연막에 사용되는 실리콘함유 탄화수소 화합물의 유량은 상기 제1절연막에 사용되는 실리콘함유 탄화수소 화합물에 비해 적을 수 있다. 예를 들어, 상기 제2형성에 사용되는 유량은 상기 제1형성의 100%, 80%, 60%, 40%, 또는 20% 이하일 수 있다. 실시예에 있어서, 제2형성에 사용되는 실리콘함유 탄화수소 화합물의 유량은 10 ~ 1,000 sccm, 바람직하게는 50 ~ 300 sccm이다.
상기 제1막 형성에 사용되는 증착 방법, 반응 챔버, 및 증착 조건은 하기에서 기술되는 것들을 제외하고 제2막 형성에 그대로 채용될 수 있으나, 반드시 요구되는 것은 아니다. 또한, 상기 제2막은 동일 반응 챔버 내에서 연속적으로 형성될 수 잇으나, 반드시 요구되는 것은 아니다.
상기 제2절연막 형성에 있어서, 산화가스는 기계적 강도를 향상시키기 위해서는 필수적이다. 여기서 사용되는 상기 산화가스는 소스가스의 일부로서 사용되는 것이지 첨가가스의 일부로서 사용되는 것은 아니다. 상기 산화가스는 상기 제1절연막 형성에 사용된 산화가스와 동일하거나 또는 상이할 수 있다. 그러나, 상기 산화가스는 상기 소스가스의 일부, 즉, 제2절연막 자체를 구성하는 요소로 사용되기 때문에, 상기 산화가스는 산소, 산화이질소, 오존, 과산화수소, 이산화탄소, 및 에틸렌 글리콜(ethylene glycol), 1,2 프로판디올(1,2 propanediol), 및 이소프로필 알코올(isopropyl alcohol: IPA)과 같은 알코올로 구성된 군 중에서 적어도 하나 선택된 것일 수 있는데, 이것들은 메트릭(metric) 내의 실리콘함유 탄화수소 화합물과 Si-O 결합의 형성에 기여하게 된다.
일 실시예에 있어서, 산화가스의 유량은 실리콘함유 탄화수소 화합물보다 많을 수 있다. 예를 들어, 상기 실리콘함유 탄화수소 화합물에 대한 상기 산화가스의 유량비는 1.0 내지 300, 바람직하게는 1.2 내지 100 (1.5, 2, 5, 10, 20, 30, 50, 80, 및 상기의 어느 하나가 포함되는 범위를 포함)일 수 있다. 산화가스의 높은 유량은, 보다 적은 Si-C 결합 및 보다 적은 C-H 결합을 갖는 막 구조에 기여할 수 있고, 이로써 보다 조밀하고 안정된 구조를 형성할 수 있게 한다. 일 실시예에 있어서, 산화규소 폴리머 또는 올리고머가 형성된다.
불활성가스 및 (플라즈마 안정화가스와 같은) 다른 가스들은 실리콘함유 탄화수소 화합물의 0 ~ 100 % (10, 30, 50, 80 %, 및 상기의 어느 하나가 포함되는 범위를 포함) 범위로 첨가될 수 있다.
RF 출력 또는 주파수는 상기 제1형성에 사용된 것과 동일하거나 상이할 수 있다. 일반적으로, 고출력은 막의 기계적 강도를 높여준다. 그러나, 산화가스가 높은 유량으로 사용된 경우, 플라즈마는 불안정하게 될 수 있다. 이 경우에 있어서, RF 출력은 감소된다. 예를 들어, 고주파 RF 출력은 0.1 이상 3.0 W/㎠ 이하(0.2, 0.5, 1.0, 1.5, 2.0, 2.5 W/㎠, 및 상기의 어느 하나가 포함되는 범위를 포함)의 고출력 레벨에서 적용될 수 있다. 상기 제2막 형성에 사용되는 RF 출력은 제1막 형성에 사용되는 RF 출력의 100, 80, 50, 또는 30% 이하일 수 있다. 상기 제1막 형성에서와 유사하게, 고주파 RF 출력과 저주파 RF 출력의 조합이 사용될 수 있다. 보다 고주파 RF 출력이 일반적으로 바람직하긴 하지만, 산화가스의 유량 및 실리콘함유 탄화수소 화합물의 유량 등에 따라 RF 출력은 적절하게 변경될 수 있다.
상기 제2막 형성에 사용되는 반응 압력은, 산화가스의 유량이 높을지라도 안정된 플라즈마를 유지하기 위해, 보통 0.1 ~ 10 Torr, 바람직하게는 0.5 ~ 5 Torr (0.75, 1, 2, 3, 및 상기의 어느 하나가 포함되는 범위를 포함)의 범위 내에 있다. 상기 제2막 형성에 사용되는 반응 압력은 상기 제1막 형성에 사용되는 반응 압력보다 낮을 수 있다. 반응 압력이 너무 낮거나 너무 높은 경우, 막 두께의 균일성은 손상되게 된다.
상기 제2절연막은 유전상수 3.0 ~ 5.0, 바람직하게는 3.5 ~ 3.9를 가지고, 강도 6 ㎬ 이상, 바람직하게는 6 ~ 15 ㎬을 가진다. 막 두께는 반도체 설계에 따라 변경될 수 있는데, 본 실시예에 있어서는, 0.01 ~ 0.5 ㎛, 바람직하게는 0.03 ~ 0.15 ㎛의 범위 내에 있을 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제2절연막은 수직 방향에 대해서는 균일하지 않을 수 있다. 즉, 실시예에 있어서, 상기 제2절연막은 수직 방향에 있어서 강도의 증감을 가진다. 상기 제2절연막의 최외각표면은 가장 단단할 수 있고 상기 제1절연막과의 경계표면은 상기 제1절연막 정도의 강도를 가질 수 있다. 일 실시예에 있어서, 산화가스의 유량 (및/또는 상기 반응 압력, RF 출력과 주파수, 시실콘함유 탄화수소 화합물의 유량 등)은 임의의 속도로 점진적으로 증가되어, 상기 제2절연막의 최외각표면을 따라 상기 산소농도가 증가되고 상기 탄소농도는 감소될수 있다. 일 실시예에 있어서, 상기 제2절연막의 최외각표면까지의 거리가 가까울수록 기계적 강도는 높아진다.
다른 실시예에 있어서, 상기 제2절연막은 각각 상이한 강도를 갖는 다중층 또는 막으로 구성되는데, 여기서, 상기 제2절연막의 최외각표면까지의 거리가 가까울수록 기계적 강도는 높아진다.
이하, 첨부도면을 참조하여 본 발명을 상세하게 설명한다. 본 도면은 단지 실시예를 보여주고 있을 뿐이고, 본 발명은 그것에 한정되지 아니한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 제조하는 방법에 사용될 수 있는 플라즈마 CVD 장치를 보여주는 개략도이다.
플라즈마 CVD 장치(1)는 반응 챔버(6)를 포함한다. 반응 챔버(6) 내부에는 반도체 웨이퍼(4)가 배치되는 서셉터(susceptor)(3)가 마련된다. 서셉터(3)는 히터(2)에 의해 지지된다. 히터(2)는 반도체 웨이퍼(4)가 소정의 온도(예를 들어, 350 ~ 450℃)를 유지하게 한다. 서셉터(3)는 또한 플라즈마 방전에 사용되는 전극들 중 하나로 사용되고, 반응 챔버(6)를 통해 접지(11)된다. 반응 챔버(6) 내부의 천장 부분에는, 샤워해드(showerhead)(9)가 서셉터(3)와 대향하여 평행하게 배치된다. 샤워해드(9)는 하부에 다수의 미세한 구멍(fine holes)을 가지고 있는데, 상기 미세한 구멍들을 통해, 하기에서 기술될 소스가스 분출물이 반도체 웨이퍼(4) 방면으로 방출된다. 샤워해드(9)의 중앙에는 소스가스 입구 포트(5)가 마련되어 있고, 소스가스는 가스 라인(미도시)을 통해 샤워해드(9)로 도입되게 된다. 가스 입구 포트(5)는 전기적으로 반응 챔버(6)로부터 절연되어 있다. 샤워해드(9)는 또한 플라즈마 방전의 나머지 한 전극으로 사용되고, 가스 입구 포트(5)를 통해 제1고주파 출력소스(7)와 제2고주파 출력소스(8)에 접속되어 있다. 이러한 구조로 인해, 플라즈마 반응 영역은 반도체 웨이퍼(4) 주변에 생성된다. 반응 챔버(6) 하부에는, 배출구 포트(10)가 마련되어, 외부의 진공 펌프(미도시)와 접속되어 있다.
본 발명의 일 실시예에 따른 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 제조하는 방법은 하기에서 설명한다. 본 발명의 일 실시예에 따른 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 제조하는 방법은 소스가스로서 실리콘함유 탄화수소를 사용하여 플라즈마 CVD 방법에 의해 제1절연막을 형성하는 단계를 포함한다. 여기서 상기 소스 가스는 일반 화학식 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 1 ~ 3인 정수, β는 0 ~ 2인 정수, n은 1 ~ 3인 정수, 그리고 R은 Si에 결합된 C1-6탄화수소)으로 표현되는 실리콘함유 탄화수소이고, 바람직하게는 DM-DMOS이다. 이에 더하여, 부소스가스(sub-source gas)로서, CO2, 알코올, 적어도 하나의 불포화 결합을 포함하는 탄화수소, 또는 N2를 포함할 수 있다. Si/O 비를 제어할 필요가 있는 경우에는, O2또는 N2O 또한 부소스가스로서 첨가될 수 있다. 나아가, 첨가가스로는, Ar 및/또는 He과 같은 불활성가스가 또한 이에 첨가될 수 있다.
상기 외부 진공 펌프(미도시)에 의해 반응 챔버(6)가 소개(疎開)된 후, 상기 소스 가스는 샤워 해드(9)를 통해 가스 입구 포트(5)로부터 반응 챔버(6)로 도입된다. 이 후에, 플라즈마 활성화를 위한 고주파 출력은 제1고주파 출력소스(7)와 제2고주파 출력소스(8)로부터 적용되어, 플라즈마 반응 영역이 반도체 웨이퍼(4) 주변에서 형성되게 한다. 여기서 제1고주파 출력소스(7)의 주파수는 2 ㎒ 이상이고, 이에 중첩되는 제2고주파 출력소스(8)는 2 ㎒ 이하이다. 제1고주파 출력소스(7)만을 선택적으로 사용하는 것이 가능하다. 플라즈마 반응으로 화학적으로 분해된 소스가스 원자, 및 SixCyOz를 포함하는 제1절연막은 반도체 웨이퍼(4) 상에 증착된다.
이에 더하여, 본 발명의 일 실시예에 따른 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 제조하는 방법은 소스가스로서 실리콘함유 탄화수소 및 산화가스를 사용하여 플라즈마 CVD 방법에 의해 상기 제1절연막 상에 제2절연막을 형성하는 단계를 포함한다. 상기 제2절연막에 사용되는 플라즈마 CVD 방법은 상기 제1절연막에 사용되는 플라즈마 CVD 방법과 동일하거나 상이할 수 있다. 나아가, 다른 실시예에 있어서, 상기 제2절연막은 다른 반응 챔버 내부에서 형성될 수 있다.
여기서 소스가스로서 사용되는 실리콘함유 탄화수소는 일반 화학식 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 1 ~ 3인 정수, β는 0 ~ 2인 정수, n은 1 ~ 3인 정수, 그리고 R은 Si에 결합된 C1-6탄화수소)으로 표현되는 실리콘함유 탄화수소이고, 바람직하게는 DM-DMOS이다. 소스가스로 사용되는 산화가스는 산소, 산화이질소, 오존, 과산화수소, 이산화탄소, 또는 알코올 중에 적어도 하나로 구성되어 있다. 하기에서 상세하게 기술되는 바와 같이, 일 실시예에 있어서, 충실한 연구 작업을 통해, 산화가스의 유량을 실리콘함유 탄화수소 유량의, 예를 들어, 1.2 내지 100 배로 제어함으로써, 최종생성된 제2절연막은 높은 기계적 강도를 가지게 되고 연마정지막으로서 기능하게 된다.
상기 제1절연막을 형성한 후, 연속적으로 그리고 인시츄로 소스가스는 가스 입구 포트(5)로부터 반응 챔버(6)로 도입된다. 이 때, 산화가스의 유량은 예를 들어, 실리콘함유 탄화수소 유량의 1.2 내지 100 배로 제어될 수 있다. 그 후, 플라즈마 활성화를 위한 고주파 출력은 제1고주파 출력소스(7) 및 제2고주파 출력소스(8)로부터 적용되어, 플라즈마 반응 영역이 반도체 웨이퍼(4) 주변에 형성되게 한다. 여기서 제1고주파 출력소스(7)의 주파수는 2 ㎒ 이상이고, 이에 중첩되는 제2고주파 출력소스(8)는 2 ㎒ 이하이다. 제1고주파 출력소스(7)만을 선택적으로 사용하는 것이 가능하다. 플라즈마 반응으로 화학적으로 분해된 소스가스 원자, 및 SiO2를 포함하는 제2절연막은 반도체 웨이퍼(4) 상에 증착된다.
상기 제1절연막의 특성은 저유전상수를 가지고 있다는 것이다. 이것은 주소스가스(main source gas, 실리콘함유 탄화수소) 내의 Si-C 결합이 그대로 막에 결합되기 때문인데, 이로써, 막의 밀도는 낮아지게 된다. 상기 제1절연막은 막 내에 다수의 -CHx 결합을 포함하고 다공질이기 때문에 낮은 기계적 강도를 갖는 단점을 가지고 있다. 이 특정 측면에 주목하여, 본 발명의 발명자들은 상기 제1절연막의 단점을 극복하기 위해 상기 제1절연막 상에 높은 기계적 강도를 갖는 상기 제2절연막을 형성하는 방법을 발명하는 데 이르게 되었다. 상기 제2절연막의 특성은 높은기계적 강도를 가지고 있다는 것이다. 산화가스의 과도한 공급에 의해 C는 상기 막에 결합되지 않으므로, 막이 조밀해지는 것으로 알려져 있다.
예들
본 발명에 따른 층간절연막을 제조하는 방법에 의해 형성된 층간절연막을 평가하는 실험이 수행되었다; 실험 결과는 하기에 기술되어 있다. 실험에 있어서, 주가스(main gas)로 DM-DMOS를 사용하여, 상기 제2절연막 단독 평가 및 제1 및 제2절연막이 조합된 다마신 구조의 CMP 테스트가 각각의 경우에 수행되었다.
사용된 조건은 다음과 같다:
플라즈마 CVD 시스템:이글-12 (도쿄의 ASM Japan에서 제조)
<제1절연막의 증착조건>
주소스가스 :DM-DMOS200 sccm
첨가가스 :He400 sccm
제1RF 출력 :27.12 ㎒2.8 W/㎠
<제2절연막의 증착조건>
주소스가스 :DM-DMOS100 sccm
산화가스 :O2
제1RF 출력 :27.12 ㎒
제2절연막의 다른 증착조건들은 하기의 표 1에 나타낸 바와 같다.
O2유량(sccm) 유량비 압력(Pa) 제1RF주파수(W/㎠)
1 2,000 20 250 1
2 120 1.2 250 1
3 10,000 100 250 1
4 2,000 20 100 1
5 2,000 20 400 1
6 2,000 20 250 0.5
7 2,000 20 250 1.5
8 0 0 250 1
9 50 0.5 250 1
이러한 조건 하에서, 제2절연막을 1 ㎛ 증착함으로써, 막의 막 두께 분포, 반사지수(reflective index) 및 강도를 평가하였다. 평가 결과는 표 2에 나타내었다.
막 두께 분포(±%) 반사지수 강도(㎬)
1 1.6 1.45 6.5
2 2.0 1.45 6.3
3 2.2 1.45 6.6
4 3.7 1.45 6.8
5 4.9 1.45 6.1
6 1.9 1.45 6.2
7 1.8 1.45 6.7
8 미측정 1.42 2.14
9 미측정 1.43 2.06
CMP 연마정지층의 바람직한 강도는 6 ㎬ 이상이다. 상기의 실험 결과로부터, 상기 제2절연막의 바람직한 증착 조건은 산화가스/주소스가스의 유량 = 1.2 내지 100; 압력은 100 내지 400 Pa; 상기 제1RF 고주파 출력 = 0.5 내지 1.5 W/㎠라는 것을 이해할 수 있었다. 보여진 바와 같이, 산소의 유량은 기계적 강도에 큰 영향을 미친다. 즉, (O2/DM-DMOS)의 대략 1의 비에 있어서, 강도는 급격하게 변한다. 덧붙여, 8 및 9번의 막은 각각 유전상수 2.90 및 2.88을 가진다.
수행된 CMP 테스트는 하기에 기술한다. 1 ㎛의 상기 제1절연막을 상기에서 언급한 시스템 및 증착조건을 이용하여 형성하였다. 그 후, 0.1 ㎛의 제2절연막을 연속적으로 표 1에 나타난 증착조건에 따라 인시츄로 형성하였다. 제조된 다마신 구조 상에 CMP를 실시한 후에는, 표 1에 나타난 모든 조건 하에서 디싱이 발견되지 않았다.
상기에서 보여진 바와 같이, 본 발명의 실시예에 따른 다층 상호접속에 사용되는 층간절연막을 제조하는 방법을 이용함으로써, 다마신 상호접속 기술의 CMP 공정에 있어서, 연마정지층으로 기능하는 절연막은 마련될 수 있게 된다. 결과적으로, low-k 절연막, SixCyOz 막의 디싱 문제는 효과적으로 해결될 수 있다.
이에 더하여, 본 발명의 실시예에 따른 다층 상호접속에 사용되는 층간절연막을 제조하는 방법을 이용함으로써, 종래의 플라즈마 CVD 장치가 그대로 이용되기 때문에 후처리를 위한 추가적인 장치가 전혀 요구되지 않는다; 따라서, 상기 방법은 디바이스 공간 및 비용을 증가시키지 않는다.
본 발명은 하기의 실시예를 포함하나, 이에 한정되지는 아니한다:
1) 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 형성하는 방법은, 소스가스로서 실리콘함유 탄화수소 가스를 사용하여 플라즈마 CVD 방법에 의해 제1절연막을 형성하는 단계와; 소스가스로서 실리콘함유 탄화수소 가스와 산화가스를 사용하여 플라즈마 CVD에 의해 인시츄로 상기 제1절연막을 형성한 후 상기 제1절연막 상에 제2절연막을 연속적으로 형성하는 단계를 포함한다.
2) 항목 1의 방법에 있어서, 상기 산화가스의 유량은 상기 실리콘함유 탄화수소 가스 유량의 1.2 내지 100 배이다.
3) 항목 1의 방법에 있어서, 상기 실리콘함유 탄화수소는 일반 화학식 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 1 ~ 3인 정수, β는 0 ~ 2인 정수, n은 1 ~ 3인 정수 그리고 R은 Si에 결합된 C1-6탄화수소)로 표현되는 것이다.
4) 항목 3의 방법에 있어서, 상기 실리콘함유 탄화수소는 디메틸-디메톡시실란이다.
5) 항목 1의 방법에 있어서, 상기 산화가스는 산소, 산화이질소, 오존, 과산화수소, 이산화탄소 또는 알코올 중의 적어도 어느 하나로 구성된다.
6) 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막은, 소스가스로서 실리콘함유 탄화수소를 사용하여 플라즈마 CVD에 의해 형성된 제1절연막과, 소스가스로서 실리콘함유 탄화수소 가스와 산화가스를 사용하여 플라즈마 CVD에 의해 상기 제1절연막 상에 형성된 제2절연막을 포함한다.
7) 항목 6의 다층 상호접속에 사용되는 층간절연막에 있어서, 상기 산화가스의 유량은 상기 실리콘함유 탄화수소 가스의 1.2 내지 100 배이다.
8) 항목 6의 다층 상호접속에 사용되는 층간절연막에 있어서, 상기 실리콘함유 탄화수소는 일반 화학식 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 1 ~ 3인 정수, β는 0 ~ 2인 정수, n은 1 ~ 3인 정수, 그리고 R은 Si에 결합된 C1-6탄화수소)로표현되는 것이다.
9) 항목 8의 다층 상호접속에 사용되는 층간절연막에 있어서, 상기 실리콘함유 탄화수소는 디메틸-디메톡시실란이다.
10) 항목 6의 다층 상호접속에 사용되는 층간절연막에 있어서, 상기 산화가스는 산소, 산화이질소, 오존, 과산화수소, 이산화탄소 또는 알코올 중의 적어도 어느 하나로 구성된다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상에 기초하여 많은 다양한 변형이 가능함은 물론이다. 그러므로, 본 발명의 형식은 단지 설명하기 위한 것이고 본 발명의 범위를 한정하고자 하는 것이 아님이 명백히 이해되어야 할 것이다.
상기에서 보여진 바와 같이, 본 발명의 실시예에 따른 다층 상호접속에 사용되는 층간절연막을 제조하는 방법을 이용함으로써, 다마신 상호접속 기술의 CMP 공정에 있어서, 연마정지층으로 기능하는 절연막은 마련될 수 있게 된다. 결과적으로, low-k 절연막, SixCyOz 막의 디싱 문제는 효과적으로 해결될 수 있다.
이에 더하여, 본 발명의 실시예에 따른 다층 상호접속에 사용되는 층간절연막을 제조하는 방법을 이용함으로써, 종래의 플라즈마 CVD 장치가 그대로 이용되기 때문에 후처리를 위한 추가적인 장치가 전혀 요구되지 않는다; 따라서, 상기 방법은 디바이스 공간 및 비용을 증가시키지 않는다.

Claims (21)

  1. 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 형성하는 방법에 있어서,
    실리콘함유 탄화수소 가스를 포함하는 제1소스가스를 사용하여 플라즈마 CVD에 의해 기판 상에 제1절연막을 형성하는 단계와;
    실리콘함유 탄화수소 가스와 산화가스를 포함하는 제2소스가스를 사용하여 플라즈마 CVD에 의해 인시츄로 상기 제1절연막 상에 제1절연막 이하의 두께로 제2절연막을 연속적으로 형성하는 단계와;
    상기 제2절연막을 그 상부에 후속층 형성을 위한 연마에 종속시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 제1절연막은 6 ㎬ 이하의 강도를 가지며, 상기 제2절연막은 6 ㎬ 정도의 강도를 가지는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 제1소스가스는, 상기 실리콘함유 탄화수소 가스의 1.0배 이하의 유량을 가지는 산화가스를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 제2소스가스의 산화가스는, 상기 실리콘함유 탄화수소 가스의 1.0배 이상의 유량을 가지는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 제2절연막은 제1절연막에 비해 RF 출력이 감소되고 실리콘함유 탄화수소의 유량이 감소되는 조건 하에서 형성되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 제2소스가스의 실리콘함유 탄화수소는 화학식 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 1 ~ 3인 정수, β는 0 ~ 2인 정수, n은 1 ~ 3인 정수, 그리고 R은 Si에 결합된 C1-6탄화수소)인 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 실리콘함유 탄화수소는 디메틸-디메톡시실란인 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 산화가스는 산소, 산화이질소, 오존, 과산화수소, 이산화탄소 및 폴리알코올로 구성된 군 중에서 적어도 하나 선택되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 제1소스가스의 실리콘함유 탄화수소 가스는 상기 제2소스가스의 실리콘 함유 탄화수소 가스와 동일한 가스인 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 제1소스가스는 산화가스를 포함하지 않는 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 제2절연막은 서로 상이한 산소 함유량을 포함하는 다중층으로 구성되는 것을 특징으로 하는 방법.
  12. 제1항에 있어서,
    상기 제1 및 제2절연막 내에 복수의 비아홀 및/또는 트렌치를 형성하는 단계와, 상호접속을 위해 구리로 홀 및/또는 트렌치를 충진하는 단계를 더 포함하고,
    그후 수행되는 연마는 화학기계연마(CMP)인 것을 특징으로 하는 방법.
  13. 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막을 형성하는 방법에 있어서,
    산화가스는 포함되지 않은 실리콘함유 탄화수소 가스를 포함하는 제1소스가스를 사용하여 플라즈마 CVD에 의해 기판의 배선층 상에 유전상수 3.3 이하이고 강도 6 ㎬ 이하를 갖는 제1절연막을 형성하는 단계와;
    실리콘함유 탄화수소 가스와 상기 실리콘함유 탄화수소보다 많은 산화가스를 포함하는 제2소스가스를 사용하여 플라즈마 CVD에 의해 인시츄로 상기 제1절연막 상에 제1절연막 이하의 두께로 유전상수 3.3 정도이고 강도 6 ㎬ 정도를 갖는 제2절연막을 연속적으로 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 제1 및 제2절연막 내에 복수의 비아홀 및/또는 트렌치를 형성하는 단계와, 상호접속을 위해 구리로 홀 및/또는 트렌치를 충진하는 단계와, 상기 제2절연막을 화학기계연마(CMP)에 종속시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 반도체 집적회로의 다층 상호접속에 사용되는 층간절연막에 있어서,
    소스가스로서 실리콘함유 탄화수소를 사용하여 플라즈마 CVD에 의해 형성된 제1절연막과,
    소스가스로서 실리콘함유 탄화수소 가스와 산화가스를 사용하여 플라즈마 CVD에 의해 상기 제1절연막 상에 형성된 제2절연막을 포함하고,
    상기 제1절연막은 유전상수 3.3 이하이고 강도 6 ㎬ 이하를 가지며, 상기제2절연막은 유전상수 3.3 정도이고 강도 6 ㎬ 정도를 갖는 것을 특징으로 하는 층간절연막.
  16. 제15항에 있어서,
    상기 제1절연막은 유전상수 2.5 내지 3.1이고 강도 1.5 내지 2.5 ㎬인 것을 특징으로 하는 층간절연막.
  17. 제15항에 있어서,
    상기 제2절연막은 유전상수 3.5 내지 3.9이고 강도 6 ㎬ 이하인 것을 특징으로 하는 층간절연막.
  18. 제15항에 있어서,
    상기 제1절연막은 0.3 내지 2.0㎛ 두께를 가지는 것을 특징으로 하는 층간절연막.
  19. 제15항에 있어서,
    상기 제2절연막은 0.03 내지 0.15㎛ 두께를 가지는 것을 특징으로 하는 층간절연막.
  20. 제15항에 있어서,
    상기 제2절연막은 연마정지층인 것을 특징으로 하는 층간절연막.
  21. 제15항에 있어서,
    상기 실리콘함유 탄화수소는 화학식 SiαOα-1R2α-β+2(OCnH2n+1)β(여기서, α는 1 ~ 3인 정수, β는 0 ~ 2인 정수, n은 1 ~ 3인 정수, 그리고 R은 Si에 결합된 C1-6탄화수소)인 것을 특징으로 하는 층간절연막.
KR1020030063098A 2002-09-09 2003-09-09 반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법 KR20040023557A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002262304A JP4015510B2 (ja) 2002-09-09 2002-09-09 半導体集積回路の多層配線用層間絶縁膜及びその製造方法
JPJP-P-2002-00262304 2002-09-09

Publications (1)

Publication Number Publication Date
KR20040023557A true KR20040023557A (ko) 2004-03-18

Family

ID=31712354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030063098A KR20040023557A (ko) 2002-09-09 2003-09-09 반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법

Country Status (4)

Country Link
US (1) US7098129B2 (ko)
EP (1) EP1396884A3 (ko)
JP (1) JP4015510B2 (ko)
KR (1) KR20040023557A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648632B1 (ko) * 2005-01-25 2006-11-23 삼성전자주식회사 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법
KR20150037638A (ko) * 2013-09-30 2015-04-08 램 리써치 코포레이션 펄스된 저주파수 ｒｆ 전력에 의한 고 선택도 및 저 응력의 탄소 하드마스크
US11837441B2 (en) 2019-05-29 2023-12-05 Lam Research Corporation Depositing a carbon hardmask by high power pulsed low frequency RF

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582575B2 (en) * 1998-02-05 2009-09-01 Asm Japan K.K. Method for forming insulation film
US6818570B2 (en) * 2002-03-04 2004-11-16 Asm Japan K.K. Method of forming silicon-containing insulation film having low dielectric constant and high mechanical strength
JP4917249B2 (ja) * 2004-02-03 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US7030041B2 (en) * 2004-03-15 2006-04-18 Applied Materials Inc. Adhesion improvement for low k dielectrics
US7189658B2 (en) * 2005-05-04 2007-03-13 Applied Materials, Inc. Strengthening the interface between dielectric layers and barrier layers with an oxide layer of varying composition profile
KR100791334B1 (ko) * 2006-07-26 2008-01-07 삼성전자주식회사 원자층 증착법을 이용한 금속 산화막 형성 방법
TWI612700B (zh) 2010-07-28 2018-01-21 應用材料股份有限公司 用於磁性媒材圖案化之阻劑強化
EP2611770A1 (en) 2010-09-03 2013-07-10 Sandoz AG Process for the reductive amination of -keto carboxylic acids
JP7332709B2 (ja) * 2019-03-19 2023-08-23 アプライド マテリアルズ インコーポレイテッド 疎水性及び疎氷性コーティング
US20240110284A1 (en) * 2022-09-30 2024-04-04 Applied Materials, Inc. Selective Deposition of Thin Films with Improved Stability

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3979687B2 (ja) * 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
US6599847B1 (en) * 1996-08-27 2003-07-29 Taiwan Semiconductor Manufacturing Company Sandwich composite dielectric layer yielding improved integrated circuit device reliability
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6068884A (en) * 1998-04-28 2000-05-30 Silcon Valley Group Thermal Systems, Llc Method of making low κ dielectric inorganic/organic hybrid films
US6165898A (en) * 1998-10-23 2000-12-26 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
EP1146555B1 (en) * 1999-03-09 2007-12-12 Tokyo Electron Limited Production method for a semiconductor device
US6383917B1 (en) * 1999-10-21 2002-05-07 Intel Corporation Method for making integrated circuits
US6902771B2 (en) 2000-02-01 2005-06-07 Jsr Corporation Process for producing silica-based film, silica-based film, insulating film, and semiconductor device
EP1299461A2 (en) 2000-06-06 2003-04-09 The Dow Chemical Company Barrier layer for polymers and containers
JP4689027B2 (ja) 2000-10-23 2011-05-25 株式会社Ｓｕｍｃｏ 半導体単結晶引上装置
US6531398B1 (en) * 2000-10-30 2003-03-11 Applied Materials, Inc. Method of depositing organosillicate layers
US6936533B2 (en) * 2000-12-08 2005-08-30 Samsung Electronics, Co., Ltd. Method of fabricating semiconductor devices having low dielectric interlayer insulation layer
US6713382B1 (en) * 2001-01-31 2004-03-30 Advanced Micro Devices, Inc. Vapor treatment for repairing damage of low-k dielectric
US6762127B2 (en) * 2001-08-23 2004-07-13 Yves Pierre Boiteux Etch process for dielectric materials comprising oxidized organo silane materials
US6887780B2 (en) 2001-08-31 2005-05-03 Intel Corporation Concentration graded carbon doped oxide
US6602779B1 (en) * 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US7186640B2 (en) * 2002-06-20 2007-03-06 Chartered Semiconductor Manufacturing Ltd. Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648632B1 (ko) * 2005-01-25 2006-11-23 삼성전자주식회사 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법
KR20150037638A (ko) * 2013-09-30 2015-04-08 램 리써치 코포레이션 펄스된 저주파수 ｒｆ 전력에 의한 고 선택도 및 저 응력의 탄소 하드마스크
KR20220133835A (ko) * 2013-09-30 2022-10-05 램 리써치 코포레이션 펄스된 저주파수 ｒｆ 전력에 의한 고 선택도 및 저 응력의 탄소 하드마스크
US11837441B2 (en) 2019-05-29 2023-12-05 Lam Research Corporation Depositing a carbon hardmask by high power pulsed low frequency RF

Also Published As

Publication number Publication date
US20040048490A1 (en) 2004-03-11
JP2004103752A (ja) 2004-04-02
US7098129B2 (en) 2006-08-29
EP1396884A2 (en) 2004-03-10
EP1396884A3 (en) 2005-07-06
JP4015510B2 (ja) 2007-11-28

Similar Documents

Publication Publication Date Title
US6077574A (en) Plasma CVD process for forming a fluorine-doped SiO2 dielectric film
KR100495896B1 (ko) 실리콘 카바이드 접착 프로모터 층을 이용하여 저유전상수플루오르화 비결정 탄소에 대한 실리콘 질화물의 접착을강화하는 방법
US7354873B2 (en) Method for forming insulation film
KR100404536B1 (ko) 유전 상수 κ가 낮은 무기/유기 혼성 박막 및 이를제조하는 방법
KR100437068B1 (ko) 탄소질 산화실리콘의 형성방법
US6559520B2 (en) Siloxan polymer film on semiconductor substrate
JP4558206B2 (ja) Ｃｖｄナノ多孔性シリカの低誘電率膜
KR100907387B1 (ko) 환원 분위기 하에서 유전 필름을 경화시키는 방법
KR101141459B1 (ko) 하부 배리어 층에 저 유전체 상수 (ｋ) 다공성 막의 부착을촉진하는 기술
KR20080027138A (ko) 고밀도의 절연막을 형성하는 방법
US20060258176A1 (en) Method for forming insulation film
KR20010007315A (ko) 통합된 낮은 수치의 절연 상수를 갖는 절연체 및 에칭스톱
KR20040068586A (ko) 다마신 분야에서 유전체 재료를 증착하는 방법
KR20050020612A (ko) 저유전율막을 형성하는 방법
JP2004247725A (ja) シリコンカーバイド膜を形成する方法
CN102770580A (zh) 藉由等离子体增强化学气相沉积使用含有具有机官能基的硅的杂化前驱物所形成的超低介电材料
KR20040023557A (ko) 반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법
KR20020070436A (ko) 무기/유기 유전체 막의 증착 시스템 및 증착 방법
KR20050020629A (ko) 낮은 유전율과 낮은 막 스트레스를 가지는 실리콘계절연막을 형성하는 방법
JP2004235637A (ja) エッチストップ層の２段階形成方法
US20020142104A1 (en) Plasma treatment of organosilicate layers
KR101106425B1 (ko) 질소-비함유 유전성 반사방지 코팅부 및 하드마스크
KR100926722B1 (ko) 반도체 기판상의 실록산 중합체막 및 그 제조방법
US6905978B2 (en) Method of forming interlayer insulation film
KR20230134577A (ko) 도핑된 실리콘 산화물의 열 증착

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid