JP2004235637A - エッチストップ層の2段階形成方法 - Google Patents

エッチストップ層の2段階形成方法 Download PDF

Info

Publication number
JP2004235637A
JP2004235637A JP2004018431A JP2004018431A JP2004235637A JP 2004235637 A JP2004235637 A JP 2004235637A JP 2004018431 A JP2004018431 A JP 2004018431A JP 2004018431 A JP2004018431 A JP 2004018431A JP 2004235637 A JP2004235637 A JP 2004235637A
Authority
JP
Japan
Prior art keywords
film
carbon
silicon carbide
layer
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004018431A
Other languages
English (en)
Other versions
JP4743470B2 (ja
Inventor
Kamal Kishore Goundar
ゴンダル・カマル・キショー
Masashi Kumakura
正志 熊倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASM Japan KK
Original Assignee
ASM Japan KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASM Japan KK filed Critical ASM Japan KK
Publication of JP2004235637A publication Critical patent/JP2004235637A/ja
Application granted granted Critical
Publication of JP4743470B2 publication Critical patent/JP4743470B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/32Carbides
    • C23C16/325Silicon carbide
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/36Carbonitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3148Silicon Carbide layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31633Deposition of carbon doped silicon oxide, e.g. SiOC

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】低比誘電率及びCu配線表面との良好な接着性を有する膜を形成する。
【解決手段】Cu層が形成されるべき半導体基板上にCu層と接触する膜を形成するための方法は、(i)シリコン、炭素及び水素を含む蒸着ガス及び不活性ガスから成る第1反応ガスを基板が載置されるところの反応空間内に導入する工程と、(ii)第1反応ガスをプラズマへ励起することにより基板上にシリコンカーバイド膜を蒸着する工程と、(iii)シリコン、炭素及び水素を含む蒸着ガス、酸化ガス及び不活性ガスから成る第2反応ガスを反応空間内に導入する工程と、(iv)第2反応ガスをプラズマへ励起することによりシリコンカーバイド膜の頂面に炭素含有シリコン酸化膜を蒸着する工程を含む。
【選択図】図2

Description

本発明はプラズマCVD装置を使ってシリコンカーバイド膜を形成する方法に関し、特にエッチストップ層としてのシリコンカーバイド膜及びシリコン酸化膜を形成する方法に関する。
従来、例えばCPU、メモリ及びシステムLSIのようなLSIデバイスにおいて、アルミニウム合金が金属配線用に使用されてきた。金属配線間を絶縁するために、シリコン酸化膜が使用される。いくつかのLSIデバイスにおいて、フッ素含有シリコン酸化膜が使用される。
近年、LSIデバイスの高速化を図るため、電気抵抗が小さいCuが金属配線用に使用されるようになってきた。電気信号遅延を引き起こす配線容量を減少させるべく、比誘電率が低い炭素含有シリコン酸化膜が使用され始めた。
Cu配線構造を有するLSIデバイスにおいて、Cu配線の取付用の溝または孔を作るために、炭素含有シリコン酸化膜に対する絶縁膜としてエッチストップ層が使用される。エッチストップ層は炭素含有シリコン酸化膜に比べドライエッチング速度が遅いため、Cu拡散防止機能を有する窒化シリコン膜が使用される。しかし窒化シリコン膜の場合、その比誘電率がほぼ7であるため、たとえ炭素含有シリコン酸化膜が使用されても、エッチストップ層の高い比誘電率のせいで全体の配線容量が増加してしまう。
その結果、エッチストップ層としてシリコンカーバイド膜を使用することが開発された(特許文献1参照)。シリコンカーバイド膜の比誘電率はほぼ5である。シリコンカーバイド膜は、比誘電率がほぼ3である炭素含有シリコン酸化膜と組み合わせてCu配線を使用するLSIデバイスに適用される。
米国特許第5,800,878号明細書
一般にシリコンカーバイド膜と呼ばれるものには、いくつか異なるタイプの組成物が存在する。
ひとつのタイプはSi、C及びHから成るシリコンカーバイド膜である。この膜は酸素及び水分を容易に吸収する特性を有する。大気中に放置されると、膜の応力及び比誘電率は変化する。付加的に、その膜のリーク電流は大きく、絶縁能力は低い。シリコンカーバイド膜の比誘電率はほぼ5から4.5である。
Si、C、N及びH、またはSi、C、O及びHから成るシリコンカーバイド膜は公開米国特許出願P2001-30369A1、P2002-27286A1、P2001-51445A1及びP2001-31563A1に開示されている。シリコンカーバイド膜は上記SiCH膜に比べ低リーク電流及び優れた絶縁能力を有するということができる。特に、SiCOH膜は含まれる酸素の比率により4付近(ほぼ4.2)の比誘電率を達成することができる。
しかし、炭素含有シリコン酸化膜がCu配線上に直接蒸着される場合、以下のような問題が生じる。図6はCu配線及び低比誘電率膜並びにエッチストップ層を使用するデバイス構造の断面図である。エッチストップ層50、51及び52を形成する際、Cu配線がエッチストップ層と接触する点57、58及び59において炭素含有シリコン酸化膜が直接蒸着されれば、Cuと酸素が反応し、膜剥離が生じる。
上記問題に鑑み本発明のひとつに態様において、低比誘電率及びCu配線表面との良好な接着性を有するシリコンカーバイド膜を形成するための方法が与えられる。本発明の他の態様において、ダマシン構造内にエッチストップ層を形成するための方法が与えられる。本発明はシリコン酸化膜のような低比誘電率層を使用するあらゆる相互接続構造に応用可能である。本発明のシリコンカーバイド膜は低比誘電率及びCu配線表面との良好な接着性を有するため、本発明はさまざまなダマシン方法に有効に応用できる。
本発明は、できるだけ薄い厚さで酸素を含まないシリコンカーバイド膜をCu上に直接形成し、その後、低比誘電率炭素含有シリコン酸化膜を形成することによって、Cu配線の表面から離れたり剥がれたりしない、エッチストップ層を形成するアプローチに基づいて達成された。本発明はCu配線を使用するLSIデバイスに使用されるエッチストップ層を与え、該層は、1)比誘電率が低い、2)低リーク電流値(高い絶縁能力)を有する、3)Cu上に直接形成することができる、4)Cu表面を酸化しないハードマスクである、という点に特徴を有するシリコンカーバイド膜である。
本発明はこれに限定されないが、以下の態様を含む。
1)Cu層が形成されるべき半導体基板上にCu層と接触する膜を形成する方法であって、(I)シリコン、炭素及び水素を含む蒸着ガス及び不活性ガスから成る第1反応ガスを基板が載置されるところの反応空間に導入する工程と、(II)第1反応ガスをプラズマへ励起させることにより基板上にシリコンカーバイド膜を蒸着する工程と、(III)シリコン、炭素及び水素を含む蒸着ガス、酸化ガス及び不活性ガスから成る第2反応ガスを反応空間に導入する工程と、(IV)第2反応ガスをプラズマへ励起させることによりシリコンカーバイド膜の頂面に炭素含有シリコン酸化膜を蒸着する工程と、から成る方法。
2)項目1に記載の方法であって、シリコンカーバイド膜は酸素を含まない、ところの方法。
3)項目1または2に記載の方法であって、シリコンカーバイド膜はCu配線が形成されるべきところでCu配線と接触して形成される、ところの方法。
4)項目1から3のいずれかに記載の方法であって、第1及び第2反応ガスの励起は高周波RF電力をそれぞれのガスに印加することにより実行される、ところの方法。
5)項目4に記載の方法であって、シリコンカーバイド膜を蒸着する工程及び炭素含有シリコン酸化膜を蒸着する工程がRF電力供給を中断することなく続けて実行される、ところの方法。
6)項目4に記載の方法であって、RF電力供給はシリコンカーバイド膜を蒸着する工程と炭素含有シリコン酸化膜を蒸着する工程との間に中断される、ところの方法。
7)項目6に記載の方法であって、RF電力供給は第2反応ガスを導入し圧力を安定化させた後に再開される、ところの方法。
8)項目1から7のいずれかに記載の方法であって、蒸着ガスはテトラメチルシランまたはトリメチルシランである、ところの方法。
9)項目1から8のいずれかに記載の方法であって、不活性ガスは、アルゴン、ヘリウム、ネオン、キセノンまたはクリプトンである、ところの方法。
10)項目1から9のいずれかに記載の方法であって、シリコンカーバイド膜はシリコン、炭素、窒素及び水素から成る、ところの方法。
11)項目1から10のいずれかに記載の方法であって、炭素含有シリコン酸化膜はシリコン、炭素、酸素及び水素から成る、ところの方法。
12)項目1から11のいずれかに記載の方法であって、炭素含有シリコン酸化膜は300℃から400℃(他の実施例において、250℃から500℃の範囲、350℃から450℃の範囲、及び上記いずれかの組合せを含む範囲)の基板温度で形成される、ところの方法。
13)項目1から12のいずれかに記載の方法であって、シリコンカーバイド膜は300℃から400℃(他の実施例において、250℃から500℃の範囲、350℃から450℃の範囲、及び上記いずれかの組合せを含む範囲)の基板温度で形成される、ところの方法。
14)項目1から13のいずれかに記載の方法であって、シリコンカーバイド膜の厚さが3nmから10nm(他の実施例において、1nmから50nmの範囲、5nmから20nmの範囲、10nmから30nmの範囲、及び上記いずれかの組合せを含む範囲)に達すると、シリコンカーバイド膜の蒸着が停止される、ところの方法。
15)項目1から14のいずれかに記載の方法であって、炭素含有シリコン酸化膜の厚さが30nmから70nm(他の実施例において、10nmから200nmの範囲、20nmから100nmの範囲、40nmから60nmの範囲、及び上記いずれかの組合せを含む範囲)に達すると、炭素含有シリコン酸化膜の蒸着が停止される、ところの方法。
16)項目1から15のいずれかに記載の方法であって、シリコンカーバイド膜を蒸着する工程及び炭素含有シリコン酸化膜を蒸着する工程は低比誘電率層が基板上に形成されるところの反応チャンバ内で実行される、ところの方法。
17)項目1から16のいずれかに記載の方法であって、シリコンカーバイド膜を蒸着する工程及び炭素含有シリコン酸化膜を蒸着する工程は、低比誘電率層が基板上に形成されるところの反応チャンバに近接した反応チャンバ内で実行される、ところの方法。
18)項目1から17のいずれかに記載の方法であって、膜はエッチストップ層である、ところの方法。
19)項目1から18のいずれかに記載の方法であって、膜はハードマスクである、ところの方法。
20)半導体基板上にCu層と接触する膜を含む層間構造を作成するための方法であって、(i)半導体基板上に複数の層を形成する工程と、(ii)エッチングによって複数の層を層間結合するための孔を形成する工程と、(iii)孔の中にCuを蒸着する工程と、(iv)複数の層の頂面から余分のCuを除去する工程と、(v)プラズマ反応によって複数の層の頂面にシリコンカーバイド膜を蒸着する工程であって、Cuが該シリコンカーバイド膜により覆われるところの工程と、(vi)プラズマ反応によってシリコンカーバイド膜の頂面に炭素含有シリコン酸化膜を蒸着する工程であって、工程(iv)における複数の層の頂面はCuを除去した後に適宜生成される面であり、例えば頂面はCu及び下側のエッチストップ層(及びレジスト)を除去した後露出する低比誘電率層の面である、ところの工程と、から成る方法。
21)項目20に記載の方法であって、複数の層は、連続して基板上に形成された下部エッチストップ層、低比誘電率層、及び上部エッチストップ層から成り、工程(ii)において孔は上部エッチストップ層の頂面にレジストを形成し、該レジストを使って複数の層をエッチングすることによってビアホールを形成することによって生成され、工程(iv)においてレジスト及び上部エッチストップ層は余分のCuを除去する際に除去される、ところの方法。
22)項目20に記載の方法であって、複数の層は、基板上に連続して形成された下部エッチストップ層、下部低比誘電率層、中間エッチストップ層、上部低比誘電率層、及び上部エッチストップ層から成り、工程(ii)において孔は上部エッチストップ層の頂面にレジストを形成し、該レジストを使って複数の層をエッチングすることによりビアホール及びトレンチを形成することにより生成され、工程(iv)においてレジスト及び上部エッチストップ層は余分のCuを除去する際に除去される、ところの方法。
23)項目20から22のいずれかに記載の方法であって、工程(i)の前に低比誘電率層が基板上に形成され、該低比誘電率層の頂面に複数の層が形成される、ところの方法。
24)項目20から23のいずれかに記載の方法であって、工程(i)から(iv)が少なくとも1回繰り返されるところの方法。
本発明は、これに限定されないが、ここに参考文献として組込む以下に開示されるダマシン方法を含むさまざまなダマシン方法に応用される。
(1)Zhaoらによる米国特許第6,100,184号は、比較的低い比誘電率の誘電体材料で作られた誘電体層を通じて形成された対応するビアを有する対応する連続トレンチ内に、連続パターン化されたCu含有導体相互接続及びパターン化された導体スタッド層を形成するためのデュアルダマシン方法であって、それによってその下側に形成されたCu含有導体層と接触することができ、導体バリア/エッチストップ層がその下側に形成されたCu含有導体層の頂面のみを選択的に不動態化するのに使用されるところの方法を教示する。
(2)Zhaoらによる米国特許第6,140,226号は、比較的低い比誘電率の誘電体材料で作られた誘電体層を通じる対応するビアを有する対応する連続トレンチ内に、連続パターン化された導体相互接続及びパターン化された導体スタッド層を形成するためのデュアルダマシン方法であって、ビアを連続的に形成する際に横方向のエッチングからトレンチの側壁を保護するために側壁ライナー層が使用されるところの方法を教示する。
(3)Huangらによる米国特許第6,177,364号は、比較的低い比誘電率のフルオロシリケート・ガラス(FSG)誘電体材料で作られた誘電体層を通じる対応するビアを有する対応する連続トレンチ内に、連続パターン化された導体相互接続及びパターン化された導体スタッド層を形成するためのデュアルダマシン方法であって、連続パターン化された導体相互接続及びパターン化された導体スタッド層を形成する前に、対応するビアを有する対応する連続トレンチ内の誘電体層の側壁面を不動態化するために水素窒素プラズマ処理が使用されるところの方法を教示する。
(4)Tangらによる米国特許第6,211,092号は、デュアルダマシン方法用のデュアルダマシン細孔を誘電体層を通じて形成する際に使用される座ぐりタイプの誘電体エッチング方法であって、誘電体層を通じるビアを最初に形成する際に複数のエッチストップ層を使用するところの方法を教示する。
本発明及び従来技術に対する利点を要約するために、本発明のある目的及び利点が上記された。もちろん、そのような目的または利点のすべてが本発明の特定の態様にしたがって必ずしも達成されるとは限らないことを理解すべきである。したがって、発明はここに教示または提案されるような他の目的または利点を必ずしも達成することなくここに教示されるようなひとつの利点または利点のグループを達成または最適化するような方法で実施または実行され得るということを当業者は理解するであろう。
本発明の他の態様、特徴及び利点は以下の好適実施例の詳細な説明から明らかとなる。
本発明において、Cu層が形成されるべき半導体基板上にCu層と接触して膜が形成されるところの方法は、(I)シリコン、炭素及び水素を含む蒸着ガス及び不活性ガスから成る第1反応ガスを基板が載置される反応空間内に導入する工程と、(II)第1反応ガスをプラズマへ励起させることにより基板上にシリコンカーバイド膜を蒸着する工程と、(III)シリコン、炭素及び水素を含む蒸着ガス、酸化ガス及び不活性ガスから成る第2反応ガスを反応空間内に導入する工程と、(IV)第2反応ガスをプラズマへ励起させることによりシリコンカーバイド膜の頂面に炭素含有シリコン酸化膜を蒸着する工程と、から成る。
好適実施例において、シリコンカーバイド膜及び炭素含有シリコン酸化膜を形成するために、テトラメチルシラン(Si(CH3)4)(以下、TMSという)及び酸素がシリコン、酸素及び炭素のソースとして使用され、不活性ガスと混合した後反応チャンバ内に導入される。加熱装置を有する基板支持部材上で、例えば300℃から400℃の限度内に加熱された半導体基板に対向して設置されたガス放出プレートは、例えば0.5mmから1.0mm(他の実施例において、0.1mmから2.0mmの範囲、または上記のあらゆる組合せを含む範囲)の内径を有する1000個から5000個のガス放出孔を備え、それにより不活性ガス及び酸素と混合されたTMS(混合ガスは蒸着ガスまたは反応ガスと呼ばれる)は半導体基板上に均等に供給される。半導体基板上の空間へガス放出プレートから供給された蒸着ガスはガス放出プレートへ印加された高周波電力によって形成されたプラズマ放電によって励起されかつ分解され、シリコンカーバイド膜及び炭素含有シリコン酸化膜を半導体基板上に成長させることが可能となる。
実施例において、シリコンカーバイド膜及び炭素含有シリコン酸化膜を成長させるシーケンスは2つのステージで実行される。該2つのステージは、酸素を含まないシリコンカーバイド膜が半導体基板上に形成されるところの第1工程、及び酸化ガスを添加することにより炭素含有シリコン酸化膜が形成されるところの第2工程から成る。SiCH膜またはSiCNH膜は酸素を含まないシリコンカーバイド膜として形成される。SiCH膜またはSiCNH膜はその上に形成される炭素含有シリコン酸化膜と比べ十分に薄い。他の実施例において、第1工程及び第2工程は一回以上繰り返されるか、またはこれらの工程は膜が酸素濃度に勾配を持つ構造を有するように実行される。すなわち、第1工程及び第2工程は徐々に移行される。例えば、第1層(すなわち、シリコンカーバイド層)は3nmから10nmの厚さを有し、第2層(すなわち、炭素含有シリコン酸化膜)は30nmから70nmの厚さを有する。実施例において、酸化ガスの流量を徐々に増加することによって形成される酸素濃度に勾配をもつ構造である中間層が存在する。該中間層は3nmから30nm(実施例では、5nmから15nm)の厚さを有する。他の実施例において、独立した第1層は存在しないが、中間層は酸素がゼロの状態から始まり、所定のレベルまで続く。例えば、炭素含有シリコン酸化膜はSiwOxCyHzで表され、ここでw+x+y+z=1、x=0.2〜0.6(または、0.3〜0.4)、y=0.05〜0.3(または0.1〜0.2)、w=0.2〜0.6(または、0.3〜0.5)、z=0.1〜0.3である。これに対して、シリコンカーバイドはSimCnNpHqで表され、ここでm+n+p+q=1、m=0.2〜0.6(0.3〜0.4)、n=0.1〜0.3(または、0.1〜0.2)、p=0.0〜0.6(または、0.2〜0.5)、q=0.1〜0.3である。
高周波電力がガス放出プレートに印加される際、高周波電力(13MHzまたはそれ以上)及び高周波電力(100kHzから1MHz)から合成された高周波電力が使用される。これら2つの周波数が使用されるとき、相対的に低い高周波電力が半導体基板を支持する基板支持部材に印加される。相対的に高い高周波電力(工業的に使用されている13.56MHzまたは27.12MHzの高周波電力)が使用されても良い。27.12MHzの使用により、処理される半導体基板へのプラズマダメージが減少し、プラズマによって生じる電荷が減少するというような効果が見られる。
予め設定された比率で混合されたTMS及び不活性ガスから成る蒸着ガスが、半導体基板を支持する基板支持部材とガス放出プレートとの間に形成されるべきプラズマ放電領域へ供給される。蒸着ガスの安定流量及び反応チャンバ内部圧力の安定が確認された後、27.12MHz及び400kHzから合成された高周波電力がガス放出プレートに印加され、プラズマ放電領域が形成される。固定された流量の蒸着ガスによって形成されたプラズマ放電領域によって、シリコンカーバイド膜及び炭素含有シリコン酸化膜が半導体基板上に形成される。
図1は本発明の実施例に用いる、基板支持部材を有するプラズマCVD装置を完成するための好適モードの略示断面図である。半導体基板上に薄膜を形成するためのプラズマCVD装置1は、反応チャンバ2、反応チャンバ内部に設置された半導体基板9を載置するためのサセプタ3、サセプタ3に対向して設置された半導体基板に対し均等に反応ガスを放出するためのシャワーヘッド4、及び反応チャンバ内部の空気を排気するための排気口20から成る。
開口部19が反応チャンバ2の側面に設けられている。反応チャンバ2はゲートバルブ30を通じて半導体基板を搬入及び搬出するための搬送チャンバ(図示せず)と接続されている。
反応チャンバ2内部に設置された、半導体基板9を載置するためのサセプタ3はその下部にアルミニウム合金ヒータ5を有し、所定の温度まで半導体基板を加熱することができる。アルミニウム合金ヒータ5の内部には、抵抗加熱型シースヒータ24及び熱電対25が与えられ、それらはそれぞれ外部の温度制御器26に接続され、アルミニウム合金ヒータ5の温度を所定の温度で維持することができる。半導体基板9を載置するためのサセプタ3及びアルミニウム合金ヒータ5はプラズマ放電用の一方の電極を形成するよう接地27されている。サセプタ3及びアルミニウム合金ヒータ5の代わりに、セラミックヒータが使用されても良い。この場合、セラミックヒータは反応チャンバ内で半導体基板を直接保持するサセプタとして使用される。セラミックヒータは抵抗加熱タイプのヒータをそれと一体焼結することによって製造されたセラミックベースから成る。セラミックベース用の材料として、フッ素及び塩素活性種に耐性を有する窒化物または酸化物のようなセラミックが挙げられる。好適には、セラミックベースは窒化アルミニウムから成る。酸化アルミニウムまたは酸化マグネシウムが使用されても良い。
シャワーヘッド4が反応チャンバ2内部でサセプタ3に対向して設置されている。シャワーヘッドの底面には、反応ガスを基板6へ噴射するための数千個の細孔(図示せず)が設けられている。シャワーヘッド4は好適にはマッチング回路を介して高周波発振器(8,8’)と電気的に接続されている。高周波電源がサセプタに接続される際は、シャワーヘッドが接地される。シャワーヘッド4はプラズマ放電用の他方の電極を形成する。高周波発振器(8,8’)はそれぞれ13.56から27.12MHz及び300から450kHzの2つの異なる周波数の高周波電力を生成する。2つの異なる周波数の高周波電力はマッチング回路10内部で合成され、シャワーヘッド4へ供給される。反応ガスを導入するためのガス吸気管6はシャワーヘッド4へ結合されている。蒸着用のガス吸気管12はバルブ11を介してガス吸気管6へ結合されている。ガスを注入するためのガス流入ポート13がガス吸気管12の一端に形成されている。その端部までの途中に、質量流量制御器14及びバルブ15が与えられる。
反応チャンバ内部をクリーニングするためのクリーニングガスを活性化するために使用する遠隔プラズマチャンバ17は、バルブ7を介してガス吸気管6に結合している。遠隔プラズマチャンバ17に対して、クリーニングガスを供給するための配管18が与えられ、該配管の上流には、バルブ15及び質量流量制御器14が設置されている。クリーニングガスはガス流入ポート16から供給され、質量流量制御器14によって所定の流量に制御される。クリーニングガスの種類に応じて、ガス流入ポート16の数が決定される。
反応チャンバ2の内側には、排気口20が与えられている。排気口20は配管19を通じて真空ポンプ(図示せず)に結合されている。排気口20と真空ポンプとの間の中間には、反応チャンバ2内部の圧力を調整するためのコンダクタンス調節バルブ21が設けられている。コンダクタンス調節バルブ21は外部の制御装置22と電気的に接続されている。好適には、反応チャンバ2内部の圧力を測定するための圧力計23が与えられる。圧力計23は制御装置22と電気的に接続されている。
本発明に従って、直径200mmの半導体基板上にシリコンカーバイド膜及び炭素含有シリコン酸化膜を形成するための実施例を以下で説明する。
図2は本発明の実施例である。半導体基板が反応チャンバ内に搬入され、所定の温度に加熱された後、ガス導入工程34において、不活性ガスのヘリウム42が100sccmから3000sccmの限度内の決定された流量で反応チャンバ内に導入され、100Paから1000Paの限度内で決定された値に反応チャンバ内の圧力43を制御する。TMS導入工程35において、TMS41が100sccmから1000sccmの限度内の決定された流量で反応チャンバ内に導入される。He及びTMSガスを導入するために、それぞれのガスの流量が所定の時間に特定の速度でゼロから所定の値まで増加するところのランプアップ方法が採用される。この方法は反応チャンバ内でパーティクルが浮遊し、該パーティクルが半導体基板に付着するのを防止するのに使用される。そのような現象は、反応チャンバ内へ大量にガスが流入することから生じる反応チャンバ内部の圧力上昇によって引き起こされる。
第1工程31において、27.12MHzの高周波電力が200Wから1000Wの限度内で印加され、400kHzの高周波電力が50Wから500Wの限度内で印加される。この工程において、半導体基板上へのシリコンカーバイド膜の形成が開始される。
次いで、CO2が導入される。安定化工程44の後、処理は第2工程32へ進む。第2工程において、CO2を添加することにより炭素含有シリコン酸化膜が形成される。第1工程で設定されたのと同じ高周波電力を印加することにより、プラズマ放電が維持される。第1工程及び第2工程の両方で、高周波電力を印加することによりプラズマ放電(33及び45)が形成される。
これらの成膜工程が完了した後、処理はパージ工程36へ進む。パージ工程において、反応チャンバ内に残ったTMS及び分解により生成された他の揮発性物質はHeにより反応チャンバから除去される。
第1工程でのTMSの流量は好適には200sccmから500sccmであり、Heの流量は1000sccmから3000sccmである。第2工程でのTMSの流量は100sccmから500sccmである。第2工程でのCO2の流量は1000sccmから2500sccmである。反応チャンバ内部の圧力は100Paから1000Paの限度内、好適には400Paから700Paの限度内の所定の圧力に制御される。プラズマ領域を形成するための高周波電力に対して、200Wから1000Wの27.12MHz及び50Wから500Wの400kHzが印加される。好適には、27.12MHzが300Wから600Wの限度内に設定され、400kHzが50Wから300Wの限度内に設定される。
Heの代わりに、アルゴン、ネオン、キセノンまたはクリプトンが使用され得るが、ヘリウムまたはアルゴンが好適であり、ヘリウム及びアルゴンの混合ガスも使用され得る。不活性ガスとしてアルゴンまたはヘリウムと混合されたアルゴンを使用することで、高い膜応力が実現され、成膜密度を増加させるのに有効である。アルゴンが不活性ガスとして使用される場合、ヘリウムの流量はアルゴンの流量と同じである。
第1工程で形成されるシリコンカーバイド膜の膜厚は3から10nmであり、それは第2工程で形成されるべき炭素含有シリコン酸化膜内に含まれる酸素がCuと反応しない膜厚により決定される。
半導体基板は蒸着シーケンスの間、300℃から400℃、好適には320℃から350℃に加熱される。第2工程の酸素ソースとして、(これらのガスに限定されないが)O2、O3、CH3OH、C2H5OH、CH3COOH、C2H5COOH、N2O及びN2O2がCO2に加えて使用することができる。これらの酸化ガスは単独でまたは少なくとも2つを組み合わせて使用される。
図3は本発明の第2の実施例である。それぞれのガスの流量並びにガス導入工程34、TMS導入工程35及び第1工程31での反応チャンバ内の圧力43は図2と等しい。しかし、CO2安定化工程44は含まれていない。その代わり、プラズマ放電が高周波電力を印加することにより維持されている間、第2工程でCO2が添加され、炭素含有シリコン酸化膜が連続的に形成される。
具体例
Figure 2004235637
好適実施例
Figure 2004235637
図4は本発明の第3の実施例である。ガス導入工程34及びTMS導入工程35は図2と同じである。第1工程において、NH3が導入され、SiCNH膜が形成される。その後、CO2が導入され、CO2の流量が安定した後、第2工程32で炭素含有シリコン酸化膜が形成される。
具体例
Figure 2004235637
好適実施例
Figure 2004235637
上記したように、本発明は層間結合構造を形成するためのさまざまなダマシン方法に応用される。例えば、シングルダマシンは図7(a)から7(h)に示されるように形成される。
図7(a)に示されるように、最初にシリコン基板または低比誘電率層101の上にエッチストップ層149が形成され、その頂面に低比誘電率層153が蒸着される。また、もうひとつのエッチストップ層150が蒸着される。この実施例において、エッチストップ層150は化学機械研磨(CMP)用のハードマスクとして使用される。これらのエッチストップ層は、低比誘電率及び低エッチング速度を有するあらゆる適当な材料で形成される。エッチストップ層150の頂面に、フォトレジスト102がパターンで被覆される(図7(b))。部分110がビアホール111を形成するためにエッチングされている(図7(c))。底のエッチストップ層149がエッチングされ、同時にまたはこの工程とは別に除去される。TaNまたはTiN層のようなCuバリア層103がビアホールの内側に形成され、それがレジスト102の頂面を覆う(図7(d))。その後、Cuシード層104がCVD等により蒸着される(図7(e))。その後、Cu105が電気めっき等により孔内及び頂面に蒸着される(図7(f))。CMP等により、Cu105、Cuバリア層103、レジスト102、及びエッチストップ層150が除去され、面106が露出される(図7(g))。
この実施例において、上記シングルダマシン形成後、次のエッチストップ層が蒸着される際、Cu拡散が防止されるようにシリコンカーバイド層107がまず蒸着される(図7(h))。続いて炭素含有シリコン酸化膜層108がシリコンカーバイド層107の頂面に蒸着されるが、当該層はシリコンカーバイド膜があるためにCu拡散の影響を受けず、その結果炭素含有シリコン酸化膜層108内に存在する酸素は事実上Cuから遮断される。この実施例において、エッチストップ層はシリコンカーバイド層107及び炭素含有シリコン酸化膜層108から成り、シリコンカーバイド層107のみがCuと接触している。
本発明はまたデュアルダマシン方法に応用される。以下はその例である。
図8(a)に示されるように、基板または低比誘電率層101上に、第1エッチストップ層149、第1低比誘電率層153、第2エッチストップ層150、第2低比誘電率層154、及び第3エッチストップ層151が順に蒸着される。その後フォトレジスト112がパターンで第3エッチストップ層151の頂面に被覆される。ビアホール及びトレンチを形成するために、あらゆる適当な方法が採用され得る。以下はほんの一例である。
ビアホール114がパターン113を使ってエッチングにより形成される(図8(c))。ビアホールの底の第2エッチストップ層150がエッチングされ、同時にまたはこの工程とは別に除去される。また、フォトレジスト112がパターン115で除去される(図8(d))。ビアホール117及び第1エッチストップ層149、並びにレジスト112で被覆されていない第3エッチストップ層151、第2低比誘電率層154及び第2エッチストップ層150を除去するために、エッチングが実行される(図8(e))。次いでCuバリア層として、TaNまたはTiN層118が形成される(図8(f))。その後、Cuシード層119がCVD等により蒸着される(図8(g))。その後Cu120が電気めっき等により孔内に蒸着される(図8(h))。CMP等により、Cu120、Cuバリア層118、レジスト112及び第3エッチストップ層151が除去され、その結果面121が露出される(図8(i))。
この実施例において、上記シングルダマシン形成後、次のエッチストップ層が蒸着される際、Cu拡散が防止されるようにシリコンカーバイド層122がまず蒸着される(図8(j))。続いて炭素含有シリコン酸化膜層123がシリコンカーバイド層122の上に蒸着されるが、当該層はシリコンカーバイド層があるためにCu拡散の影響を受けず、その結果炭素含有シリコン酸化膜層123内に存在する酸素はCuから事実上遮断される。この実施例において、エッチストップ層はシリコンカーバイド層122及び炭素含有シリコン酸化膜層123から成り、シリコンカーバイド層122のみがCuと接触している。
結果として、図6に示されるように、成膜処理中にCuと接触する部分57、58及び59はCu拡散から保護される。図6において、低比誘電率層53、54、55及び56はそれぞれエッチストップ層49、50、51及び52上に蒸着される。Cuバリア層のような他の層は図に示されていない。シリコンカーバイド層は成膜処理中のみCuと接触し、最終的なデバイスにおいてCuとは接触しないが、そのような一時的な接触は最終的なデバイスに悪影響を与える。また、層間構造によっては、シリコンカーバイド層が最終的なデバイスにおいてCuと接触しても良い。上記の場合、本発明は最終的なデバイスでの接触により実際的及び潜在的な悪影響を防止することができる。
上記において、低比誘電率層及びシリコンカーバイド層が同じ反応チャンバまたは異なるチャンバ内で蒸着される。異なるチャンバを使用する際、好適には互いに結合された複数の反応チャンバを含むモジュールタイプのCVD装置が使用される。シリコンカーバイド層を低比誘電率層の頂面に連続的に蒸着する際、ソースガスはジメチルジメトキシシラン(DM-DMOS)から例えばTMSへ変更され、反応温度は10℃から50℃だけ降下される(例えば、430℃から400℃へ下げられる)。また、低比誘電率膜を蒸着する際に高周波電力のみを使用するのに対し、シリコンカーバイド層を蒸着するためには、好適に高周波電力(例えば、2MHz以上)及び低周波電力(例えば、2MHz以下)がプラズマ励起のために重畳される。
実施例
図1に示される装置を使って、以下の実施例及び比較例が実行された。
比較例膜1
膜形成条件は以下の通りである。
蒸着温度:380℃
TMS流量:300sccm
He流量:2500sccm
反応チャンバ圧力:533Pa
高周波電力 27.12MHz:450W
400kHz:100W
第1工程は実行されなかった。第2工程は図5に示されるシーケンスに従って実行された。
CO2流量:1900sccm
蒸着膜1
第1工程及び第2工程の膜形成は図2に示されるシーケンスに従い、以下に示す条件で実行された。
第1工程
蒸着温度:380℃
TMS流量:300sccm
He流量:2500sccm
反応チャンバ圧力:533Pa
高周波電力 27.12MHz:450W
400kHz:100W
第2工程(TMS流量及びHe流量は第1工程と同じ値)
CO2流量:1900sccm
蒸着膜2
第1工程及び第2工程の膜形成は図3に示されるシーケンスに従い、以下に示す条件で実行された。
第1工程
蒸着温度:380℃
TMS流量:300sccm
He流量:2500sccm
反応チャンバ圧力:533Pa
高周波電力 27.12MHz:450W
400kHz:100W
第2工程(TMS流量及びHe流量は第1工程と同じ値)
CO2流量:1900sccm
生成された膜特性が以下の表に示されている。
Figure 2004235637
酸素を含まないシリコンカーバイド膜が本発明に従う方法を使って形成された炭素含有シリコン酸化膜用の初期膜として形成されるため、配線材料として使用されるCuと酸素の反応によって引き起こされる膜剥離及び伝導破損のような問題が避けられる。
発明の効果
本発明に従う炭素含有シリコン酸化膜の比誘電率は4.0から4.5の限度内にあり、リーク電流値@2MV/cmは約5〜6×10−8A/cm2であった。比較のために、シリコンカーバイド膜が第1工程を省略して形成され、当該膜の特性が測定された。比誘電率4.4及びリーク電流値@2MV/cmは5.7×10−8A/cm2を有するほぼ等しい膜が得られた。
低比誘電率層用のソースガスは上記実施例に限定されず、ここに参考文献として組み込む米国特許第6,352,945号、米国特許第6,383,955号及び米国特許第6,432,846号に開示される化合物であっても良い。各ガスの流量は上記米国特許に開示されている。また、本発明において使用可能な装置及び条件は、2000年、2月24日に出願された米国特許出願第09/511,934号、2001年、1月18日に出願された米国特許出願第09/764,523号、米国特許第5,788,778号及び米国特許第5,788,799号に開示されている。これらの開示はここに参考文献として組み込まれる。
本発明の思想から離れることなく多くのさまざまな修正が可能であることは当業者によって理解されよう。したがって、本発明の形式は例示に過ぎず、本発明の態様を制限するものではないことは明確に理解されるべきである。
図1は、本発明の絶縁膜を形成するのに使用されるプラズマCVD装置を略示したものである。 図2は、本発明の実施例による、プラズマ反応により基板上にシリコンカーバイド膜及び炭素含有シリコン酸化膜を蒸着するための作業シーケンスを示すタイムチャートである。 図3は、本発明の他の実施例による、プラズマ反応により基板上にシリコンカーバイド膜及び炭素含有シリコン酸化膜を蒸着するための作業シーケンスを示すタイムチャートである。 図4は、本発明のさらに他の実施例による、プラズマ反応により基板上にシリコンカーバイド膜及び炭素含有シリコン酸化膜を蒸着するための作業シーケンスを示すタイムチャートである。 図5は、比較例による、プラズマ反応により基板上に炭素含有シリコン酸化膜を蒸着するための作業シーケンスを示すタイムチャートである。 図6は、本発明の実施例による、層間結合構造を示す略示図である。 図7(a)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図7(b)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図7(c)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図7(d)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図7(e)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図7(f)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図7(g)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図7(h)は、シングルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(a)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(b)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(c)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(d)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(e)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(f)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(g)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(h)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(i)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。 図8(j)は、デュアルダマシン方法の実施例による、層間結合構造の形成方法を示す略示図である。
符号の説明
31 第1工程
32 第2工程
33 プラズマ放電
34 ガス導入
35 TMS導入
36 パージ
41 TMS流量
42 He流量
43 反応チャンバ圧力
44 CO2流量
45 プラズマ放電
46 CO2安定化

Claims (24)

  1. Cu層が形成されるべき半導体基板上にCu層と接触する膜を形成するための方法であって、
    シリコン、炭素及び酸素を含む蒸着ガス及び不活性ガスから成る第1反応ガスを基板が載置される反応空間内へ導入する工程と、
    第1反応ガスをプラズマへ励起することにより基板上にシリコンカーバイド膜を蒸着する工程と、
    シリコン、炭素及び水素を含む蒸着ガス、酸化ガス及び不活性ガスから成る第2反応ガスを反応空間内へ導入する工程と、
    第2反応ガスをプラズマへ励起することによりシリコンカーバイド膜の頂面に炭素含有シリコン酸化膜を蒸着する工程と、
    から成る方法。
  2. 請求項1に記載の方法であって、シリコンカーバイド膜は酸素を含まない、ところの方法。
  3. 請求項1に記載の方法であって、シリコンカーバイド膜はCu配線が形成されるべきところでCu配線と接触して形成される、ところの方法。
  4. 請求項1に記載の方法であって、第1及び第2反応ガスの励起は高周波(RF)電力を反応ガスに印加することにより実行される、ところの方法。
  5. 請求項4に記載の方法であって、シリコンカーバイド膜を蒸着する工程及び炭素含有シリコン酸化膜を蒸着する工程はRF電力供給を中断することなく連続的に実行される、ところの方法。
  6. 請求項4に記載の方法であって、RF電力供給はシリコンカーバイド膜を蒸着する工程と炭素含有シリコン酸化膜を蒸着する工程との間で中断される、ところの方法。
  7. 請求項6に記載の方法であって、RF電力供給は第2反応ガスを導入し圧力を安定化した後に再開される、ところの方法。
  8. 請求項1に記載の方法であって、蒸着ガスはテトラメチルシランまたはトリメチルシランである、ところの方法。
  9. 請求項1に記載の方法であって、不活性ガスは、アルゴン、ヘリウム、ネオン、キセノンまたはクリプトンである、ところの方法。
  10. 請求項1に記載の方法であって、シリコンカーバイド膜は、シリコン、炭素、窒素及び水素から成る、ところの方法。
  11. 請求項1に記載の方法であって、炭素含有シリコン酸化膜は、シリコン、炭素、酸素及び水素から成る、ところの方法。
  12. 請求項1に記載の方法であって、炭素含有シリコン酸化膜は、300℃から400℃の基板温度で形成される、ところの方法。
  13. 請求項1に記載の方法であって、シリコンカーバイド膜は300℃から400℃の基板温度で形成される、ところの方法。
  14. 請求項1に記載の方法であって、シリコンカーバイド膜の厚さが3nmから10nmに達したとき、シリコンカーバイド膜の蒸着が停止される、ところの方法。
  15. 請求項1に記載の方法であって、炭素含有シリコン酸化膜の厚さが30nmから70nmに達したとき、炭素含有シリコン酸化膜の蒸着が停止される、ところの方法。
  16. 請求項1に記載の方法であって、シリコンカーバイド膜を蒸着する工程及び炭素含有シリコン酸化膜を蒸着する工程は、低比誘電率層が基板上に形成されるところの反応チャンバ内で実行される、ところの方法。
  17. 請求項1に記載の方法であって、シリコンカーバイド膜を蒸着する工程及び炭素含有シリコン酸化膜を蒸着する工程は、低比誘電率層が基板上に形成されるところの反応チャンバに近接した反応チャンバ内で実行される、ところの方法。
  18. 請求項1に記載の方法であって、膜はエッチストップ層である、ところの方法。
  19. 請求項1に記載の方法であって、膜はハードマスクである、ところの方法。
  20. Cu層と接触する膜を含む層間構造を半導体基板上に製造するための方法であって、
    (i)複数の層を半導体基板上に形成する工程と、
    (ii)エッチングにより複数の層を層間結合するための孔を形成する工程と、
    (iii)孔の中にCuを蒸着する工程と、
    (iv)複数の層の頂面から余分のCuを除去する工程と、
    (v)プラズマ反応により複数の層の頂面にシリコンカーバイド膜を蒸着する工程であって、Cuが当該シリコンカーバイド膜によって覆われるところの工程と、
    (vi)プラズマ反応によりシリコンカーバイド膜の頂面に炭素含有シリコン酸化膜を蒸着する工程と、
    から成る方法。
  21. 請求項20に記載の方法であって、複数の層は、基板上に連続して形成された下部エッチストップ層、低比誘電率層及び上部エッチストップ層から成り、工程(ii)において上部エッチストップ層の頂面にレジストを形成し該レジストを使って複数の層をエッチングすることでビアホールを形成することにより孔が生成され、工程(iv)においてレジスト及び上部エッチストップ層は余分のCuを除去する際に除去される、ところの方法。
  22. 請求項20に記載の方法であって、複数の層は、基板上に連続して形成された下部エッチストップ層、下部低比誘電率層、中間エッチストップ層、上部低比誘電率層及び上部エッチストップ層から成り、工程(ii)において上部エッチストップ層の頂面にレジストを形成し該レジストを使って複数の層をエッチングすることでビアホール及びトレンチを形成することにより孔が生成され、工程(iv)においてレジスト及び上部エッチストップ層は余分のCuを除去する際に除去される、ところの方法。
  23. 請求項20に記載の方法であって、工程(i)の前に基板上に低比誘電率層が形成され、複数の層が当該低比誘電率層の頂面に形成される、ところの方法。
  24. 請求項20に記載の方法であって、工程(i)から(iv)は少なくとも1回繰り返される、ところの方法。
JP2004018431A 2003-01-27 2004-01-27 半導体基板上にCu層と接触する膜を形成するための方法 Expired - Lifetime JP4743470B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US352357 1994-12-09
US10/352,357 US7091133B2 (en) 2003-01-27 2003-01-27 Two-step formation of etch stop layer

Publications (2)

Publication Number Publication Date
JP2004235637A true JP2004235637A (ja) 2004-08-19
JP4743470B2 JP4743470B2 (ja) 2011-08-10

Family

ID=32735951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004018431A Expired - Lifetime JP4743470B2 (ja) 2003-01-27 2004-01-27 半導体基板上にCu層と接触する膜を形成するための方法

Country Status (2)

Country Link
US (1) US7091133B2 (ja)
JP (1) JP4743470B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002556A (ja) * 2019-06-20 2021-01-07 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、およびプログラム

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940173B2 (en) * 2003-01-29 2005-09-06 International Business Machines Corporation Interconnect structures incorporating low-k dielectric barrier films
US7067437B2 (en) * 2003-09-12 2006-06-27 International Business Machines Corporation Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
US20050100682A1 (en) * 2003-11-06 2005-05-12 Tokyo Electron Limited Method for depositing materials on a substrate
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
US7919862B2 (en) 2006-05-08 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US7956465B2 (en) * 2006-05-08 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US8292698B1 (en) * 2007-03-30 2012-10-23 Lam Research Corporation On-line chamber cleaning using dry ice blasting
US8242016B2 (en) 2007-05-14 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for reducing copper line resistivity
US7833893B2 (en) * 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
KR20110014996A (ko) * 2008-05-08 2011-02-14 바스프 에스이 탄화규소 층을 포함하는 층상 구조물, 이의 제조 방법 및 용도
US20100104770A1 (en) * 2008-10-27 2010-04-29 Asm Japan K.K. Two-step formation of hydrocarbon-based polymer film
US20100252930A1 (en) * 2009-04-01 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Improving Performance of Etch Stop Layer
US8889235B2 (en) * 2009-05-13 2014-11-18 Air Products And Chemicals, Inc. Dielectric barrier deposition using nitrogen containing precursor
US10319872B2 (en) * 2012-05-10 2019-06-11 International Business Machines Corporation Cost-efficient high power PECVD deposition for solar cells
US9425093B2 (en) * 2014-12-05 2016-08-23 Tokyo Electron Limited Copper wiring forming method, film forming system, and storage medium
US10032674B2 (en) * 2015-12-07 2018-07-24 International Business Machines Corporation Middle of the line subtractive self-aligned contacts

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210627A (ja) * 1999-11-16 2001-08-03 Matsushita Electric Ind Co Ltd エッチング方法、半導体装置及びその製造方法
JP2002198317A (ja) * 2000-09-12 2002-07-12 Applied Materials Inc 炭化ケイ素層のデュアル周波数プラズマ励起化学気相成長
JP2002203899A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 銅相互接続構造の形成方法
JP2002526916A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド ダマシン用途の低κシリコンカーバイドバリア層、エッチストップ及び反射防止被膜のインシチュウ堆積
US6455417B1 (en) * 2001-07-05 2002-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming damascene structure employing bi-layer carbon doped silicon nitride/carbon doped silicon oxide etch stop layer
JP2004158832A (ja) * 2002-10-17 2004-06-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2004221275A (ja) * 2003-01-14 2004-08-05 Nec Electronics Corp 有機絶縁膜及びその製造方法及び有機絶縁膜を用いた半導体装置及びその製造方法。

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6004885A (en) * 1991-12-26 1999-12-21 Canon Kabushiki Kaisha Thin film formation on semiconductor wafer
US5900064A (en) * 1997-05-01 1999-05-04 Applied Materials, Inc. Plasma process chamber
US6500357B1 (en) * 1999-12-28 2002-12-31 Applied Materials Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6376353B1 (en) * 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
US6767836B2 (en) * 2002-09-04 2004-07-27 Asm Japan K.K. Method of cleaning a CVD reaction chamber using an active oxygen species
US6645851B1 (en) * 2002-09-17 2003-11-11 Taiwan Semiconductor Manufacturing Company Method of forming planarized coatings on contact hole patterns of various duty ratios

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002526916A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド ダマシン用途の低κシリコンカーバイドバリア層、エッチストップ及び反射防止被膜のインシチュウ堆積
JP2001210627A (ja) * 1999-11-16 2001-08-03 Matsushita Electric Ind Co Ltd エッチング方法、半導体装置及びその製造方法
JP2002198317A (ja) * 2000-09-12 2002-07-12 Applied Materials Inc 炭化ケイ素層のデュアル周波数プラズマ励起化学気相成長
JP2002203899A (ja) * 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 銅相互接続構造の形成方法
US6455417B1 (en) * 2001-07-05 2002-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming damascene structure employing bi-layer carbon doped silicon nitride/carbon doped silicon oxide etch stop layer
JP2004158832A (ja) * 2002-10-17 2004-06-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2004221275A (ja) * 2003-01-14 2004-08-05 Nec Electronics Corp 有機絶縁膜及びその製造方法及び有機絶縁膜を用いた半導体装置及びその製造方法。

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002556A (ja) * 2019-06-20 2021-01-07 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、およびプログラム

Also Published As

Publication number Publication date
JP4743470B2 (ja) 2011-08-10
US7091133B2 (en) 2006-08-15
US20040147115A1 (en) 2004-07-29

Similar Documents

Publication Publication Date Title
US7238393B2 (en) Method of forming silicon carbide films
US6991959B2 (en) Method of manufacturing silicon carbide film
JP4066332B2 (ja) シリコンカーバイド膜の製造方法
JP4743470B2 (ja) 半導体基板上にCu層と接触する膜を形成するための方法
KR100495896B1 (ko) 실리콘 카바이드 접착 프로모터 층을 이용하여 저유전상수플루오르화 비결정 탄소에 대한 실리콘 질화물의 접착을강화하는 방법
US6849561B1 (en) Method of forming low-k films
US7244672B2 (en) Selective etching of organosilicate films over silicon oxide stop etch layers
KR100283007B1 (ko) 저유전율 불소화 비정질 탄소 유전체 및 그 제조 방법
JP2630257B2 (ja) 半導体装置の製造方法
US20030148223A1 (en) Method of depositing low dielectric constant silicon carbide layers
US20080261405A1 (en) Hydrogen ashing enhanced with water vapor and diluent gas
US7138332B2 (en) Method of forming silicon carbide films
US6472333B2 (en) Silicon carbide cap layers for low dielectric constant silicon oxide layers
US6753258B1 (en) Integration scheme for dual damascene structure
JP2004153266A (ja) 積層構造体の形成方法及び絶縁膜の集積方法
JP5232455B2 (ja) デュアルダマシン用途における下面反射防止コーティング層の2ステップエッチング
JP4015510B2 (ja) 半導体集積回路の多層配線用層間絶縁膜及びその製造方法
JP2004363558A (ja) 半導体装置の製造方法およびプラズマエッチング装置のクリーニング方法
US20020142104A1 (en) Plasma treatment of organosilicate layers
US6958297B2 (en) Plasma etching methods
JP4034197B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061218

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080331

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110427

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110427

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4743470

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S802 Written request for registration of partial abandonment of right

Free format text: JAPANESE INTERMEDIATE CODE: R311802

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term