KR20040008093A - 동 페이스트 및 그것을 이용한 배선기판 - Google Patents

동 페이스트 및 그것을 이용한 배선기판 Download PDF

Info

Publication number
KR20040008093A
KR20040008093A KR1020030048691A KR20030048691A KR20040008093A KR 20040008093 A KR20040008093 A KR 20040008093A KR 1020030048691 A KR1020030048691 A KR 1020030048691A KR 20030048691 A KR20030048691 A KR 20030048691A KR 20040008093 A KR20040008093 A KR 20040008093A
Authority
KR
South Korea
Prior art keywords
wiring board
conductor layer
copper
parts
mass
Prior art date
Application number
KR1020030048691A
Other languages
English (en)
Inventor
스미히로시
미즈타니히데토시
사토마나부
Original Assignee
엔지케이 스파크 플러그 캄파니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔지케이 스파크 플러그 캄파니 리미티드 filed Critical 엔지케이 스파크 플러그 캄파니 리미티드
Publication of KR20040008093A publication Critical patent/KR20040008093A/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B1/00—Conductors or conductive bodies characterised by the conductive materials; Selection of materials as conductors
    • H01B1/20—Conductive material dispersed in non-conductive organic material
    • H01B1/22—Conductive material dispersed in non-conductive organic material the conductive material comprising metals or alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49883—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49163—Manufacturing circuit on or in base with sintering of base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Abstract

도체층에 동을 이용한 배선기판에 있어서 도체층의 도금성이나 납땜성이 양호하며, 배선기판을 가열해도 도체층의 부풀어 오름이나 박리 등이 발생하지 않고 방열부품이나 각종 회로부품을 접속하여 높은 신뢰성을 갖는 동페이스트와 그것을 이용한 배선기판을 제공하는 것을 목적으로 한다.
이를 해결하기 위한 수단으로 동분말과 유기히비클 Fe2O3입자를 함유하는 것을 특징으로 하는 동페이스트를 얻는다. 그리고 이 동페이스트를 세라믹 그린시트에 도포하여 소성하고, Fe원소를 함유하는 도체층을 형성하는 것을 특징으로 하는 배선기판을 얻는다.

Description

동 페이스트 및 그것을 이용한 배선기판{COPPER PASTE AND WIRING BOARD USING THE SAME}
본 발명은 세라믹 기판상에 회로를 형성하기 위해 인쇄하여 동시 소성되는 동(銅) 페이스트 및 그것을 이용한 배선기판에 관한 것으로 특히 납땜 등의 접합법에 의해 회로부품이 접속되는 배선기판에 이용하는 동페이스트 및 그것을 이용한배선기판에 관한 것이며, 이 배선기판은 LTCC(Low Temperature Co-fired Ceramics)로 제조되는 것이 바람직하다.
최근 배선기판은 정보통신의 고속화에 따라 GHz대 이상의 고주파 영역에서 사용되어 전송손실의 저감이 요구되고 있다. 이 때문에 배선기판은 비교적 낮은 유전율을 갖는 세라믹 기판상에 도체저항이 적고 저융점 금속인 은이나 동 등으로 이루어지는 도체층이 형성되고 있다. 특히 도체층은 회로의 고밀도화가 진행됨에 따라 마이그레이션의 방지를 도모하기 위해 동이 이용되고 도체층으로서 동이 인쇄된 세라믹 기판은 동의 산화를 억제하면서 전송 손실이 낮은 배선기판을 얻기 위해 습윤질소 분위기중(수증기와 질소가스의 혼합분위기중)에서 소성이 행해진다.
배선기판은 일반적으로 세라믹 원료분말과 유기바인더, 용매 등을 이용하여 제조한 슬러리(slurry)를 닥터 블레이드법 등의 시트성형으로 세라믹 그린시트를 성형하고, 이 세라믹 그린시트 상에 동페이스를 이용하여 배선패턴인쇄하여 건조시키며, 이어서 세라믹 그린시트를 수증기와 질소가스의 혼합분위기중에 있어서 수백 ℃의 온도로 탈바인더를 행하여 동페이스트 및 세라믹그린시트에 함유되는 유기성분을 제거하고, 대략 1000℃이상으로 승온하여 소성을 행함으로써 제작된다.
배선기판은 기기의 고밀도화 실장화 및 다기능화가 진행됨에 따라 트랜지스터, 다이오드 등의 반도체 소자나 방열부품, 단자 등, 여러 가지 회로부품이 탑재되므로 배선기판에 형성되는 도체층의 밀도강도에 더욱 높은 신뢰성이 요구된다.
특히 트랜지스터, 다이오드 등의 반도체 소자가 탑재된 배선기판은 반도체 소자가 입력신호에 의해 발열하여 온도가 상승하고, 반도체 소자의 특성을 열화시키거나 회로기판에 탑재한 다른 회로부품의 특성을 열화시키거나 하는 원인이 되므로 방열대책이 중요하다. 거기서 배선기판은 도체층을 통해 방열체가 접속되어 이용되는 경우가 많아 배선기판 상에 형성된 도체층에는 열부하에 대해 부풀어 오름이나 박리 등이 없는 밀도강도가 요구된다.
배선기판에 형성된 도체층의 부풀어 오름이나 박리를 방지하기 위한 대책으로서 JP-A-1-128488호(여기서 "JP-A"는 미심사 공개 일본 특허출원을 의미한다) 공보에 기재된 후막 동도체잉크를 동페이스트로서 이용하는 방법이 알려져 있다.
JP-A-1-128488호 공보에 기재된 후막 동도체잉크는 도체잉크안에 포함되는 유기비히클(vehicle)이 소성공정에 있어서 가스를 발생하여 도체층의 부풀어오름이나 박리를 일으키는 것에 착안하여, 동페이스트에 아연-칼슘알루미늄 규산염 유리 플리트(flit), 아연-마그네슘-바륨-알루미늄 규산염 유리 플리트 및 그것들의 혼합물로 선택된 실투성(失透性) 유리 플리트, 산화비스무트, 산화카드뮴 등, 특정의 산화물을 첨가시킴으로써 가스의 발생을 억제하여 도체층의 박리나 부풀어오름을 방지하고자 하는 것이다.
그러나 일본국 특개평 1-128488호 공보에 기재된 후막 동도체잉크는 배선기판에 도체층으로서 이용하면 유리 플리트를 첨가하고 있기 때문에 도체층의 표면에 유리가 떠 올라 잔류하여 납땜성이나 도금성을 손상시킨다는 문제점이 있고 또한 배선기판을 첨가하면 도체층의 부풀어오름이나 박리가 발생하므로 부풀어오름을 방지하는 대책이 불충분하다는 문제점이 있다.
본 발명은 상기 문제점을 해결하는 것으로 도체층에 동을 이용한 배선기판에 있어서 도체층의 도금성이나 납땜성이 양호하며, 배선기판을 가열해도 도체층의 부풀어오름이나 박리 등이 발생하지 않아 트랜지스터, 다이오드 등의 반도체 소자나 방열부품, 단자 등, 여러가지 회로부품을 접속하여 높은 신뢰성을 갖는 동페이스트와 그것을 이용한 배선기판을 제공하는 것을 목적으로 하는 것이다.
도 1은 본 발명이 적용된 실시예의 배선기판의 구성을 나타내는 단면도.
※도면의 주요부분에 대한 부호의 설명※
1: 배선기판2: 기판
3: 방열체4: 반도체 소자
6: 접속단자 7: 덮개체
8,9: 와이어 본딩 10,11: 도체층
12,13,14: 땜납재
이러한 목적을 달성하기 위해 본 발명의 제1구성특징에 따른 발명은 동분말과 유기비히클과 Fe2O3입자를 함유하는 것을 특징으로 하는 동페이스트이다.
유기 비히클량의 하한값은 정해져 있지 않으나 상기 동 페이스트가 동분말 100 질량부에 대해 20질량부 이상의 유기 비히클을 함유하는 것이 바람직하다. 또한 유기 비히클량의 상한값도 정해져 있지 않으나 동 페이스트가 동분말 100질량부에 대해 40질량부 이하의 유기 비히클을 함유하는 것이 바람직하다(더욱 바람직하게는 25질량부 이하이다.)
본 발명의 제1구성특징에 따른 동페이스는 Fe2O3입자를 함유하고 있기 때문에 이를 이용하여 비산화 분위기중에서 소성함으로써 배선기판과의 밀착강도가 뛰어난 도체층이 형성되고, 이 배선기판에 트랜지스터, 다이오드 등의 반도체 소자나 방열부품, 단자 등 여러가지 회로부품을 땜납이나 각종 저융점 합금등의 접합재를 이용하여 납땜 등의 접합법에 의해 가열하여 접속하여도 도체층의 부풀어오름이나 박리가 일어나지 않고 도체층의 밀착강도가 뛰어난 배선기판이 얻어진다.
동페이스트 안에 Fe2O3입자를 첨가함으로써 도체층의 밀착강도가 향상되는 이유는 다음과 같이 추측할 수 있다.
일반적으로 배선기판을 제작하는 소성공정에 있어서, 동금속과 저온소성 자기재료안의 액상성분과의 젖음이 좋지 않기 때문에 저온소성 자기재료와 동금속과의 밀착성은 좋지 않다고 알려져 있다. 일반적으로 산화동을 동페이스트에 첨가함으로써 저온소성 자기재료의 액상성분과의 젖음성을 향상시키고 동금속의 밀착성을 개선하고자 하는 방법이 알려져 있지만, 이 방법에 의해 얻어진 배선기판을 납땜 등의 접합공정으로 가열하면 도체층에 부풀어오름이 발생하게 되어 도체층과 배선기판과의 밀착성이 불충분하였다.
즉 동산화물을 첨가한 동페이스트를 이용하면 배선기판과 도체층과의 밀착면은 금속산화물이 존재하는 계면과 금속산화물이 존재하지 않는 계면이 서로 섞여 구성되고, 가열함으로써 금속산화물이 존재하지 않는 계면(밀착성에 떨어지는 계면)으로부터 부풀어오름이 발생하여 나타나는 것이라고 판단된다.
그래서 본 발명은 동페이스트에 Fe2O3입자를 첨가하여 배선기판과 도체층과의 밀착면 전역에 균일하게 금속산화물이 존재하는 계면을 구성하고, 도체층과 배선기판과의 밀착성을 향상시킨 것이다.
Fe2O3입자를 동페이스트에 첨가하여 소성공정으로 700℃보다 높은 온도로 이행하면 하기(식 1)의 화학반응이 나타난다.
2Cu + 3Fe2O3-> Cu2O + 2Fe3O4… (식 1)
즉 소성온도역에서 Fe2O3가 Cu의 산화제로서 작용하여 Cu전체를 약간만 산화시킨다고 판단된다.
이 때 Cu의 산화는 극히 미소한 양이지만 Cu전체가 균일하게 산화되므로 소성에 있어서 동과 저온소성 자기재료의 액상성분과의 젖음성이 전체에 걸쳐 향상되고, 국부적인 부풀어오름의 발생이 억제된다고 판단된다.
상기 Fe2O3는 Fe2O3를 주성분으로 하는 산화철입자이며, Fe2O3이외의 산화철(예를들면 Fe3O4나 FeO3등)이나 Fe금속이 포함되어 있어도 된다.
또 상기 Fe2O3의 평균입자 지름은 1㎛이하가 바람직하다. 그 이유는 Fe2O3의 평균입자지름이 1㎛를 넘으면 도체층안의 Fe의 분산에 불균일이 나타나 도체층의 부풀어오름의 억제효과가 저감되기 때문이다. Fe2O3의 평균입자지름은 특히 500㎚이하, 또한 100nm이하가 바람직하다. 그 이유는 소량의 Fe2O3입자의 첨가에서도 부풀어오름 억제효과가 나타나기 때문이다. Fe2O3의 평균입자지름의 하한값의 제한은 없으나 바람직한 것은 5nm이다.
또 상기 Fe2O3의 첨가량은 동 분말 100질량부에 대해 0.1질량부~10.0질량부의 범위가 바람직하다. 그 이유는 Fe2O3의 첨가량이 0.1질량부보다 적으면, 도체층의부풀어오름을 억제하는 효과 저감되고 Fe2O3의 첨가량이 10.0질량부보다 많으면 도체저항이 커지기 때문이다. Fe2O3의 첨가량은 특히 0.1~5.0질량부 또한 0.1~2.0질량부가 바람직하다. 그 이유는 도체저항을 증대시키지 않고 부풀어오름을 억제하는 최적인 범위이기 때문이다.
동분말은 평균입자지름이 0.5㎛~10㎛의 범위가 바람직하다. 그 이유는 동분말의 평균입자지름이 0.5㎛보다 작으면 동의 소결개시온도가 너무 낮아져 배선기판에 휨이나 꾸불거림이 발생하는 경우가 있고, 동분말의 평균입자지름이 10㎛보다 크면 배선기판에 미세한 배선패턴을 형성하는 것이 곤란하기 때문이다. 동분말의 평균입자지름은 또한 1~7㎛ 혹은 2~5㎛이 바람직하다. 그 이유는 꾸불거림 억제와 미세배선을 양립시키는 최적인 범위이기 때문이다. 이 때 동분말의 형상은 대략 구형상, 수지형상, 플레이크(flake)형상 중 어느 하나라도 사용할 수 있다.
유기 비히클은 유기고분자를 유기용제에 용해시킨 것으로 이 유기고분자는 에틸 셀룰로우스, 아크릴수지, 폴리메틸스티렌, 부티랄수지, PTFE, 알킬드수지, 폴리알킬렌 카보네이트 중 최소한 어느 하나를 이용하지만 특히 소성에 있어서 분해성이 향상되어 치밀하고 저저항의 도체층을 얻을 수 있기 때문에 아크릴수지가 바람직하며, 또한 폴리-n-부틸 메타크릴레이트, 폴리-2-에틸헥실 메타크릴레이트가 바람직하다.
유기용제는 테르피네올, 부틸카르비톨아세테이트, 부틸카르비톨,디부틸부타레이트 등의 고융점 용제를 사용하는 것이 바람직하다.
동페이스트는 가소제, 증점제, 레벨링제, 소포(消泡)제 등의 성분이 포함되어도 된다.
본 발명의 동 페이스트의 점도에는 제한이 없으나 30 포이즈(3 pa.sec) 이상, 5000 포이즈 이하가 바람직하며, 더욱 바람직한 것은 23℃에서 300 내지 1000 포이즈 범위이다.
바람직한 구성으로 동페이스트에, 평균입자지름 100nm이하의 세라믹입자를 포함할 수도 있다(본 발명의 제2구성특징).
제2구성특징에 따른 동페이스트는 도금성이나 동분말의 소결성을 향상시키기 위해 평균입자지름 100nm이하의 세라믹 입자를 포함하고 있기 때문에 도금성 및 납땜성이 좋으며 휘어짐이나 꾸불거림 등이 적은 배선기판이 얻어진다.
상기 세라믹입자는 평균입자지름이 100nm이하인 것이 바람직하다. 그 이유는 세라믹입자의 평균입자지름이 100nm을 넘으면 배선기판에 꾸불거림이 발생하기 쉬워지거나 도체층의 도금성이 손상된다. 세라믹입자의 평균입자지름은 특히 50nm이하, 또한 30nm이하가 바람직하다. 그 이유는 꾸불거림의 억제나 도금성을 나타내는 최적 범위이기 때문이다. 세라믹입자지름의 하한값에는 제한이 없지만 5nm이 바람직하다.
그리고 세라믹입자의 첨가량은 동분말 100질량부에 대해 0.1~5.0질량부의 범위로 첨가하는 것이 바람직하다. 그 이유는 세라믹입자의 첨가량이 0.1질량부보다 적으면 꾸불거림의 억제효과를 나타낼 수 없거나, 도체층의 도금성이 열화하거나 하여 세라믹 입자의 첨가량이 5.0질량부보다 많으면 동의 소결성이 손상되기 때문이다. 세라믹입자의 첨가량은 또한 0.1~1.0질량부의 범위로 첨가하는 것이 바람직하다. 그 이유는 꾸불거림의 억제나 도금성을 나타내는 최적 범위이기 때문이다.
상기 세라믹입자는 동의 소결성을 향상시키기 위해서는 유리질의 세라믹입자나 소결하여 유리화하는 재료로 선택할 수 있다. 특히 SiO2는 소량의 첨가에 의해 꾸불거림을 억제할 수 있고 도체층 표면의 유리가 들뜨는 것을 저감하므로 바람직하다.
본 발명에서 사용하는 소결후 유리화 세라믹입자는 소성되어 세라믹 그린시트에 함유된 유리로 용해되는 세라믹 입자이며, 그 예로는 결정 SiO2, B2O3와 같은 유리성형산화물, MgO, CaO, Na2O 및 K2O와 같은 알칼리 금속 및 알칼리 토금속 산화물을 들 수 있다.
또 세라믹입자의 표면은 친수성이 있는 것이 바람직하다. 그 이유는 소수(소수(疎水))처리를 한 것은 유기성분의 분해성이 나빠지거나 잔존탄소량이 늘어나는 원인이 되기 때문이다.
또 세라믹 미입자는 도체층의 도금성을 향상시키기 위해서는 세라믹 그린시트와 함께 소성하여 유리화하는 것은 아니고 또한 세라믹 그린시트를 구성하는 조성물이나 동페이스트안에 포함되는 첨가제와 반응하여 유리화하지 않는 세라믹 분말로부터 선택할 수 있다.
유리화 하지 않는 세라믹 분말은 예를들어 Al2O3, TiO2, CeO2, 뮬라이트 중최소한 한 종류를 포함한 것으로부터 선택되지만 특히 TiO2는 배선기판 중 꾸불거리는 양을 저감할 수 있어 도체층의 밀착강도도 한층 향상시키므로 바람직하다.
본 발명에서 사용하는 소성후 유리화하지 않는(비유리화) 세라믹분말은 세라믹 그린 시트나 동페이스트에 함유된 첨가제와 반응하여 유리화되지 않는 결정 세라믹을 의미한다.
유리화 하지 않는 세라믹 분말은 Al2O3, TiO2, CeO2, 뮬라이트 중 최소한 한 종류를 포함한 것으로부터 선택되며, 특히 구성물질은 세라믹 그린 시트 또는 동페이스트에 함유된 첨가제와 반응하지 않도록 개별적으로 살펴서 선택한다. 그 중에서 특히 TiO2는 배선기판 중 꾸불거리는 양을 저감할 수 있어 도체층의 밀착강도도 한층 향상시키므로 바람직하다.
동의 소결성을 향상시키기 위한 세라믹 입자와, 도체층의 도금성을 향상시키기 위한 세라믹 입자는 별개로 이용해도 되지만 양자의 장점을 균형있게 발휘시키기 위해 적량비로 혼합하여 이용해도 된다.
다음에 본 발명의 제3구성특징에 따른 발명은 제1 및 제2구성특징에 기재한 동페이스트를 세라믹기판에 도포하여 소성한 것을 특징으로 하는 배선기판이다.
제3구성특징의 배선기판에 의하면 배선기판을 가열해도 도체층의 부풀어오름이나 박리 등이 발생하지 않고 도체층의 도금성이나 납땜성 등도 양호하다는 작용효과를 얻을 수 있다.
본 발명의 제4구성특징에 따른 발명은 제3구성특징에 따른 배선기판의 도체층에 방열체, 접속단자, 덮개체, 회로부품 중 최소한 하나를 땜납재를 통해 접속한 것을 특징으로 하는 배선기판이다.
제4구성특징의 배선기판에 의하면 땜납재를 용융시켜 방열체, 접속단자, 덮개체나 회로부품을 접속해도 도체층의 박리나 부풀어오름이 일어나지 않으므로 방열부재나 실장용의 접속단자, 발열을 동반하는 전자부품(반도체 소자 등)을 밀봉하는 덮개체, 회로부품 등을 접속하는 배선기판에 있어서 높은 신뢰성을 얻을 수 있다.
방열체로서는 예를들어 히트 싱크(heat sink)나 써멀 비어(thermal via)등을 들 수 있다. 접속단자로서는 예를들어 핀단자나 리드단자나 플립칩단자, 랜드단자, 땜납볼 단자 등을 들 수 있다. 덮개체로서는 예를들어 판형상의 금속제 리드나 세라믹제 리드 등을 들 수 있다. 회로부품으로서는 예를들어 반도체 소자나 콘덴서, 인덕터, 레지스터 등의 전자부품 등을 들 수 있다.
금구접속에 이용되는 땜재는 땜납(Sn-Pb합금)이나 Au땜납, Ag땜납, Cu땜납 등의 각종 저융점 합금이 사용가능하다. 이 합금의 융점은 270℃~800℃인 것이 바람직하다. 270℃보다 낮으면 PCB실장시의 납땜으로 합금이 용융되어 버리고, 금구위치가 어긋나 버리기 때문이다. 800℃보다 높으면 배선기판에 사용하는 유리의 연화점에 다가가게 되어 배선기판이 변형되어 버리기 때문이다. 특히 융점이 300~600℃이고 또한 300~500℃의 합금이 바람직하다. 이들 융점의 합금은 취급이 용이하기 때문이다.
본 발명의 제5구성특징에 따른 발명은 배선기판에 Fe를 합유하는 Cu금속을이용하여 도체층을 형성하고, 이 도체층에 방열체, 접속단자, 덮개체, 회로부품 중 최소한 하나를 접합재를 통해 접속한 것을 특징으로 하는 배선기판이다.
제5구성특징의 배선기판에 의하면 납재를 용융시켜 방열체, 접속단자 덮개체나 회로부품을 접속해도 도체층의 박리나 부풀어오름이 발생하는 경우가 없기 때문에 방열부재나 실장용의 접속단자, 방열을 동반하는 전자부품(반도체 소자 등)을 밀봉하는 덮개체, 회로부품 등을 접속하는 배선기판에 있어서 높은 신뢰성을 얻을 수 있다. 금속부재를 본 발명의 배선기판에 접속할 경우 이 접속은 금속화에 의해 이루어질 수도 있다.
방열체, 접속단자, 덮개체, 회로부품 및 땜재에 대해서는 전술한 바와 같다.
본 발명의 제6구성특징에 기재한 발명은 제5구성특징에 기재한 배선기판에 있어서, 상기 도체층의 표면에 도금처리를 행한 것을 특징으로 한다.
제6구성특징의 배선기판에 의하면 도체층의 표면에 양호한 도금처리를 얻을 수 있고, 배선기판을 가열해도 도체층이나 도금 등의 부풀어오름이나 박리 등이 발생하는 경우가 없어, 트랜지스터, 다이오드 등의 반도체 소자나 방열부품, 단자 등 여러 가지 회로부품을 접속하여 높은 신뢰성을 갖는다.
(실시의 예 1)
다음에 실시예를 이용하여 본 발명에 대해 설명한다.
「세라믹 그린 시트의 제작」
우선 SiO2가 31.65질량부, B2O3가 12.05질량부, Al2O3가 2.85질량부, CaO가3.45질량부의 조성을 갖는 유리분말 50질량부와 알루미나 필라 50질량부를 혼합시켜 입자지름 2.5㎛의 혼합분말을 제작했다.
계속하여 혼합분말 100질량부에 대해 아크릴수지로 이루어지는 바인더 20질량부와 부탈산 디부틸로 이루어지는 가소제 10질량부, 적정량의 톨루엔·MEK 혼합용매를 가하여 슬러리를 제작했다.
이어서 상기 슬러리를 이용하여 닥터 블레이드법 등의 시트성형에 의해 두께 250㎛의 세라믹 그린시트를 성형했다. 이 세라믹 그린시트는 비교적 저온(여기서는 1000℃를 말함)에서 소성가능한 저온소성용의 그린시트이다.
「동페이스트의 제작」
이어서 평균입자지름이 2.8㎛의 동분 100질량부에 대해 비히클을 25질량부와 (표 1)에 나타낸 첨가제를 가하고 3개 롤밀로 혼합하여 동페이스트를 제작했다. 비히클은 테르피네올 70질량부에 폴리이소부틸 메타크릴레이트 30질량부를 용해하여 조정한 것을 이용했다.
동페이스트 조성첨가제의 종류와 첨가량(질량부) 밀착강도(kgf) 부풀어오름
실시예A F2O31.0질량부 SiO21.0질량부 없음 3.11 없음
실시예B F2O31.0질량부 SiO21.0질량부 TiO20.5질량부 4.31 없음
비교예A 없음 SiO21.0질량부 TiO20.5질량부 2.13 있음
비교예B CuO1.0질량부 SiO21.0질량부 TiO20.5질량부 3.98 있음
비교예C NiO1.0질량부 SiO21.0질량부 TiO20.5질량부 2.53 있음
(표 1)과 같이 본 발명의 실시예로서 실시예 A,B의 조성을 갖는 동페이스트를 제작함과 동시에 본 발명의 효과와 비교하기 위해 비교예 A~C의 조성을 갖는 동페이스트를 제작했다.
실시예 A는 동분말 100질량부에 대해 평균입자지름 21nm의 Fe2O3를 1.0질량부와, SiO2를 1.0질량부를 첨가한 동페이스트이다.
실시예 B는 동분말 100질량부에 대해 평균입자지름 21nm의 Fe2O3를 1.0질량부와, 12nm의 평균입자지름을 갖는 SiO21.0질량부와, 평균입자지름 21nm의 TiO20.5질량부를 첨가한 동페이스트이다.
비교예 A는 동분말 100질량부에 대해 12nm의 평균입자지름을 갖는 SiO21.0질량부와, 평균입자지름 21nm을 갖는 TiO20.5질량부를 첨가한 동페이스트이다.
비교예 B는 동분말 100질량부에 대해 평균입자지름 20nm의 CuO 1.0질량부와, 평균입자지름 12nm을 갖는 SiO21.0질량부와, 평균입자지름 21nm을 갖는 TiO20.5질량부를 첨가한 동페이스트이다.
비교예 C는 동분말 100질량부에 대해 평균입자지름 20nm의 NiO 1.0질량부와, 평균입자지름 12nm을 갖는 SiO21.0질량부와, 평균입자지름 21nm을 갖는 TiO20.5질량부를 첨가한 동페이스트이다.
「소성샘플의 제작」
이어서 세라믹 그린시트에 (표 1)에 나타낸 실시예 A,B, 비교예 A,B,C의 동페이스트를 인쇄하여 각각의 소성샘플을 제작했다.
우선 세라믹 그린시트를 세로 50mm X 가로 60mm의 치수로 재단하여 세라믹 그린시트조각으로 제작하고, 이 세라믹 그린시트편의 대략 중앙부에 세로 2mm X 가로 2mm X 두께 20㎛의 치수로 동페이스트를 인쇄한 시험편 A와, 상기 세라믹 그린시트조각의 대략 중앙부에 세로 15mm X 가로 15mm X 두께 20㎛의 치수로 동페이스트를 인쇄한 시험편 B를 제작했다.
이어서 상기 시험편 A를 1장과, 동페이스트의 인쇄하지 않은 그린시트 3장의 모두 4장을 적층하여 가압하고, 시험편 A의 인쇄면이 윗면에 나타난 적층체 A를 제작하며, 상기 시험편 B를 1장과, 동페이스트의 인쇄하지 않은 그린시트 3장의 모두 4장을 적층하여 가압하고, 시험편 B의 인쇄면이 윗면에 나타난 적층체 B를 제작했다.
이어서 상기 적층체, A,B를 수증기와 질소가스의 혼합분위기를 조성한 로내에서 노출하고, 850℃의 온도하에서 두어 동페이스트 및 세라믹 그린시트안에 함유하는 유기성분을 탈지하고, 계속하여 1000℃로 승온하여 2시간 동안 두어, 소성을 행함으로써 윗면에 도체층을 갖는 소성샘플 A,B를 제작했다.
소성샘플 A는 적층체 A를 소성한 것으로 후술의 밀착강도의 평가에 이용했다. 또 소성샘플 B는 적층체 B를 소성한 것으로 후술의 도체층의 부풀어오름의 평가에 이용했다.
「밀착강도의 평가」
다음에 상기 소성샘플 A의 도체층 윗면에 석(錫)도금한 지름 0.45mm의 침금을 납땜하고, 이 침금을 인장하여 소성샘플 A의 윗면에 대해 수직방향의 인장하중을 가하고, 도체층이 박리한 하중을 밀착강도로 하여 (표 1)에 나타냈다.
「도체층의 부풀어오름의 평가」
다음에 소성샘플 B의 도체층의 윗면에 전해도금법에 의해 두께 4㎛의 Ni도금을 행하고, 또한 그 Ni도금의 윗면에 전해도금법에 의해 두께 0.5㎛의 Au도금을 행하였다.
이어서 Au도금이 실시된 소성샘플을 390℃로 가열한 로 내에 수분간 설치하고, 그 후 도체층의 부풀어오름의 유무를 목시하여 확인하며, 그 결과를 (표 1)에 나타냈다.
(표 1)과 같이 본 발명의 실시예 A,B는 390℃로 가열해도 도체층의 부풀어오름이 없어 양호한 외관을 얻었다. 한편 비교예 A,B,C는 390℃로 가열함으로써 도체층의 부풀어오름이 발생했다.
비교예 A와 본 발명의 실시예 B를 비교하면 비교예 B에는 첨가물로서 Fe2O3가 첨가되지 않고 그 결과 가열에 의해 부풀어오름이 발생하는 것을 알 수 있다.
또 비교예 B와 본 발명의 실시예 B를 비교하면 비교예 B는 산화물로서 Fe2O3대신에 CuO가 첨가되고 있고 그 결과 밀착강도는 본 발명의 실시예 B와 대략 동등하지만 가열에 의해 부풀어오름이 발생한 것을 알 수 있다.
또 비교예 C와 본 발명의 실시예 B를 비교하면 비교예 B는 첨가물로서 Fe2O3대신에 NiO가 첨가되고 있고 그 결과 가열에 의해 부풀어오름이 발생하여 밀착강도도 낮은 것을 알 수 있다.
또 본 발명의 실시예 A와 B를 비교하면 첨가제로서 또한 TiO2를 첨가함으로써 한층 밀착강도가 향상되는 것을 알 수 있다.
(실시의 예 2)
실시예 1에서 제작한 세라믹 그린시트와 실시예 1의 실시예 B로 나타낸 조성을 갖는 동페이스트를 이용하여 배선기판을 제작했다.
도 1은 본 발명이 적용된 실시예의 배선기판의 구성을 나타내는 단면도이다.
도 1에 있어서 부호 1은 배선기판이고, 이 배선기판(1)은 여러개의 세라믹 그린시트를 적층하고 소성하여 형성된 세라믹 기판(2)과, 이 세라믹 기판(2)의 밑면에 땜납재(12)를 통해 접합된 방열체(3)와, 세라믹 기판(2)의 구멍에 삽입되어 방열체(3)윗면에 설치된 반도체 소자(4)와, 이 반도체(4)를 피복하도록 세라믹기판(2)의 구멍을 차폐하고, 도체층(10)에 땜납재(13)를 통해 접속된덮개체(7)와, 세라믹 기판(2) 윗면의 도체층(10)에 땜납재(14)를 통해 접속된 접속단자(6)로 구성된다.
상기 세라믹 기판(2)은 실시예 B의 동페이스트를 세라믹 그린시트에 인쇄하여 건조하고, 이를 여러장마다 적층하여 적층체로 하며, 850℃의 습윤질화분위기중에서 탈지한 후 1000℃에서 2시간 소성하여 제작된다. 또 세라믹 그린시트를 적층할 때 마다 여러개의 세라믹 그린시트의 배선회로를 서로 접속하기 위해 도체층(11)으로 접속이 행해지고 있다.
도체층(10)은 세라믹 기판(2)의 표면에 노출한 부분에 무전해 도금법에 의해 두께 4㎛의 Ni도금이 행해지고, 또한 그 Ni도금의 윗면에 무전해 도금법에 의해 두께 0.5㎛의 Au도금이 행해지고 있다.
방열체(3)는 동과 텅스텐과의 합금에 Ni-Au도금이 실시되는 것에 의해 형성되고, 세라믹 기판(2)의 안쪽면의 Ni-Au도금이 실시된 도체층에 납땜에 의해 접합되고 있다. 이 때 납땜은 금과 게르마늄과의 합금으로 이루어지는 땜납재(12)를 이용하여 대략 390℃로 가열하여 행해지고 있다.
반도체 소자(4)는 밑면을 방열체(3)의 윗면에 접착하고 반도체 소자(4)의 윗면에 형성한 단자(도시하지 않음)가 와이어 본딩(8)(9)에 의해 세라믹 기판(2)의 Ni-Au도금이 실시된 도체층(10)과 접속되고 있다.
덮개체(7)는 Ni와 Co와 Fe와의 합금에 Ni-Au도금이 실시되는 것에 의해 형성되고, 세라믹 기판(2)의 윗면의 Ni-Au도금이 실시된 도체층(10)에 납땜에 의해 접합되고 있다. 이 때 납땜은 금과 게르마늄과의 합금으로 이루어지는 땜납재(13)를이용하고 대략 390℃로 가열하여 행해지고 있다.
접속단자(6)는 동과 Fe의 합금에 Ni-Au도금이 실시된 것에 의해 형성되고, 세라믹 기판(2)의 윗면의 Ni-Au도금이 실시된 도체층(10)에 납땜에 의해 접합되고 있다. 이 때 납땜은 금과 게르마늄과의 합금으로 이루어지는 땜납재(14)를 이용하여 대략 390℃로 가열하여 행해지고 있다.
상기의 구성을 갖는 본 발명의 실시예의 동페이스트 및 그것을 이용한 배선기판의 작용효과를 다음에 기재한다.
본 발명의 실시예에 의한 동페이스트에 의하면 배선기판(1)에 있어서 세라믹 기판(2)과 도체층(10)과의 밀착강도가 뛰어나고 이 배선기판(1)에 파워트랜지스터, 다이오드 등의 반도체 소자(4)나 방열체(3), 접속단자(6) 등을 납땜에 의해 가열하여 접속해도 도체층(10)의 부풀어 오름이나 박리가 일어나지 않아 신뢰성이 뛰어난 배선기판을 얻을 수 있다.
또 본 발명의 실시예에 의한 동페이스트에 의하면 동의 소결성이 한층 향상되고, 도금성 및 납땜성이 좋아 휘어짐이나 꾸불거림이 적은 배선기판을 얻을 수 있다.
본 발명의 실시예에 의한 배선기판(1)에 의하면 도체층(10)의 도금성이나 납땜성이 양호하여, 배선기판(1)을 가열해도 도금의 부풀어오름이나 박리 등이 발생하지 않으므로 고밀도 실장에 뛰어난 배선기판을 얻을 수 있다.
또 본 발명의 실시예에 의한 배선기판(1)에 의하면 땜납재 (12~14)를 용융시켜 방열체(3)나 덮개체(7), 접속단자(6) 등을 접속해도 도체층(10)의 박리나 부풀어오름이 일어나는 경우가 없기 때문에 특히 방열체나 회로부품 간의 접속단자, 발열을 동반하는 반도체 소자 등을 탑재하는 배선기판에 있어서 높은 신뢰성을 얻을 수 있다.
또한 본 발명의 실시예에 있어서 도체층(10)의 윗면에 Ni 및 Au를 도금하고, 이 Au도금면에 방열체(3), 접속단자(6), 덮개체(7) 등을, 땜납재 (12~14)를 통해 접속했지만 Ni 및 Au도금 대신에 저저항을 갖는 다른 금속을 도금해도 된다. 또 본 발명은 Au도금처리를 행한 것에 한정되는 것은 아니고, 도금처리를 하지 않고 확실하게 납땜할 수 있을 때는 도금처리를 생략해도 된다.
또 본 발명의 실시예에 있어서 땜납재로서 금과 게르마늄과의 합금을 이용했지만 납땜이나 동합금 등을 이용해도 된다.
본 출원은 2002년 7월 17일자 출원된 일본특허출원 제2002-208320호를 기초로 하는 출원이다.

Claims (9)

  1. Fe와 Cu를 포함하는 도체층을 구비하는 배선기판으로서,
    방열체, 접속단자, 덮개체, 회로부품 중 최소한 하나를 접합재를 통해 상기 도체층에 접속한 것을 특징으로 하는 배선기판.
  2. 제 1항에 있어서,
    상기 배선기판은 상기 도체층의 표면에 도금처리를 행한 것을 특징으로 하는 배선기판.
  3. 제 1항에 있어서,
    동(銅)분말, 유기 비히클(vehicle) 및 Fe2O3입자를 포함하는 동 페이스트를 도체층으로 하여 세라믹 그린 시트에 도포하여 소성한 것을 특징으로 하는 배선기판.
  4. 제 3항에 있어서,
    상기 동 페이스트는 동분말 100질량부에 대해 유기 비히클 20질량부 이상을 함유하는 것을 특징으로 하는 배선기판.
  5. 제 3항에 있어서,
    상기 동 페이스트는 평균입자지름 100nm이하의 세라믹입자를 포함하는 것을 특징으로 하는 배선기판.
  6. 제3항에 있어서,
    세라믹 그린 시트에 동 페이스트를 코팅하는 단계와;
    650℃ 내지 900℃의 습윤 질소분위기에 상기 코팅된 시트를 노출시켜 유기성분을 제거하는 단계와;
    노출후 850℃ 내지 1050℃에서 시트를 소성하는 단계를; 포함하는 방법으로 제조되는 배선기판.
  7. 동분말과 유기 비히클과 Fe2O3입자를 함유하는 것을 특징으로 하는 동 페이스트.
  8. 제 7항에 있어서,
    상기 동 페이스트는 동분말 100질량부에 대해 유기 비히클 20질량부 이상을 함유하는 것을 특징으로 하는 동 페이스트.
  9. 제 7항에 있어서,
    상기 동 페이스트는 평균입자지름 100nm이하의 세라믹입자를 포함하는 것을 특징으로 하는 동페이스트.
KR1020030048691A 2002-07-17 2003-07-16 동 페이스트 및 그것을 이용한 배선기판 KR20040008093A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00208320 2002-07-17
JP2002208320 2002-07-17

Publications (1)

Publication Number Publication Date
KR20040008093A true KR20040008093A (ko) 2004-01-28

Family

ID=29997172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030048691A KR20040008093A (ko) 2002-07-17 2003-07-16 동 페이스트 및 그것을 이용한 배선기판

Country Status (3)

Country Link
US (1) US7291789B2 (ko)
EP (1) EP1385204B1 (ko)
KR (1) KR20040008093A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262498B2 (en) * 2004-10-19 2007-08-28 Hewlett-Packard Development Company, L.P. Assembly with a ring and bonding pads formed of a same material on a substrate
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
US11006521B2 (en) * 2017-02-23 2021-05-11 Kyocera Corporation Wiring base plate, electronic device package, and electronic device
US10321555B1 (en) * 2018-09-04 2019-06-11 Raytheon Company Printed circuit board based RF circuit module
CN115831880A (zh) * 2023-02-13 2023-03-21 成都华兴大地科技有限公司 新型芯片集成封装结构

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4070518A (en) * 1976-10-15 1978-01-24 E. I. Du Pont De Nemours And Company Copper metallizations
US4234367A (en) 1979-03-23 1980-11-18 International Business Machines Corporation Method of making multilayered glass-ceramic structures having an internal distribution of copper-based conductors
JP2568075B2 (ja) * 1986-11-20 1996-12-25 旭硝子株式会社 導体用組成物
JPS63174203A (ja) 1987-01-13 1988-07-18 富士通株式会社 導電性ペ−スト
US4816615A (en) 1987-08-20 1989-03-28 General Electric Company Thick film copper conductor inks
US4880567A (en) 1987-08-20 1989-11-14 General Electric Company Thick film copper conductor inks
JPH02204904A (ja) 1989-02-03 1990-08-14 Asahi Glass Co Ltd 導体ペースト及びセラミックス基板
JPH0581922A (ja) 1991-05-10 1993-04-02 Asahi Glass Co Ltd 導体ペースト組成物及びセラミツクス多層基板
JP2578273B2 (ja) 1991-08-22 1997-02-05 第一工業製薬株式会社 多層電極基板の製造方法
JPH05243700A (ja) 1992-03-03 1993-09-21 Fujitsu Ltd 多層セラミック回路基板の製造方法
US5336444A (en) 1992-05-29 1994-08-09 International Business Machines Corporation Ceramic via composition, multilayer ceramic circuit containing same, and process for using same
US5439852A (en) 1994-08-01 1995-08-08 E. I. Du Pont De Nemours And Company Cadmium-free and lead-free thick film conductor composition
DE69531980T2 (de) 1994-08-23 2004-07-29 At & T Corp. Metallisierung von keramischen Materialien durch Auftrag einer haftenden reduzierbaren Schicht
JP3152854B2 (ja) 1994-11-24 2001-04-03 京セラ株式会社 多層配線基板
DE19514018C1 (de) 1995-04-13 1996-11-28 Hoechst Ceram Tec Ag Verfahren zur Herstellung eines metallbeschichteten, metallisierten Substrats aus Aluminiumnitridkeramik und damit erhaltenes metallbeschichtetes Substrat
US5976628A (en) 1995-12-08 1999-11-02 Mitsuboshi Belting Ltd. Copper conductor paste and production method of copper conductor film
JP3517062B2 (ja) 1996-09-20 2004-04-05 京セラ株式会社 銅メタライズ組成物及びそれを用いたガラスセラミック配線基板
JP3173410B2 (ja) * 1997-03-14 2001-06-04 松下電器産業株式会社 パッケージ基板およびその製造方法
US6193910B1 (en) * 1997-11-11 2001-02-27 Ngk Spark Plug Co., Ltd. Paste for through-hole filling and printed wiring board using the same
JPH11284296A (ja) 1998-01-29 1999-10-15 Kyocera Corp 配線基板
JP2000067646A (ja) * 1998-06-12 2000-03-03 Matsushita Electric Ind Co Ltd 導電性ペ―スト
JP2000276945A (ja) 1999-03-25 2000-10-06 Murata Mfg Co Ltd 導体ペースト及びそれを用いた回路基板
US6632512B1 (en) * 1999-11-10 2003-10-14 Ibiden Co., Ltd. Ceramic substrate
US6217989B1 (en) * 1999-12-10 2001-04-17 International Business Machines Corporation Conductive line features for enhanced reliability of multi-layer ceramic substrates
KR100779770B1 (ko) * 2002-07-17 2007-11-27 엔지케이 스파크 플러그 캄파니 리미티드 동 페이스트 및 그것을 이용한 배선기판

Also Published As

Publication number Publication date
EP1385204A2 (en) 2004-01-28
US20050051356A1 (en) 2005-03-10
EP1385204B1 (en) 2011-12-28
US7291789B2 (en) 2007-11-06
EP1385204A3 (en) 2006-01-25

Similar Documents

Publication Publication Date Title
KR100791208B1 (ko) 마이크로파 어플리케이션에서의 ｌｔｃｃ 테이프를 위한후막 전도체 페이스트 조성물
US5033666A (en) Process for brazing metallized components to ceramic substrates
JP3528037B2 (ja) ガラスセラミック基板の製造方法
US20100200283A1 (en) Insulation paste for a metal core substrate and electronic device
US5062891A (en) Metallic inks for co-sintering process
JP3517062B2 (ja) 銅メタライズ組成物及びそれを用いたガラスセラミック配線基板
KR100744855B1 (ko) 높은 열적 사이클 전도체 시스템
KR20040008093A (ko) 동 페이스트 및 그것을 이용한 배선기판
JP3538549B2 (ja) 配線基板およびその製造方法
JP4544837B2 (ja) セラミック配線基板用銅ペースト、セラミック配線基板及びセラミック配線基板の製造方法
KR20040008094A (ko) 동 페이스트, 이것을 이용한 배선기판 및 배선기판의제조방법
JPH11186727A (ja) 配線基板およびその製造方法
JPH11284296A (ja) 配線基板
JP2001185838A (ja) セラミック配線基板
JP2002084051A (ja) 銅メタライズ組成物、低温焼結セラミック配線基板、及びその製造方法
JPH01201090A (ja) セラミック用メタライズ組成物
JP3643264B2 (ja) 導体ペーストおよびこれを用いた配線基板
JPH10256730A (ja) 多層セラミック基板
JP3652184B2 (ja) 導体ペースト、ガラスセラミック配線基板並びにその製法
JP4762564B2 (ja) 導体組成物及びこれを用いた配線基板とその製造方法
JP4632472B2 (ja) 銅導体組成物及びこれを用いた配線基板
JP2002234781A (ja) 銅メタライズ組成物ならびにそれを用いたセラミック配線基板およびその製造方法
JP2002111228A (ja) 多層配線基板およびその製造方法
JP2005064436A (ja) ガラスセラミック配線基板
JP2002128581A (ja) 銅メタライズ組成物ならびにそれを用いたセラミック配線基板およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application