KR20040001481A - 반도체 소자의 층간절연막 형성 방법 - Google Patents

반도체 소자의 층간절연막 형성 방법 Download PDF

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Abstract

본 발명은 비트라인을 포함한 반도체 기판 상에 비트라인 사이의 기판의 노출된 부분을 매립시키는 층간절연막을 형성하는 데 있어서, 매립 마진을 확보할 수 있는 반도체 소잗의 층간절연막 형성 방법에 관해 개시한 것으로서, 베리어막, 텅스텐막 및 하드 마스크의 3중 구조를 가진 비트라인 및 비트라인 사이의 부분을 노출시키는 개구부를 구비한 반도체 기판을 제공하는 단계와, 기판 상에 SOG 방식에 의해 제 1층간절연막을 코팅하고 1차 베이킹 공정을 실시하여 개구부를 1차 매립시키어 비트라인과 개구부 간의 단차를 줄이는 단계와, 결과물 전면에 어닐 공정을 실시하여 제 1층간절연막을 치밀화하는 단계와, 어닐 공정이 완료된 기판 전면에 제 2층간절연막을 증착하여 1차 매립된 개구부를 2차 매립시키어 단차를 없애는 단계를 포함한다.

Description

반도체 소자의 층간절연막 형성 방법{METHOD FORMING INTERLAYER DIELECTRIC OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 비트라인을 포함한 반도체 기판 상에 상기 비트라인 사이의 기판의 노출된 부분을 매립시키는 층간절연막을 형성하는 데 있어서, 매립 마진을 확보할 수 있는 반도체 소자의 층간절연막 형성 방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체 소자가 미세화되고 고집적화됨에 따라 층간 구조의 콘택홀 폭에 대한 높이의 비(즉, 종횡비)가 증가하게 된다. 따라서, 상기 종횡비가 큰 콘택홀을 매립하는 데 있어서 스텝커버리지가 우수한 화학기상증착(Chemical Vapor Deposition:이하, CVD라 칭함) 및 고밀도 플라즈마 화학기상증착(High Density Plasma chemical vapor deposition: 이하, HDP라 칭함) 공정이 적용되었다. 그러나, 상기 HDP 공정을 진행하더라도 공극이 발생하게 되며 상기 공극에 의해 이 후의 스토리지 노드 콘택(storge node contact) 공정에서 도전 플러그의 브릿지(bridge)가 유발되어 반도체 소자의 열화 등의 소자 불량을 초래하는 문제점이 있다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 콘택홀 매립 시 공극이 발생되는 것을 방지하여 스토리지 노드 콘택 공정에서 도전 플러그의 브릿지 및 상기 브릿지에 의한 소자 불량을 방지할 수 있는 반도체 소자의 층간절연막 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 층간절연막 형성 방법을 설명하기 위한 공정단면도이다.
도면의 주요부분에 대한 부호의 설명
10. 반도체기판 12. 제 1층간절연막
14. 베리어막 16. 텅스텐막
18. 하드마스크막 20. 비트라인
22. 절연 스페이서 24,26. 개구부
30,31. 제 2층간절연막 32. 제 3층간절연막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 층간절연막 형성 방법은 베리어막, 텅스텐막 및 하드 마스크의 3중 구조를 가진 비트라인 및 비트라인 사이의 부분을 노출시키는 개구부를 구비한 반도체 기판을 제공하는 단계와, 기판 상에 SOG 방식에 의해 제 1층간절연막을 증착하고 1차 베이킹 공정을 실시하여 개구부를 1차 매립시키어 비트라인과 개구부 간의 단차를 줄이는 단계와, 결과물 전면에 어닐 공정을 실시하여 제 1층간절연막을 치밀화하는 단계와, 어닐 공정이 완료된 기판 전면에 제 2층간절연막을 증착하여 1차 매립된 개구부를 2차 매립시키어 단차를 없애는 단계를 포함한 것을 특징으로 한다.
상기 제 1층간절연막은 300∼3000Å 두께로, 제 2층간절연막은 1000∼5000Å 두께로 형성하는 것이 바람직하다. 한편, 상기 베이킹 공정은 50∼350℃ 온도에서 2∼4시간 동안 진행하며, 상기 어닐 공정은 300∼700℃ 온도에서 진행하는 것이 바람직하다.
또한, 상기 어닐 공정은 N2및 O2중 어느 하나의 분위기 하에서 10∼90분간 진행하는 것이 바람직하다.
바람직하게는, 상기 개구부를 1차 매립시키는 단계에서, 상기 개구부의 종횡비가 0.5∼3.0되는 시점까지 상기 제 1층간절연막을 코팅한다.
바람직하게는, 상기 개구부를 1차 매립시킨 다음, 상기 비트라인의 하드 마스크 위에 형성된 제 1층간절연막을 제거하는 단계를 추가한다.
바람직하게는, 상기 비트라인의 하드 마스크 위에 형성된 제 1층간절연막을 제거하는 공정은 MERIE를 이용한다.
바람직하게는, 상기 제 2층간절연막은 상압화학기상증착, 저압화학기상증착 , 플라즈마 화학기상증착 및 고밀도 플라즈마 화학기상증착 중 어느 하나를 이용하여 형성한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 반도체 소자의 층간절연막 형성 방법은, 도 1a에 도시된 바와 같이, 먼저, 제 1층간절연막(12)을 포함한 반도체기판(10) 상에 비트라인(20)을 형성한다. 이때, 상기 비트라인은 확산방지막(14)으로서의 역할을 하는 Ti/TiN막, 텅스텐막(16) 및 하드 마스크(18)로서의 역할을 하는 제 1실리콘 질화막이 차례로 적층된 구조를 가진다. 이어, 상기 비트라인(20)을 포함한 제 1층간절연막(12) 상에 제 2실리콘 질화막(미도시)을 증착하고 에치백 공정을 진행하여 비트라인(20) 측면에 절연 스페이서(22)를 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 구조의 기판에 SOG 방법으로 HSQ막을 300∼3000Å 두께로 코팅하여 제 2층간절연막(30)을 형성한 후, 상기 비트라인(20)의 하드 마스크(18) 위에 형성된 제 1절연막을 MERIE(Magnetic Enhanced Reactive Ion Etch)방식을 이용하여 제거한다. 계속해서, 상기 제 1층간절연막(30)을 포함한 기판 전면에 베이킹 공정(미도시)을 실시하여 비트라인(20) 사이의 공간(이하, 개구부라 칭함)(24)을 일부 1차로 매립시킨다. 이때, 상기 베이킹 공정은 50∼350℃ 온도에서 2∼4시간 동안 진행한다. 또한, 상기 개구부(24)를 1차 매립시키는 제 1층간절연막(30) 코팅 공정은, 상기 개구부의 종횡비가 0.5∼3.0되는 시점까지 진행한다. 한편, 상기 제 1층간절연막(30)은 흐름성이 좋기 때문에 하드 마스크(18)의 윗부분에는 거의 잔류되지 않고 대부분 개구부(24)로 유입된다.
이 후, 상기 제 1층간절연막(30)에 300∼700℃ 온도에서 어닐 공정(40)을 실시함으로서 유기물의 분해 및 탈착 과정을 거쳐 제 1층간절연막을 치밀화한다. 이때, 상기 어닐 공정(40)은 N2및 O2중 어느 하나의 분위기 하에서 10∼90분간 진행한다.
이어서, 도 1c에 도시된 바와 같이, 상기 어닐 공정이 완료된 제 1층간절연막(31) 상에 HDP 방법에 의해 제 3층간절연막(32)을 형성하여 개구부(24)를 2차로 매립시킨다. 이때, 상기 제 3층간절연막(32)은 1000∼5000Å 두께로 형성한다.
한편, 상기 1차 매립된 개구부(26)의 종횡비는 최초 상태의 개구부(24)의 그것에 비해서 매우 낮기 때문에, 제 3층간절연막(32)으로 HDP 방법 외에도 상압화학기상증착(Atmosphere Pressure CVD), 저압화학기상증착(Low Pressure CVD) 및 플라즈마 화학기상증착(Plasma CVD)등의 통상적인 CVD 방법에 의해 개구부(26) 매립이 가능하다.
따라서, 본 발명에서는 HDP 방법 외에도 통상적인 CVD방법에 의해서도 공극이 없는 홈매립을 실시하여 매립 마진을 확보할 수 있다. 뿐만 아니라 1차 홈매립에 사용된 제 1절연막(HSQ막)은 스토리지 노드 콘택 공정 시 식각 공정이 수월하기 때문에 더 넓은 콘택 면적을 확보할 수 있으며, 따라서, 콘택 저항에 있어서의 마진 확보에도 유리하다.
이상에서와 같이, 본 발명은 콘택홀 매립을 SOG 방법을 이용하여 종횡비를낮춤으로써, 콘택홀 매립에 큰 마진을 확보할 수 있으며, 비트라인 이 후 스토리지 노드 공정에서 식각을 용이하게 하여 콘택면적 확보를 용이하게 하여 콘택 저항에 있어서도 마진 확보가 가능하다.
이에 따라, 본 발명은 공극 발생 및 콘택 저항에 의한 반도체 소자의 열화 및 불량을 방지함으로서 수율 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

  1. 베리어막, 텅스텐막 및 하드 마스크의 3중 구조를 가진 비트라인 및 상기 비트라인 사이의 부분을 노출시키는 개구부를 구비한 반도체 기판을 제공하는 단계와,
    상기 기판 상에 SOG 방식에 의해 제 1층간절연막을 코팅하고 1차 베이킹 공정을 실시하여 상기 개구부를 1차 매립시키어 상기 비트라인과 상기 개구부 간의 단차를 줄이는 단계와,
    상기 결과물 전면에 어닐 공정을 실시하여 상기 제 1층간절연막을 치밀화하는 단계와,
    상기 어닐 공정이 완료된 기판 전면에 제 2층간절연막을 증착하여 상기 1차 매립된 개구부를 2차 매립시키어 상기 단차를 없애는 단계를 포함한 것을 특징으로 하는 층간절연막 형성 방법.
  2. 제 1항에 있어서, 상기 제 1층간절연막은 300∼3000Å 두께로 형성하는 것을 특징으로 하는 층간절연막 형성 방법.
  3. 제 1항에 있어서, 상기 제 2층간절연막은 1000∼5000Å 두께로 형성하는 것을 특징으로 하는 층간절연막 형성 방법.
  4. 제 1항에 있어서, 상기 베이킹 공정은 50∼350℃ 온도에서 2∼4시간 동안 진행하는 것을 특징으로 하는 층간절연막 형성 방법.
  5. 제 1항에 있어서, 상기 어닐 공정은 300∼700℃ 온도에서 진행하는 것을 특징으로 하는 층간절연막 형성 방법.
  6. 제 5항에 있어서, 상기 어닐 공정은 N2및 O2중 어느 하나의 분위기 하에서 10∼90분간 진행하는 것을 특징으로 하는 층간절연막 형성 방법.
  7. 제 1항에 있어서, 상기 개구부를 1차 매립시키는 단계에서, 상기 개구부의 종횡비가 0.5∼3.0되는 시점까지 상기 제 1층간절연막을 코팅하는 것을 특징으로 하는 층간절연막 형성 방법.
  8. 제 1항에 있어서, 상기 개구부를 1차 매립시킨 다음, 상기 비트라인의 하드 마스크 위에 형성된 제 1층간절연막을 제거하는 단계를 추가하는 것을 특징으로 하는 층간절연막 형성 방법.
  9. 제 1항에 있어서, 상기 비트라인의 하드 마스크 위에 형성된 제 1층간절연막을 제거하는 공정은 MERIE를 이용하는 것을 특징으로 하는 층간절연막 형성 방법.
  10. 제 1항에 있어서, 상기 제 2층간절연막은 상압화학기상증착, 저압화학기상증착 , 플라즈마 화학기상증착 및 고밀도 플라즈마 화학기상증착 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 층간절연막 형성 방법.
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