KR20040059748A - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

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Abstract

본 발명은 콘택홀에서의 비트라인 콘택의 매립특성을 향상시키면서 비트라인의 콘택저항을 현저하게 감소시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공한다.
본 발명은 반도체 기판 상에 배리어 금속막 및 텅스텐막을 순차적으로 텅스텐막을 형성하는 단계; 텅스텐막 및 배리어 금속막을 패터닝하여 비트라인 콘택을 형성하는 단계; 비트라인 콘택 사이의 공간을 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 및 비트라인 콘택의 표면이 노출되도록 층간절연막을 전면식각하여 기판 표면을 평탄화하는 단계를 포함하는 반도체 소자의 비트라인 형성방법에 의해 달성될 수 있다. 여기서, 텅스텐막은 물리기상증착에 의해 형성하고, 층간절연막은 고밀도플라즈마 산화막으로 형성하며, 층간절연막의 전면식각은 화학기계연마 공정으로 수행한다.

Description

반도체 소자의 비트라인 형성방법{METHOD OF FORMING BIT LINE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 특히 비트라인의 콘택저항을 현저하게 감소시킬 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.
반도체 소자의 제조시 비트라인의 콘택은 층간절연막 내에 콘택홀을 형성하고, 콘택홀에만 텅스텐막 등의 플러그 물질을 매립하여 형성하고 있다. 또한, 텅스텐막은 증착 및 매립특성이 비교적 우수한 화학기상증착증착(Chemical Vapor Deposition; CVD)에 의해 형성한다.
그러나, 반도체 소자의 고집적화에 따른 소자의 크기 감소로 인하여 평행한 방향으로는 디바이스의 축소가 가속화되는 반면, 수직방향으로는 그 치수가 기하 급수적으로 증가되고 있다. 이에 따라, 콘택홀의 어스펙트비(aspect ratio)도 점점 더 커지면서 CVD에 의한 텅스텐막으로도 콘택홀을 완전히 매립하는 것이 어려워지고 이로 인하여 콘택저항 증가 및 RC 지연이 야기된다. 또한, CVD에 의한 텅스텐막의 비교적 높은 면저항으로 인하여 콘택저항이 더욱더 증가되어 패일(fail)이 유발되고, 그 결과 소자의 신뢰성 및 수율이 저하된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 콘택홀에서의 비트라인 콘택의 매립특성을 향상시키면서 비트라인의 콘택저항을 현저하게 감소시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데 그목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 티타늄실리사이드막
12 : 티타늄질화막 13 : 제 1 텅스텐막
13A : 비트라인 콘택 14 : 제 1 포토레지스트 패턴
15 : 층간절연막 16 : 제 2 텅스텐막
16A : 비트라인 17 : 실리콘질화막
17A : 제 2 하드마스크 18 : 제 3 텅스텐막
18A : 제 1 하드마스크 19 : 제 2 포토레지스트 패턴
100 : 배리어 금속막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 배리어 금속막 및 텅스텐막을 순차적으로 텅스텐막을 형성하는 단계; 텅스텐막 및 배리어 금속막을 패터닝하여 비트라인 콘택을 형성하는 단계; 비트라인 콘택 사이의 공간을 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 및 비트라인 콘택의 표면이 노출되도록 층간절연막을 전면식각하여 기판 표면을 평탄화하는 단계를 포함하는 반도체 소자의 비트라인 형성방법에 의해 달성될 수 있다.
여기서, 텅스텐막은 물리기상증착에 의해 200 내지 350㎚의 두께로 형성한다. 바람직하게, 물리기상증착은 2 내지 10kW의 DC 전력 및 1E-7 내지 1E-8 torr의 챔버압력하에서 기판을 200 내지 400℃로 가열하여 수행하는데, 이때 챔버압력은 Ar 개스를 이용하여 조절한다.
또한, 층간절연막은 고밀도플라즈마 산화막으로 250 내지 400㎚의 두께로 형성하고, 층간절연막의 전면식각은 화학기계연마 공정으로 수행한다.
또한, 배리어 금속막은 티타늄질화막/티타늄실리사이드막의 이중막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 도시되지는 않았지만, 트랜지스터 및 랜딩 플러그(Landing Plug; LP) 등의 소정의 공정이 완료된 반도체 기판(10) 상에 배리어 금속막(100)으로서 티타늄실리사이드막(TiSi2; 12)과 티타늄질화막(TiN; 13)을 순차적으로 증착한다. 여기서, 티타늄실리사이드막(12)과 티타늄질화막(13)은 물리기상증착(Physical Vapor Deposition; PVD)에 의해 각각 5 내지 30㎚ 및 10 내지 25㎚의 두께로 증착하는데, 바람직하게 티타늄실리사이드막(12) 증착을 위한 PVD는 1 내지 8kW의 DC 전력 및 1E-7 내지 1E-8 torr의 챔버압력하에서 수행하고, 티타늄질화막(13) 증착을 위한 PVD는 1 내지 10kW의 DC 전력 및 1E-7 내지 1E-8torr의 챔버압력하에서 수행한다. 그 다음, 배리어 금속막(100) 상부에 PVD에 의해 제 1 텅스텐막(13)을 200 내지 350㎚의 두께로 형성한다. 바람직하게, 제 1 텅스텐막(13) 증착을 위한 PVD는 2 내지 10kW의 DC 전력 및 1E-7 내지 1E-8 torr의 챔버압력하에서 웨이퍼(기판)을 200 내지 400℃로 가열하여 수행하는데, 이때 챔버압력은 Ar 개스를 이용하여 조절한다. 그 다음, 제 1 텅스텐막(13) 상부에 포토레지스트막을 도포하고 노광 및 현상하여 제 1 포토레지스트 패턴(14)을 형성한다.
도 1b를 참조하면, 제 1 포토레지스트 패턴(14)을 식각 마스크로하여 제 1 텅스텐막(13)과 배리어 금속막(100)을 식각하여, 배리어 금속막(100)의 개재하에상기 랜딩 플러그와 콘택하는 비트라인 콘택(13A)을 형성한다. 그 후, 공지된 방법으로 제 1 포토레지스트 패턴(14)을 제거하고, 도 1c를 에 도시된 바와 같이, 비트라인 콘택(13A) 사이의 공간을 매립하도록 기판 전면 상에 층간절연막(15)을 형성하여 비트라인 콘택(13A)을 이웃하는 비트라인 콘택(미도시)과 절연시킨다. 여기서, 층간절연막(15)은 우수한 매립특성을 가지는 산화막, 바람직하게 고밀도플라즈마(High Density Plasma; HDP) 산화막으로 250 내지 400㎚의 두께로 형성한다.
도 1d를 참조하면, 비트라인 콘택(13A)의 표면이 노출되도록 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 층간절연막(15)을 전면식각하여 기판 표면을 평탄화한다. 즉, 비트라인 콘택(13A)을 먼저 형성하고 이후에 층간절연막으로 비트라인 콘택 사이의 공간을 매립하여 비트라인 콘택을 이웃하는 비트라인 콘택과 서로 절연시켜 층간절연막 내에서의 비트라인 콘택의 매립특성을 향상시키고, 비트라인 콘택을 종래의 CVD 대신 비교적 낮은 면저항을 가지는 PVD에 의한 텅스텐막으로 형성하기 때문에, 비트라인의 콘택저항을 현저하게 감소시킬 수 있다.
도 1e를 참조하면, 평탄화된 기판 전면 상에 PVD에 의해 60 내지 120㎚의 두께로 제 2 텅스텐막(16)을 증착한다. 바람직하게, PVD는 2 내지 10kW의 DC 전력 및 1E-7 내지 1E-8 torr의 챔버압력하에서, 웨이퍼(기판)를 200 내지 400℃로 가열하여 수행하는데, 이때 챔버압력은 Ar 개스를 이용하여 조절한다. 그 다음, 제 2 텅스텐막(16) 상부에 하드마스크용 물질막으로서 실리콘질화막(17)과 제 3 텅스텐막(18)을 순차적으로 증착한다. 여기서, 실리콘질화막(17)은 230 내지 330㎚의 두께로 형성하고, 제 3 텅스텐막(18)은 PVD에 의해 50 내지 100㎚의 두께로 형성한다. 그 후, 제 3 텅스텐막(18) 상부에 포토레지스트막을 도포하고 노광 및 현상하여 비트라인 콘택(13A) 상의 제 3 텅스텐막(18) 상부에 50 내지 100㎚ 두께로 제 2 포토레지스트 패턴(19)을 형성한다.
도 1f를 참조하면, 제 2 포토레지스트 패턴(19)을 식각 마스크로하여 제 3 텅스텐막(18)을 식각하여 제 1 하드마스크(18A)를 형성하고, 제 1 하드마스크(18A)를 식각 마스크로하여 실리콘질화막(17)을 식각하여 제 2 하드마스크(17A)를 형성한 후, 공지된 방법으로 제 2 포토레지스트 패턴(18)을 제거한다. 그 다음, 도 1g에 도시된 바와 같이, 제 1 및 제 2 하드마스크(18A, 17A)를 식각마스크로하여 제 2 텅스텐막(16)을 식각하여 비트라인 콘택(13A) 상부에 비트라인(16A)을 형성한 후, 제 1 하드마스크(18A)를 제거한다.
상기 실시예에 의하면, 층간절연막 보다 비트라인 콘택을 먼저 형성하고, 이후에 층간절연막으로 비트라인 콘택 사이의 공간을 매립하여 비트라인 콘택을 이웃하는 비트라인 콘택과 서로 절연시켜 층간절연막내, 즉 콘택홀에서의 비트라인 콘택의 매립특성을 향상시키고, 비트라인 콘택을 종래의 CVD 대신 비교적 낮은 면저항을 가지는 PVD에 의한 텅스텐막으로 형성함으로써, 비트라인의 콘택저항을 현저하게 감소시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 콘택홀에서의 비트라인 콘택의 매립특성을 향상시키면서 비트라인의 콘택저항을 현저하게 감소시킴으로써, 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판 상에 배리어 금속막 및 텅스텐막을 순차적으로 텅스텐막을 형성하는 단계;
    상기 텅스텐막 및 배리어 금속막을 패터닝하여 비트라인 콘택을 형성하는 단계;
    상기 비트라인 콘택 사이의 공간을 매립하도록 상기 기판 전면 상에 층간절연막을 형성하는 단계; 및
    상기 비트라인 콘택의 표면이 노출되도록 상기 층간절연막을 전면식각하여 기판 표면을 평탄화하는 단계를 포함하는 반도체 소자의 비트라인 형성방법.
  2. 제 1 항에 있어서,
    상기 텅스텐막은 물리기상증착에 의해 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 텅스텐막은 200 내지 350㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  4. 제 3 항에 있어서,
    상기 물리기상증착은 2 내지 10kW의 DC 전력 및 1E-7 내지 1E-8 torr의 챔버압력하에서 상기 기판을 200 내지 400℃로 가열하여 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  5. 제 4 항에 있어서,
    상기 챔버압력은 Ar 개스를 이용하여 조절하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은 고밀도플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 층간절연막은 250 내지 400㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  8. 제 7 항에 있어서,
    상기 층간절연막의 전면식각은 화학기계연마 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  9. 제 1 항에 있어서,
    상기 배리어 금속막은 티타늄질화막/티타늄실리사이드막의 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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