KR20030093986A - 향상된 전류용량을 갖는 다층회로기판 및 그의 제조방법 - Google Patents

향상된 전류용량을 갖는 다층회로기판 및 그의 제조방법 Download PDF

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Abstract

본 발명에 따르면, 복수개의 절연층(123)과, 각각 도체패턴(22)(22a)을 포함하는 복수개의 도전층이 적층되는 다층회로기판(100)은, 절연층(23)과, 도전성 조성물(51) 및 도체패턴(22a)을 포함한다. 상기 절연층(23)은 트렌치(24a)를 구비한다. 상기 도전성 조성물(51)은 트렌치(24a)내에 위치된다. 상기 도체패턴(22a)은 트렌치(24a)에 인접하고, 도전성 조성물(51)에 전기적으로 접속된다. 상기 도체패턴(22a) 및 도전성 조성물(51)은 도체패턴(22a)보다 높은 전류용량을 갖는 도전성 배선을 구성한다.

Description

향상된 전류용량을 갖는 다층회로기판 및 그의 제조방법{Enhancement of current-carrying capacity of a multilayer circuit board}
본 발명은, 높은 전류가 흐르는 다층회로기판 및 그의 제조방법에 관한 것이다.
최근, 다층회로기판은 콘덴서(condenser) 및 레지스터(resistor)와 같은 반도체 장치 및 전기소자의 고밀도 실장에 대한 요구가 커지고 있다. 이러한 다층회로기판은, 예를 들면, 절연층으로 이루어지는 열가소성수지필름 상에 패턴(pattern)된 구리 등으로 이루어진 각각의 도체패턴필름을 적층하고, 가열 가압하여 적층체(stacked body)를 일체화시킴으로써 제조될 수 있다.
상기 다층회로기판과 관련하여, 예를 들면, 전원회로를 형성하기 위하여 기판상에 전원장치의 설치나, 다양한 적용을 위하여 기판상이나 기판내에 코일 등 특정 부품의 실장이 요구되고 있다. 이 경우, 전원장치 및 코일에 전기적으로 접속된 도체패턴(condcutive pattern)에 고전류를 통전(通電)시킬 필요가 있어, 상기 도체패턴은 다층회로기판내에서 전류용량을 향상시키기 위하여 상대적으로 두껍게 할 필요가 있다.
그러나, 상기 도체패턴을 두껍게 함으로써 전류용량을 증가시킬 경우, 상기 도체패턴이 에칭(etching)에 의하여 패턴될 때, 에칭 정밀도가 악화되기 때문에, 상기 도체패턴의 소형화가 어렵게 된다. 또한, 매우 두꺼운 도체패턴이 이용될 경우, 두꺼운 도체패턴이 형성된 열가소성수지필름은, 상기 두꺼운 도체패턴이 가열가압되어 용해될 경우, 두꺼운 도체패턴을 일치하게 덮지 못하게 된다. 그 결과, 보이드(void)가 발생하게 되거나, 열가소성수지필름이 박리되는 문제점이 있다.
따라서, 본 발명은 상기의 제반 문제점을 해결하기 위하여 안출된 것으로서, 다층회로기판에 포함되는 도체패턴을 두껍게 하지 않고 다층회로기판의 전류용량을 증가시킬 수 있는 다층회로기판 및 그의 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 본 발명의 제1 실시예에에 따른 다층회로기판을 제조하기 위한 제조단계를 나타낸 단면도.
도2는 코일이 실장된 다층회로기판내 포함되는 일면도체패턴필름의 일부 평면도.
* 도면의 주요부분에 대한 부호의 설명
21: 일면도체패턴필름22, 22a: 도체패턴
23: 수지필름24: 비아홀
24a: 트렌치50: 도전 페이스트
51: 도전성 조성물100: 다층회로기판
상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 다층회로기판은, 복수개의 절연층과, 각각 도체패턴를 포함하는 복수개의 도전층이 적층되는 다층회로기판은, 절연층과, 도전성 조성물 및 도체패턴을 포함한다. 상기 절연층은 트렌치를 구비한다. 상기 도전성 조성물은 트렌치내에 위치된다. 상기 도체패턴은 트렌치 상부에 위치되고, 도전성 조성물에 전기적으로 접속된다. 상기 도체패턴 및 도전성 조성물은 도체패턴보다 높은 전류용량을 갖는 도전성 배선을 구성한다.
본 발명의 다른 목적들 및 특징들은 첨부 도면을 참조하여 다음의 바람직한 실시예로부터 더 명료하게 이해될 수 있다.
이하, 본 발명의 다양한 실시예를 참조 도면을 참조하여 설명한다.
제1실시예
본 발명의 제1실시예에 따른 도1e의 다층회로기판(100)은 도1a 내지 도1e에나타낸 단계를 이용하여 제조된다. 먼저, 도1c의 일면도체패턴필름(single-sided conductive pattern film)(21)은 도1a 내지 도1c에 나타낸 단계를 이용하여 형성된다. 다층회로기판내 절연층으로 되는 18㎛의 두께를 갖는 구리포일(copper foil) 및 열가소성수지필름(23)이 적층된 다음, 상기 구리포일은, 도1a에 나타낸 바와 같이, 에칭(etching)에 의하여 제1도체패턴(22)과 제2도체패턴(22a)으로 패턴된다.
상기 도체패턴(22)(22a)은 구리로 이루어지고, 18㎛의 두께를 갖는다. 그러나, 상기 도체패턴(22)(22a)은 다른 금속으로 이루어질 수 있다. 또한, 상기 18㎛의 두께도 이에 한정되지 않을 수 있다. 그러나, 상기 두께는, 도체패턴(22)(22a)이 에칭에 의하여 형성될 때의 에칭 정밀도와, 도1c의 복수개의 일면도체패턴필름(21)이 다음 단계에서 가열 가압에 의하여 일체로 될 때 발생될 수 있는 보이드(void)를 고려하여, 5 내지 75㎛ 범위의 두께를 갖는 것이 바람직하다.
상기 제1도체패턴(22)은 예를 들면 다층회로기판(100)내 제어회로를 형성하기 위하여 이용되는 반도체 장치를 전기적으로 상호접속시키는 배선으로서 이용되어, 상기 제1도체패턴(22)은 상대적으로 낮은 전류가 흐르게 된다. 한편, 상기 제2도체패턴(22a)은 예를 들면 다층회로기판(100)내 코일(coil)을 형성하기 위하여 이용되거나 전원회로를 형성하기 위하여 이용되는 구성품을 전기적으로 상호접속시키기 위한 배선으로서 이용되어, 상기 제2도체패턴(22a)은 상대적으로 높은 전류가 흐르게 된다.
소위 액정폴리머(liquid crystal polymer)로 이루어지는 도1a의 열가소성수지필름(23)은 75㎛의 두께를 갖는다. 상기 도1a의 열가소성수지필름(23)은 280 내지 300℃온도에서 연화되어, 도1c의 복수개의 일면도체패턴필름(21) 적층체는 다음단계에서 상기의 온도로 가열 가압될 경우, 상기 적층체내 일면도체패턴필름(21)의 열가소성수지필름(23)은 서로 접착된다. 상기 도1a의 열가소성수지필름(23)의 두께는, 취급의 용이성 및 적층체내 열가소성수지필름(23)을 일치하게 덮도록 필요로 되는 도체패턴(22)(22a)의 두께를 고려하여 10 내지 200㎛의 두께로 하는 것이 바람직하다.
상기 제1 및 제2도체패턴(22)(22a)이 도1a에 도시한 바와 같이 완료된 다음, 도1b에 도시한 바와 같이, 제1 및 제2도체패턴(22)(22a)을 각각 바닥으로 하는 비아홀(via-hole)(24) 및 트렌치(trench)(24a)가 탄산가스레이저를 이용하여 형성된다. 상기 비아홀(24) 및 트렌치(24a)가 형성될 경우, 탄소가스레이저의 출력과 조사시간을 조절함으로써 레이져에 의하여 상기 도체패턴(22)(22a)에 구멍이 형성되는 것을 방지한다. 상기 비이홀(24) 및 트렌치(24a)는 50 내지 100㎛의 직경을 갖는다. 상기 트렌치(24a)는, 가열 가압에 의하여 열가소성수지필름(23)에 접착되는 제2도체패턴(22a)이 박리되는 것을 방지하도록 상기 제2도체패턴(22)의 폭보다 좁은 폭을 갖는다.
도1b에 도시한 바와 같이 상기 비아홀(24) 및 트렌치(24a)가 형성된 다음, 낮은 고유저항 층간접속재(50) 또는 낮은 고유저항 도전성페이스트(conductive paste)(50)가 도1c에 도시한 바와 같이 비아홀(24)에 충전된다. 상기 도전성페이스트(50)는 다음과 같이 준비된다. 유기용제인 60g의 테르피네올(terpineol)에 에틸셀룰로오스(ethyl cellulose)수지 6g을 용해한 용해제가 평균입경 5㎛와 비표면적 0.5m2/g을 갖는 300g의 주석입자 및 평균입경 1㎛와 비표면적 1.2m2/g을 갖는 300g의 은입자에 첨가된다. 이들 혼합물은 페이스트(paste)화 되도록 믹서에 의하여 혼합된다. 상기 에틸 셀룰로오스수지는 도전성페이스트(50)의 형상유지성을 향상시키도록 첨가된다. 상기 형상유지성을 향상시키기 위한 재료로서, 아크릴(acrylic) 수지가 이용될 수 있다.
메탈마스크(metal mask)를 이용한 스크린 인쇄장치에 의하여 도전성 페이스트(50)가 비아홀(24) 및 트렌치(24a)에 인쇄 및 충전된 다음, 상기 테르피네올은 약 30분동안 140 내지 160℃온도에서 건조된다. 도1c에 도시한 단계에서, 상기 스크린 인쇄장치는 비아홀(24) 및 트렌치(24a)내로 도전성 페이스트(50)를 충전하기 위하여 이용된다. 상기 충전을 확실하게 할 수 있는 한, 예를 들면 디스펜서(dispenser)와 같은 다른 방법이 이용될 수 있다.
그런 다음, 도1a 내지 도1c에 도시한 단계를 이용하여 형성된 6개의 일면도체패턴필름이 도1d에 도시한 바와 같이 적층된다. 도1d에서 하부 3개의 일면도체패턴필름(21) 각각은 도체패턴(22)(22a)를 포함하는 측이 하방향을 향하도록 적층된다. 도1d에서 상부 3개의 일면도체패턴필름(21) 각각은 도체피턴(22)(22a)를 포함하는 측이 상방향을 향하도록 적층된다. 즉, 중간의 2개의 일면도체패턴필름(21)은 도체패턴(22)(22a)을 포함하지 않는 측들이 서로 향하도록 서로 적층된다. 다른 4개의 일면도체패턴필름(21)은 도체패턴(22)(22a)을 포함하는 측이도체패턴(22)(22a)을 포함하지 않는 면을 향하도록 적층된다.
상기한 일면도체패턴필름(21)의 적층배열은, 다층회로기판(100)이 일면도체패턴필름(21)으로 이루어지더라도, 도체패턴(22)(22a)이 도1e의 다층회로기판(100)의 양측에 노출되도록 한다. 상기 노출된 도체패턴(22)(22a)은 전자부품 또는 외부회로에 전기적으로 접속되는 단자로서 이용될 수 있어, 이런 구조물의 다층회로기판(100)을 이용함으로써 다층회로기판의 고밀도적층 또는 소형화를 이룰 수 있다.
상기 일면도체패턴필름(21)이 도1d에 도시한 바와 같이 적층된 다음, 상기 적층체는 진공 가열가압장치(미도시)에 의하여 그 적층체의 상면 및 저면에서 가열 가압된다. 보다 상세하게는, 상기 적층체는 40 내지 60분 동안 300 내지 350℃온도에서 가열되면서 1 내지 10MPa 압력하에서 가압된다. 도1e에 도시한 바와 같이, 이러한 가열 가압으로, 일면도체패턴필름(21)내 수지필름(23)은 소성변형되고 서로 접착된다. 상기 수지필름(23)은 동일 열가소성수지로 이루어져 있기 때문에, 상기 수지필름(23)은 용이하게 서로 접착된다. 도1e의 다층회로기판(100)에서, 각 수지필름(23)은 절연층으로 형성되고, 상기 각 수지필름(23)에 형성된 도체패턴(22)(22a)은 도전층으로 형성된다. 상기 도전층은 수지플름(23)에 의하여 분리된다.
이와 동시에, 상기 비아홀(24) 및 트렌치(24a)내의 도전성 페이스트(50)는 도전성 조성물(51)을 형성하도록 소결되고, 인접하는 도체패턴(22)(22a)과 확산층(diffusion layer)을 생성한다. 그 결과, 인접한 한 쌍의 제1도체패턴(22)(22a)은 도전성 조성물(51)에 의하여 전기적으로 상호접속되고, 상기 트렌치(24a)내의 도전성 페이스트(50) 및 제2도체패턴(22)(22a)은 높은전류가 흐를 수 있는 도전성 배선을 형성하도록 연결되고 일체화된다. 상기의 제조단계에서, 도1e의 다층회로기판(100)이 완성된다.
다음으로, 인접하는 제1도전성패턴(22)(22a)의 상호접속 및 도전성 배선형성의 메커니즘을 간략히 설명한다. 도1c의 일면도체패턴필름(21)의 비아홀(24) 및 트렌치(24a)에 적층되고 건조된 도선성 페이스트(50)는 주석입자와 은입자가 혼합된 상태이다. 그러나, 상기 도전성 페이스트(50)가 도1d에서 도시한 단계에서 300 내지 350℃온도로 가열될 경우, 상기 주석입자의 용해점은 및 은입자의 용해점은 각각 232℃와 961℃이기 때문에, 상기 주석입자는 용해되고 고착되어 은입자의 표면을 덮는다.
계속해서 가열됨에 따라, 용해된 주석은 은입자의 표면으로부터 확산되기 시작하고, 480℃의 용해점을 갖는 합금이 주석과 은 사이에 형성된다. 상기 도전성 페이스트(50)는 1 내지 10MPa의 압력이 가해지기 때문에, 상기 합금의 형성으로, 상기 합금으로 이루어진 도전성 조성물(51)은 비아홀(24) 및 트렌치(24a)에 형성된다. 상기 도전성 조성물(51)이 형성될 때, 각 도전성 조성물(51)은 각 비아홀(24)의 양측단 및 각 트렌치(24a)의 양측단에 위치된 도체패턴(22)(22a)의 각 표면으로 가압된다.
따라서, 각 도전성 조성물(51)의 주석 조성물 및 도전성 조성물(51)이 인접하는 도체패턴(22)(22a)의 구리 조성물은 서로 확산되고, 도전성 조성물(51)과 대응하는 도체패턴(22)(22a)을 전기적으로 접속시키도록 고체상태의 확산층이 각 도전성 조성물(51)과 대응하는 도체패턴(22)(22a) 사이의 경계에 형성된다.
다음으로, 도1e의 다층회로기판(100)의 적용을 설명한다. 본 적용에서는 다층회로기판에 트랜스포머(transformer)가 설치된다. 상기 다층회로기판은 복수개의 일면도체패턴필름(21)으로 이루어지는 것으로, 도2에는 그 중 하나가 도시되어 있다. 상기 도2의 일면도체패턴필름(21)에서, 대략 환형으로 형성된 내외부 도체 패턴(22a1)(22a2)은 열가소성 수지필름(23)상에 동축으로 형성된다. 도전성 조성물(51)은 상기 도체패턴(22a1)(22a2)에 의하여 각각 바닥을 형성한 각 트렌치(24a1)(24a2)에 위치된다. 상기 각 도체패턴(22a1)(22a2)은 제1단자(35)와 제2단자(37)를 포함한다.
상기 도2의 내부 도체패턴(22a1)은 상부 일면도체패턴필름(21)의 도전성 조성물(51)에 의하여 제1단자(35)에서 도2의 도체패턴(22a1) 전방에 위치된 상부 일면도체패턴필름(21)의 대략 환형의 내측 도체패턴(22a1)에 전기적으로 접속된다. 또한, 도2의 상기 내부 도체패턴(22a1)은 도2의 도전성 조성물(51)에 의하여 제2단자(37)에서 도2의 도전성 조성물(51)의 뒤에 위치된 하부 일면도체패턴필름(21)의 대략 환형의 내부도체패턴(22a1)으로 전기적으로 접속된다.
동일한 방식으로, 상기 도2의 외부도체패턴(22a2)은 제1단자(35)에서 상부 일면도체패턴(21)의 외부 도체패턴(22a2)으로 전기적으로 접속되고, 제2단자(37)에서 하부 일면도체패턴필름(21)의 외부도체패턴(22a1)으로 전기적으로 접속된다. 복수개의 일면도체패턴필름(21) 사이에서 도체패턴(22a1)(22a2)을 연속적으로 접속시킴으로써, 제1 및 제2 코일은 다층회로기판의 적용에서 내부 도체패턴(22a1) 및 외부 도체패턴(22a2)을 이용하도록 형성된다.
상하부 일면도체패턴필름(21)에서, 대략 환형의 내부 및 외부 도체패턴(22a1)(22a2)의 직경은 도체패턴(22a1)(22a2)이 도2의 일면도체패턴필름(21)과 각 상부 및 하부 일면도체패턴필름(21) 사이에서 전체 도전성 조성물(51)을 따라 전기적으로 접속되는 것을 방지하도록 도2의 도체패턴(22a1)(22a2)의 직경과 다르다.
도2에 도시한 바와 같이, 상기 제1 및 제2코일을 이용하도록 형성된 트랜스포머(transformer)의 코어(30)는 제1 및 제2코일의 동축을 따라 다층회로기판을 통해 연장하는 관통홀내에 위치된다. 도2의 상기 도전성 조성물(51)은 각각 도체패턴(22a1)(22a2)의 형상에 대응하는 형상으로 형성된다.
상기 트랜스포머가 구비된 다층회로기판은 도1e의 다층회로기판이 제조되는 동일한 방식으로 제조된다. 특히, 내부 및 외부 도체패턴(22a1)(22a2)에 의하여 각각 바닥이 형성된 트렌치(24a1)(24a2)는 레이저를 이용하여 형성된다. 그런 다음, 낮은 고유저항을 갖는 도전성 페이스트(50)는 트렌치(24a1)(24a2)에 충전된다. 복수개의 일면도체패턴필름(21)이 적층되고, 적층체는 가열 가압된다.
가열 가압함에 따라, 상기 트렌치(24a1)(24a2)내의 도전성 페이스트(50)는 도전성 조성물(51)을 형성하도록 소결됨과 동시에, 대응하는 도체패턴(22a1)(22a2)과 일체화된다. 그 결과, 상기 다층회로기판내 트랜스포머의 각 코일은 도체패턴(22a1)(22a2)를 두껍게 하지 않고 높은 전류용량을 갖는다.
다른 실시예들
도1e의 다층회로기판(100)은 일면도체패턴필름(21)만을 이용하여 형성된다. 그러나, 일면도체패턴필름(21) 이외에, 양면도체패턴필름 및 도체패턴이 없는 수지필름을 이용할 수 있다. 상기 양면도체패턴필름, 일면도체패턴필름(21) 및 도체패턴이 없는 수지필름은 다층회로기판을 형성하도록 경우에 따라 결합될 수 있다.
도1c의 일면도체패턴필름(21)에서, 트렌치(24a)는 수지필름(23)을 통해 연장되고, 제2도체패턴(22a)에 의하여 바닥을 형성한다. 그러나, 상기 트렌치(24a)는 수지필름(23)을 통해 반드시 연장될 필요는 없다. 대신에, 상기 트렌치(23)는 수지필름(23)의 두께보다 얇게 형성될 수 있다. 이 경우, 수지필름의 두께보다 얇은 트렌치는 수지필름의 소정영역내에 형성된다. 그런 다음, 도전성 페이스트는 트렌치내에 충전되고, 도전성 포일은 트렌치를 덮도록 수지필름에 페이스트된다.
도1a 내지 도1e의 열가소성 수지필름(23)은 액정폴리머로 이루어진다. 그 대신에, 65-35 중량%의 폴리에테르에테르케톤(polyetheretherketone)수지와 35-65중량%의 폴리에테르이미드(polyetherimide) 수지의 혼합물로 이루어진 열가소성 수지필름이 이용될 수 있다. 이에 한정되지 않고, 폴리에테르에테르케톤 수지와 폴리에테르이미드 수지에 비도전성 충전재(filler)를 추가하여 이루어진 필름을 이용할 수 있다. 또한, 폴리에테르에테르케톤(PEEK) 또는 폴리에테트이미드(PEI)만으로 이루어진 필름을 이용할 수 있다. 또한, 열가소성 폴리이미드(polyimide), 폴리에틸렌 텔레프탈레이트(telephthalate)(PET), 또는 폴리프로필렌 설파이드(sulfide)(PPS)로 이루어진 열가소성 수지필름이 이용될 수 있다.
또한, 열가소성 수지필름(23) 대신에, 열가소성 수지필름에 부착층을 형성하여 준비된 필름이 다층회로기판에 절연층으로서 이용될 수 있다.
도1의 상기 다층회로기판(100)은 6개의 일면도체패턴필름(21)을 포함한다. 그러나, 상기 일면도체패턴필름의 개수는 6개로 한정되지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명에 따른 다층회로기판 및 그의 제조방법은 기판내에 포함되는 도체패턴을 두껍게 하지 않고 다층회로기판의 전류용량을 증가시킬 수 있는 효과가 있다.

Claims (9)

  1. 복수개의 절연층 및 각각 도체패턴을 포함하는 복수개의 도전층이 적층되는 다층회로기판에 있어서,
    상기 절연층은 트렌치를 구비하고;
    상기 트렌치내에 도전성 조성물이 위치되며;
    상기 도체패턴은 상기 트렌치에 인접하고, 상기 도전성 조성물에 전기적으로 접속되되, 상기 도체패턴 및 도전성 조성물은 도체패턴보다 높은 전류용량을 갖는 도전성 배선을 포함하는
    다층회로기판.
  2. 제1항에 있어서,
    상기 트렌치는 상기 절연층을 통해 연장하는
    다층회로기판.
  3. 제2항에 있어서,
    상기 트렌치는 상기 도체패턴의 폭보다 좁은 폭을 갖는
    다층회로기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연층은 열가소성 수지필름으로 이루어지는
    다층회로기판.
  5. 제4항에 있어서,
    상기 절연층은 10 내지 200㎛의 두께를 가지며, 상기 도체패턴은 5 내지 75㎛의 두께를 갖는
    다층회로기판.
  6. 복수개의 절연층 및 각각 도체패턴을 포함하는 복수개의 도전층이 적층되는 다층회로기판을 제조방법에 있어서,
    상기 절연층에 도체패턴을 형성하는 단계와, 상기 절연층에 트렌치를 형성하는 단계, 및 금속입자를 포함하는 낮은 고유저항 도전성 페이스트를 트렌치에 충전하는 단계를 포함하는 도체패턴필름을 제조하는 단계;
    상기 도체패턴필름과 절연층을 적층하여 적층체를 형성하는 단계; 및
    상기 절연층은 서로 접착되고, 상기 도전성 페이스트는 소결되어 상기 도전성 페이스트에 전기적으로 접속되는 도전성 조성물을 형성하며, 상기 도전성 조성물과 도체패턴은 상기 도체패턴보다 높은 전류용량을 갖는 도전성 배선을 형성하도록 상기 적층체를 가열 가압하는 단계
    를 포함하는 다층회로기판 제조방법.
  7. 제6항에 있어서,
    상기 트렌치는 절연층을 통해 연장하도록 형성되고, 상기 도체패턴에 의하여 바닥을 형성하는
    다층회로기판 제조방법.
  8. 제7항에 있어서,
    상기 트렌치는 상기 도체패턴의 폭보다 좁은 폭을 갖도록 형성되는
    다층회로기판 제조방법.
  9. 상기 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 절연층은 10 내지 200㎛의 두께를 갖도록 형성되고, 상기 도체패턴은 5 내지 75㎛의 두께를 갖도록 형성되는
    다층회로기판 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668273B1 (ko) * 2004-08-20 2007-01-12 세이코 엡슨 가부시키가이샤 다층 구조 형성 방법, 배선 기판 및 전자 기기의 제조 방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060042832A1 (en) * 2004-08-27 2006-03-02 Kiyoshi Sato Multilayer circuit board and method of producing the same
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
US7176781B2 (en) * 2004-09-29 2007-02-13 Agere Systems Inc Structure and method for adjusting integrated circuit resistor value
KR100633062B1 (ko) * 2004-10-07 2006-10-11 삼성전자주식회사 6층 인쇄회로기판
TWI287805B (en) * 2005-11-11 2007-10-01 Ind Tech Res Inst Composite conductive film and semiconductor package using such film
US7271700B2 (en) * 2005-02-16 2007-09-18 International Business Machines Corporation Thin film resistor with current density enhancing layer (CDEL)
US7340825B2 (en) * 2006-07-06 2008-03-11 Harris Corporation Method of making a transformer
US8440916B2 (en) 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US8877565B2 (en) * 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
US7859360B2 (en) * 2007-12-13 2010-12-28 Broadcom Corporation Method and system for controlling MEMS switches in an integrated circuit package
US8134425B2 (en) * 2007-12-13 2012-03-13 Broadcom Corporation Method and system for filters embedded in an integrated circuit package
US8384500B2 (en) 2007-12-13 2013-02-26 Broadcom Corporation Method and system for MEMS switches fabricated in an integrated circuit package
US8115567B2 (en) * 2007-12-13 2012-02-14 Broadcom Corporation Method and system for matching networks embedded in an integrated circuit package
US7863998B2 (en) * 2008-02-25 2011-01-04 Broadcom Corporation Method and system for processing signals via directional couplers embedded in an integrated circuit package
US7859359B2 (en) * 2008-02-25 2010-12-28 Broadcom Corporation Method and system for a balun embedded in an integrated circuit package
US20090219908A1 (en) * 2008-02-29 2009-09-03 Ahmadreza Rofougaran Method and system for processing signals via diplexers embedded in an integrated circuit package
US8198714B2 (en) * 2008-03-28 2012-06-12 Broadcom Corporation Method and system for configuring a transformer embedded in a multi-layer integrated circuit (IC) package
US8269344B2 (en) * 2008-03-28 2012-09-18 Broadcom Corporation Method and system for inter-chip communication via integrated circuit package waveguides
US7982555B2 (en) 2008-03-28 2011-07-19 Broadcom Corporation Method and system for processing signals via power splitters embedded in an integrated circuit package
US8450846B2 (en) * 2008-06-19 2013-05-28 Broadcom Corporation Method and system for communicating via flip-chip die and package waveguides
US8384596B2 (en) * 2008-06-19 2013-02-26 Broadcom Corporation Method and system for inter-chip communication via integrated circuit package antennas
JP5310743B2 (ja) 2008-12-22 2013-10-09 富士通株式会社 電子部品の製造方法
US8238842B2 (en) * 2009-03-03 2012-08-07 Broadcom Corporation Method and system for an on-chip and/or an on-package transmit/receive switch and antenna
US8521106B2 (en) * 2009-06-09 2013-08-27 Broadcom Corporation Method and system for a sub-harmonic transmitter utilizing a leaky wave antenna
JP2011091126A (ja) * 2009-10-21 2011-05-06 Shin-Etsu Astech Co Ltd 発光装置(cobモジュール)
US8654541B2 (en) * 2011-03-24 2014-02-18 Toyota Motor Engineering & Manufacturing North America, Inc. Three-dimensional power electronics packages
CN103781283A (zh) * 2012-10-19 2014-05-07 先丰通讯股份有限公司 一种电路板制作方法
US9648753B2 (en) * 2012-12-31 2017-05-09 Amogreentech Co., Ltd. Flexible printed circuit board and method for manufacturing same
JP5874697B2 (ja) 2013-08-28 2016-03-02 株式会社デンソー 多層プリント基板およびその製造方法
TWI507906B (zh) * 2014-01-06 2015-11-11 Wistron Corp 電路板承載電流的判斷方法、以及製程廠商的篩選方法及系統
JP2015159240A (ja) * 2014-02-25 2015-09-03 矢崎総業株式会社 フレキシブルフラット回路体
CN104916729A (zh) * 2014-03-14 2015-09-16 株式会社东芝 光耦合装置
JP2015188051A (ja) * 2014-03-14 2015-10-29 株式会社東芝 光結合装置
JP6044592B2 (ja) 2014-05-29 2016-12-14 トヨタ自動車株式会社 多層配線基板及びその製造方法
DE102016109853B4 (de) * 2016-05-30 2021-08-12 Infineon Technologies Ag Chipträger und Halbleitervorrichtung mit Umverteilungsstrukturen sowie Verfahren zur Herstellung einer Umverteilungsstruktur
CN106102310A (zh) * 2016-07-29 2016-11-09 上海摩软通讯技术有限公司 电路板及其组件
US20230083970A1 (en) * 2019-03-29 2023-03-16 Essex Furukawa Magnet Wire Usa Llc Magnet wire with thermoplastic insulation
JP2022527636A (ja) * 2019-03-29 2022-06-02 エセックス フルカワ マグネット ワイヤ ユーエスエイ エルエルシー 熱可塑性絶縁体を有するマグネットワイヤ
JP2021057477A (ja) * 2019-09-30 2021-04-08 株式会社村田製作所 コイル部品の製造方法
WO2024127989A1 (ja) * 2022-12-14 2024-06-20 株式会社村田製作所 多層基板及び多層基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2684877B2 (ja) * 1991-07-17 1997-12-03 株式会社デンソー 多層基板
JPH08125339A (ja) * 1994-10-21 1996-05-17 Kyocera Corp 多層配線基板の製造方法
JPH08264956A (ja) * 1995-03-23 1996-10-11 Internatl Business Mach Corp <Ibm> 電気的接続構造
JPH09116273A (ja) * 1995-08-11 1997-05-02 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
DE19681758B4 (de) * 1996-06-14 2006-09-14 Ibiden Co., Ltd. Einseitiges Schaltkreissubstrat für mehrlagige Schaltkreisplatine, mehrlagige Schaltkreisplatine und Verfahren zur Herstellung selbiger
JP3241605B2 (ja) * 1996-09-06 2001-12-25 松下電器産業株式会社 配線基板の製造方法並びに配線基板
JPH10117069A (ja) 1996-10-08 1998-05-06 Denki Kagaku Kogyo Kk 金属ベース多層回路基板
JP3173439B2 (ja) * 1997-10-14 2001-06-04 松下電器産業株式会社 セラミック多層基板及びその製造方法
JP3355142B2 (ja) * 1998-01-21 2002-12-09 三菱樹脂株式会社 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法
US6139777A (en) * 1998-05-08 2000-10-31 Matsushita Electric Industrial Co., Ltd. Conductive paste for filling via-hole, double-sided and multilayer printed circuit boards using the same, and method for producing the same
TW436882B (en) * 1998-06-01 2001-05-28 Toshiba Corp Semiconductor device and method for manufacturing the same
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001237550A (ja) * 1999-12-14 2001-08-31 Matsushita Electric Ind Co Ltd 多層プリント配線板およびその製造方法
TWI242398B (en) * 2000-06-14 2005-10-21 Matsushita Electric Ind Co Ltd Printed circuit board and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668273B1 (ko) * 2004-08-20 2007-01-12 세이코 엡슨 가부시키가이샤 다층 구조 형성 방법, 배선 기판 및 전자 기기의 제조 방법

Also Published As

Publication number Publication date
DE10323903B4 (de) 2011-02-10
US20030222340A1 (en) 2003-12-04
KR100534548B1 (ko) 2005-12-07
CN100346678C (zh) 2007-10-31
DE10323903A1 (de) 2003-12-11
TWI221759B (en) 2004-10-01
JP2003347748A (ja) 2003-12-05
TW200307495A (en) 2003-12-01
JP3969192B2 (ja) 2007-09-05
US6848178B2 (en) 2005-02-01
CN1468048A (zh) 2004-01-14

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