JP2015188051A - 光結合装置 - Google Patents

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conductive region
terminal
layer
optical coupling
coupling device
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直也 鷹居
Naoya Takai
直也 鷹居
陽一郎 伊藤
Yoichiro Ito
陽一郎 伊藤
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Toshiba Corp
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Abstract

【課題】外部実装基板のサイズを縮小可能な光結合装置を提供する。【解決手段】光結合装置は、絶縁基板と、入力端子と、出力端子と、ダイパッド部と、受光素子と、発光素子と、を有する。絶縁基板は、第１の層と第２の層と、複数の貫通孔と、を有する。入力端子は、第１端子と第２端子とを有する。第１端子は、第１導電領域と、第２導電領域と、貫通孔の内部に設けられた貫通導電領域と、第１の渦巻き状導電領域と、を有する。第２端子は、第１導電領域と、第２導電領域と、貫通孔の内部に設けられた貫通導電領域と、第２の渦巻き状導電領域と、を有する。受光素子は、ダイパッド部に接着され、出力端子に接続される。発光素子は、受光素子の上面に接着され、第１端子の第２導電領域に接続された第１電極と、第２端子の第２導電領域に接続された第２電極と、を有する。【選択図】図１

Description

本発明の実施形態は、光結合装置に関する。
フォトカプラやフォトリレーを含む光結合装置は、発光素子を用いて入力電気信号を光信号に変換し、受光素子で受光したのち電気信号を出力することができる。このため、光結合装置は、入出力間が絶縁された状態で電気信号を伝送することができる。
半導体テスタなどの電子機器などでは、ＤＣ電圧系、ＡＣ電源系、電話回線系および制御系などの異なる電源系が１つの装置内に配置されていることが多い。しかし、異なる電源系や回路系を直接結合すると、動作不良を生じることがある。
もし、光結合装置を用いると、異なる電源間が絶縁されるので、動作不良を抑制することができる。
たとえば、半導体テスタでは、直流負荷用および交流負荷用を含む多数の光結合装置が使用される。また、半導体テスタ内の実装回路基板には、外来高周波ノイズをカットするためのフィルターやＭＣＵ（Micro Controller Unit）などから供給される所定の駆動電圧で発光素子を駆動させるための外部抵抗なども配置され、光結合装置にそれぞれ接続される。このため、実装回路基板のサイズが大きくなり、半導体テスタなどの電子機器が大型化する。
特開平１１−１８６８９２号公報
外部実装基板のサイズを縮小可能な光結合装置を提供する。
実施形態の光結合装置は、絶縁基板と、入力端子と、出力端子と、ダイパッド部と、受光素子と、発光素子と、を有する。前記絶縁基板は、第１の層と第２の層とを有し、前記第１の層の下面を第１の面とし、前記第２の層の上面を第２の面とし、複数の貫通孔が設けられる。前記入力端子は、第１端子と第２端子とを有する入力端子であって、前記第１端子は、前記第１の面に設けられた第１導電領域と、前記第２の面に設けられた第２導電領域と、前記複数の貫通孔の内部に設けられた貫通導電領域と、前記第１の層と前記第２の層との間に設けられかつ前記貫通導電領域を介して前記第１導電領域および前記第２導電領域にそれぞれ接続された第１の渦巻き状導電領域と、を有し、前記第２端子は、前記第１の面に設けられた第１導電領域と、前記第２の面に設けられた第２導電領域と、前記複数の貫通孔の内部に設けられた貫通導電領域と、前記第１の層と前記第２の層との間に設けられかつ前記貫通導電領域を介して前記第１導電領域および前記第２導電領域にそれぞれ接続された第２の渦巻き状導電領域と、を有する。前記ダイパッド部は、前記入力端子と前記出力端子との間に挟まれ、かつ前記第２の面に設けられる。前記受光素子は、前記ダイパッド部に接着され、前記出力端子に接続される。前記発光素子は、前記受光素子の上面に接着され、前記第１端子の前記第２導電領域に接続された第１電極と、前記第２端子の前記第２導電領域に接続された第２電極と、を有する。
図１（ａ）は第１の実施形態にかかる光結合装置の模式断面図、図１（ｂ）は絶縁基板に導電パターンが設けられた実装基板の模式平面図、である。 第１の実施形態にかかる光結合装置の等価回路図である。 図３（ａ）は光結合装置を応用例の構成図、図３（ｂ）は発光素子への入力電流の波形図、図３（ｃ）はＭＯＳＦＥＴのドレイン電流の波形図、である。 比較例にかかる光結合装置の等価回路である。 図５（ａ）は第２の実施形態にかかる光結合装置の模式断面図、図５（ｂ）は絶縁基板に導電パターンが設けられた実装基板の模式平面図、である。 第２の実施形態にかかる光結合装置の等価回路図である。 図７（ａ）は第３の実施形態にかかる光結合装置の模式斜視図、図７（ｂ）は模式断面図、図７（ｃ）は封止樹脂層を成型する前の模式平面図、である。 第３の実施形態の光結合装置の駆動回路の構成図である。 比較例にかかる光結合装置の応用例の構成図である。 第３の実施形態の光結合装置の変形例を説明する模式図である。 第４の実施形態にかかる光結合装置の模式平面図である。 図１２（ａ）〜（ｄ）は、ローパスフィルタの構成を表す回路図である。 第４の実施形態にかかる光結合装置の周波数に対する伝送損失依存性を表すグラフ図である。 伝送損失の測定回路の一例を表す回路図である。 比較例にかかる光結合装置の周波数に対する伝送特性依存性を表すグラフ図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は第１の実施形態にかかる光結合装置の模式断面図、図１（ｂ）は絶縁基板に導電パターンが設けられた実装基板の模式平面図、である。
光結合装置は、絶縁基板１０と、入力端子２０と、出力端子３０と、（第１）ダイパッド部４１と、受光素子６０と、発光素子５０と、を有する。
図１（ａ）は、図１（ｂ）のＡ１−Ａ２線に沿った模式断面図である。絶縁基板１０は、第１の層１０ａと第２の層１０ｂとを有し、第１の層１０ａの下面を第１の面１０ｃとし、第２の１０ｂ層の上面を第２の面１０ｄとする。絶縁基板１０には、複数の貫通孔が設けられる。
入力端子２０は、第１端子２１と第２端子２２とを有する。第１端子２１は、第１の面１０ｃに設けられた第１導電領域２１ａと、第２の面１０ｄに設けられた第２導電領域２１ｂと、複数の貫通孔の内部に設けられた貫通導電領域２１ｄと、第１の層１０ａと第２の層１０ｂとの間に設けられかつ貫通導電領域１０ｄを介して第１導電領域２１ａおよび第２導電領域２１ｂにそれぞれ接続された第１の渦巻き状導電領域２０１と、を有する。
第２端子２２は、第１の面１０ｃに設けられた第１導電領域２２ａと、第２の面１０ｄに設けられた第２導電領域２２ｂと、複数の貫通孔の内部に設けられた貫通導電領域と、第１の層と前記第２の層との間に設けられかつ貫通導電領域を介して第１導電領域および第２導電領域２２ａ、２２ｂにそれぞれ接続された第２の渦巻き状導電領域２０２と、を有する。入力端子２０の第１導電領域、出力端子３０の第１導電領域は、それぞれ表面実装の電極となる。
ダイパッド部４１は、入力端子２０と出力端子３０との間に挟まれ、かつ第２の面１０ｄに設けられる。
受光素子６０は、ダイパッド部４１に接着され、出力端子３０に接続される。受光素子６０は、フォトダイオードや受光ＩＣなどとすることができる。
発光素子５０は、受光素子６０の上面に接着され、第１電極５０ａと第２電極５０ｂとを有する。第１電極５０ａは、第１端子２１の第２導電領域２１ｂに接続される。第２電極５０ｂは、第２端子２２の第２導電領域２２ｂに接続される。発光素子５０は、ＡｌＧａＡｓやＩｎＡｌＧａＰなどからなり、７４０〜８５０ｎｍの波長の光を放出可能なＬＥＤ（Light Emitting Diode)などとすることができる。なお、発光素子５０と受光素子６０とは、透光性樹脂などからなる接着層（図示せず）を設けることができる。
封止樹脂層９０は、シリコーン樹脂などからなり、入力端子２０の第２導電領域、出力端子３０の第２導電領域、ダイパッド部４１、第２の面１０ｄ、受光素子６０、発光素子５０、第２の面、ボンディングワイヤＢＷなどを覆う保護層となる。
図２は、第１の実施形態にかかる光結合装置の等価回路図である。
第１の渦巻き状導電領域２０１および第２の渦巻き状導電領域２０２は、絶縁基板１０の第２の面１０ｂに設けられた配線パターンなどとする。なお、本図では、第１の渦巻き状導電領域２０１と、第２の渦巻き状導電領域２０２と、は、平面視で交差しないものとする。
導電領域の幅に対して第１および第２の渦巻き状導電領域２０１、２０２の長さを十分に大きくすることにより、第１および第２の渦巻き状導電領域２０１、２０２は、高周波ノイズに対して誘導性リアクタンス（インダクタンス）を示しローパスフィルタとして作用する。
入力端子２０と出力端子３０との間には、絶縁基板１０などを介して、浮遊容量Ｃ１（または寄生容量）が存在する。浮遊容量Ｃ１は、たとえば、０．５ｐＦなどである。
図３（ａ）は光結合装置を応用例の構成図、図３（ｂ）は発光素子への入力電流の波形図、図３（ｃ）はＭＯＳＦＥＴのドレイン電流の波形図、である。
光結合装置は交流負荷の制御を行うことができる。交流信号源ＳＧは、たとえば、１ＧＨｚ以上の周波数ｆ１を有するものとする。
図３（ａ）に表すように、ＬＥＤのような発光素子への入力信号はパルス電流とする。入力信号により、発光素子５０がオンする。続いて、受光素子６０の光起電力によりＭＯＳＦＥＴ７０がターンオンする。交流電圧の極性は変化すると、ＭＯＳＦＥＴ７０の電流経路が切り替わり、ＬＥＤのような発光素子５０がオンである期間、交流信号が負荷Ｒ２に供給される。すなわち、光結合装置は、フォトリレーとして動作する。
図４は、比較例にかかる光結合装置の等価回路である。
交流信号源ＳＧの周波数ｆ１が１ＧＨｚ以上と高くなると、高周波電流経路から高周波信号が外部に漏れる。数千以上の光結合装置が実装回路基板に搭載された半導体テスタでは、光結合装置の受光部５ｂから漏れた電磁波ＥＭが他の光結合装置の入力部５ａに影響を与える。また、外部から入射した電磁波ＥＭによる高周波ノイズも入力部５ａに影響を与える。
発光部５ａに入射した高周波ノイズは、光結合装置の浮遊容量Ｃ１を介して受光部５ｂに到達する。たとえば、周波数ｆ１が１０ＧＨｚであると、０．５ｐＦの浮遊容量Ｃ１の容量性リアクタンスは、３１．８Ωであるので、出力端子３０まで到達できる。このため、高周波ノイズの強度や外部負荷によって、出力信号に高周波ノイズが重畳されるなどして、出力信号波形に歪みを与えることがある。それぞれの光結合装置の入力側にローパスフィルタなどの外部周辺素子を設けると、高周波ノイズの影響が低減されるが、実装回路基板のサイズが増大する。
第１の実施形態では、絶縁基板１０内にインダクタを組み込むので光結合装置のサイズを増大させることなく実装回路基板にローパスフィルタを設けなくてもよい。このため、実装回路基板を小型化でき、その組み立て工程を簡素にできる。この結果、第１の光結合装置が多数搭載された半導体テスタは、たとえば、高速ＤＲＡＭなどを精度よくかつ高速で測定できる。
図５（ａ）は第２の実施形態にかかる光結合装置の模式断面図、図５（ｂ）は絶縁基板に導電パターンが設けられた実装基板の模式平面図、である。
光結合装置は、絶縁基板１０と、入力端子２０と、出力端子３０と、ダイパッド部４１と、受光素子６０と、発光素子５０と、を有する。
絶縁基板１０は、第１の層１０ａと第２の層１０ｂと第３の層１０ｃとを有し、第１の層１０ａの下面を第１の面１０ｃとし、第２の１０ｂ層の上面を第２の面１０ｄとする。絶縁基板１０には、複数の貫通孔が設けられる。
第１の渦巻き状導電領域２０１は、第１の層１０ａと第３の層１０ｃとの間に設けられかつ貫通導電領域を介して第１端子２１の第１導電領域２１ａおよび第２導電領域２１ｂにそれぞれ接続される。
第２の渦巻き状導電領域２０２は、第２の層１０ｂと第３の層１０ｃとの間に設けられかつ貫通導電領域を介して第２端子２２の第１導電領域２２ａおよび第２導電領域２２ｂにそれぞれ接続される。平面視にて、第１の渦巻き状導電領域２０１と、第２の渦巻き状導電領域２０２と、は交差する。
図６は、第２の実施形態にかかる光結合装置の等価回路図である。
第１の渦巻き状導電領域２０１と第２の渦巻き状導電領域２０２とは、第３の層１０ｃを間に挟んでおり、かつ空間的に近接している。このため、第１の渦巻き状導電領域２０１と第２の渦巻き状導電領域２０２との間には、浮遊容量Ｃ２を生じる。第３の層１０ｃを薄くすると浮遊容量Ｃ２を増大することができる。すなわち、入力端子２０は、絶縁基板１０の内部に、ローパス（ハイカット）フィルタを構成することができる。このため、入力端子２０と、出力端子３０と、の間の容量Ｃ１を介して、入力端子２０からの高周波ノイズが出力端子３０の側に漏れることを抑制できる。
図７（ａ）は第３の実施形態にかかる光結合装置の模式斜視図、図７（ｂ）は模式断面図、図７（ｃ）は封止樹脂層を成型する前の模式平面図、である。
光結合装置は、絶縁基板１０と、入力端子２０と、出力端子３０と、第１ダイパッド部４１と、第２ダイパッド部４０と、受光素子６０と、抵抗９２と、発光素子５０と、ＭＯＦＥＴ７０と、を有する。なお、図７（ｂ）はＡ２−Ａ２線に沿った模式断面図である。
絶縁基板１０は、第１の面１０ａと、第２の面１０ｂと、を有する。入力端子２０は、第１端子２１と第２端子２２とを有する。第１端子２１は、第１の面１０ａに設けられた第１導電領域２１ａと第２の面１０ｂに設けられた第２導電領域２１ｂとを有する。第２端子２２は、第１の面１０ａに設けられた第１導電領域２２ａと第２の面２２ｂに設けられた第２導電領域２２ｂとを有する。
出力端子３０は、第１端子３１と、第２端子３２と、を有する。第１端子３１は、第１の面１０ａに設けられた第１導電領域３１ａと、第２の面１０ｂに設けられた第２導電領域３１ｂと、を有する。第２端子３２、第１の面１０ａに設けられた第１導電領域３２ａと、第２の面１０ｂに設けられた第２導電領域３２ｂと、を有する。
第１ダイパッド部４１は、入力端子２０と出力端子３０との間に挟まれ、かつ第２の面１０ｂに設けられる。受光素子６０は、第１ダイパッド部４１に接着される。 第２ダイパッド部４０は、第１ダイパッド部４１と出力端子３０との間に挟まれ、かつ第２の面１０ｂに設けられる。
抵抗９２は、入力端子２０の第１端子２１の第２導電領域２１ｂに接着される。抵抗９０の一方の端子（裏面側）は、第２導電領域２１ｂに接続される。抵抗９２は、チップ形状とし、上下電極構造とすることができる。抵抗９２のサイズは、たとえば、０．３ｍｍ×０．３ｍｍのように小さい。絶縁基板１０のサイズは２．８ｍｍ×１．４ｍｍなどとするので、抵抗９２のサイズは十分に小さくできる。
発光素子５０は、受光素子６０の上面に接着され、第１電極５０ａと第２電極５０ｂとを有する。発光素子５０の第１電極５０ａは、抵抗９２の上面の側の他方の端とボンディングワイヤなどで接続される。また、発光素子５０の第２電極５０ｂは、第２端子２２の第２導電領域２２ｂにボンディングワイヤなどで接続される。
ＭＯＳＦＥＴ７０は、出力端子３０の第２導電領域に接続されたドレインと、受光素子６０に接続されたゲートおよびソースと、を有する。本図において、ＭＯＳＦＥＴ７０はソース・コモン接続された２つの素子を含む。このようにすると、外部負荷に高周波信号を含む交流信号を供給できる。なお、交流信号を切り替え制御しない場合、ＭＯＳＦＥＴ７０は１つでもよい。また、ＭＯＳＦＥＴは、省略してもよい。
図８は、本実施形態の光結合装置の駆動回路の構成図である。
光結合装置を駆動するＭＣＵ（Micro Controller Unit）９０の電源電圧Ｖｃｃは、たとえば、３．３、５、１２、２４Ｖなどである。第３の実施形態では、光結合装置は、抵抗９２を内蔵する。このため、ＭＣＵ９０の所定の電源電圧を光結合装置の入力端子２０に直接印加し、発光素子５０を電圧駆動をさせることができる。たとえば、ＭＣＵ９０の電源電圧Ｖｃｃが１２Ｖであり、光結合装置のトリガー電流を２０ｍＡとする。もし、発光素子５０の順方向電圧を２Ｖとすると、抵抗９２の値は、略５００Ωとすればよい。
図９は、比較例にかかる光結合装置の応用例の構成図である。
発光素子１５０は外付け抵抗１３４と直列接続される。たとえば、ＭＣＵ９０の出力電圧を１２Ｖ、外付け抵抗１３４の値を１．３ｋΩとすると、発光素子１５０を順方向電流ＩＦを８ｍＡとして駆動させることができる。この場合、実装回路基板１３５の上に配線部を設け、抵抗１３４を半田付けなどにより取り付ける。半導体テスタなど、多数の光結合装置を高密度配置することが要求される場合、外付けする周辺素子があると、実装工程が増え、かつ半導体テスタなどの電子機器が大型化する問題がある。
これに対して、第３の実施形態によれば、光結合装置の外部に外付け抵抗は不要となる。このため、光結合装置を、ＭＣＵ９０の電源電圧Ｖｃｃによりダイレクトドライブが可能となり、電子機器が小型化できる。また、発光素子５０を電圧駆動するため、発光素子５０の温度特性や経年変化が低減される。
図１０は、第３の実施形態の光結合装置の変形例を説明する模式図である。
本図は、変形例に用いる絶縁基板１０とその上に設けられた導電パターンを表す模式平面図である。入力端子２０の第１端子２１は、第２の面１０ｂにおいて、第２導電領域２１とは離間した離間領域２１ｐをさらに有する。離間領域２１ｐと、第１の面１０ａに設けられた第１導電領域２１ａとは、絶縁基板１０の設けられた貫通孔ＴＨ内の導電領域を介して接続される。抵抗は、離間領域２１ｐに接着される。抵抗の他方の端子と、発光素子の第１電極とボンディングワイヤなどで接続される。
このようにすると、抵抗、ＭＯＳＦＥＴ、受光素子、発光素子と、を覆う封止樹脂層は、絶縁基板１０の第２の面１０ｂに対して高い密着性を保つことができる。もし、金属からなる端子面と、封止樹脂層と、が接着する領域があると、その境界面から水分が入り込み抵抗や半導体素子の劣化を生じることがある。変形例では、このような劣化を抑制し、光結合装置の信頼性を高めることが容易となる。
図１１は、第４の実施形態にかかる光結合装置の模式平面図である。
なお、封止樹脂層は省略してある。光結合装置５は、絶縁基板１０と、入力端子２０と、出力端子３０と、第１ダイパッド部４１と、受光素子６０と、発光素子５０と、ローパスフィルタ３００と、を有する。
絶縁基板１０は、第１の面と、第２の面１０ｂと、を有する。入力端子２０は、第１端子２１と、第２端子２２と、とを有する。第１端子２１は第１の面に設けられた第１導電領域と第２の面１０ｂに設けられた第２導電領域２１ｂとを有し、第２端子２２は第１の面に設けられた第１導電領域と第２の面１０ｂに設けられた第２導電領域２２ｂとを有する。出力端子３０は、第１の面に設けられた第１導電領域と、第２の面１０ｂに設けられた第２導電領域３１ｂ、３２ｂと、を有する。
第１ダイパッド部４１は、入力端子２０と出力端子３０との間に挟まれ、かつ第２の面１０ｂに設けられる。受光素子６０は、第１ダイパッド部４１に半田材（図示せず）や導電性接着剤（図示せず）などで接着され、出力端子３０に接続される。発光素子５０は、受光素子６０の上面に接着される。ローパスフィルタ３００は、第２の面１０ｂに設けられ、入力端子２０と発光素子５０との間に設けられる。
また、光結合装置５は、第１ダイパッド部４１と出力端子３０との間に挟まれ、かつ第２の面１０ｂに設けられた第２ダイパッド部４０と、第２ダイパッド部４０に接着されたＭＯＳＦＥＴ７０と、を有する。ＭＯＳＦＥＴ７０は、出力端子３０の第２導電領域３１ｂ、３２ｂに接続されたドレインと、受光素子６０に接続されたゲートおよびソースと、を有するＭＯＳＦＥＴ７０と、を有する。本図において、ＭＯＳＦＥＴ７０は、コモン・ソース接続された２つの素子を含む。
図１２（ａ）〜（ｄ）は、ローパスフィルタの構成を表す回路図である。
図１２（ａ）は、図１１に表す光結合装置のローパスフィルタの構成を表す。ローパスフィルタ３００は、第１端子２１と発光素子５０の一方の端子との間に設けられた第１インダクタ３０１と、第２端子２２と発光素子５０の他方の端子との間に設けられた第２インダクタ３０２と、第１端子２１と第２端子２２とに接続されたキャパシタ３２０と、を含む。なお、第１インダクタ３０１は、図１１の第２の面１０ｂに設けられたダイパッド部４２に接着され、第２インダクタ３０２は、図１１のダイパッド部４３に接着されている。
高周波ノイズや高周波信号は、外部から入力端子２０に到達することができるが、ローパスフィルタ３００を通過することが困難である。このため、高周波ノイズや高周波信号は、浮遊容量Ｃ１を介して受光部５ｂに漏れることが抑制される。
他方、出力端子３０に接続された交流信号源の周波数が１ＧＨｚ以上と高くなると、高周波信号の一部は浮遊容量Ｃ１を介して発光部５ａに容易に漏れるようになる。但し、ローパスフィルタ３００を通過することが困難である。このため、高周波信号が入力端子２０から外部に漏れることが抑制できる。
たとえば、インダクタ３０１、３０２を高周波用チップインダクタとすると、外部実装基板にローパスフィルタを設ける必要がない。このため、外部実装基板のサイズを縮小できる。チップインダクタは、セラミック材料とコイル材料とを積層した積層構造や、セラミックコアに導線などをらせん状に巻き付けた巻線構造などとすることができる。
また、図１２（ｂ）に表すように、インダクタ３０１を、第１端子２１と発光素子５０の一方の電極との間や、第２端子２２と発光素子５０の他方の電極との間に設けてもよい。また、ローパスフィルタ３００は、図１２（ｃ）のように、第１端子２１に接続された第１インダクタ３０１と、第２端子２２に接続された第２インダクタ３０２と、を含んでもよい。さらに、図１２（ｄ）に表すように、キャパシタ３２２を発光素子５０の側に設けてもよい。
なお、発光素子５０は、図３（ｂ）に表すように、交流信号に比較して低いパルス繰り返し周波数で駆動される。すなわち、ローパスフィルタ３００は、発光素子５０の駆動パルス信号を通過させるが、高周波信号を遮断する。
図１３は、第４の実施形態にかかる光結合装置の周波数に対する伝送損失依存性を表すグラフ図である。
縦軸は伝送損失（ｄＢ）、横軸は周波数（ＧＨｚ）、である。周波数１０ＧＨｚにおいて、伝送損失は略３ｄＢと低い。すなわち、１０ＧＨｚに対応した早い立ち上がり、立ち下がり時間を有するパルスを用いてＤＲＡＭなどの高速測定が可能である。
図１４は、伝送損失の測定回路の一例を説明する回路図である。
たとえば、入力電気信号によりＬＥＤなどの発光素子をオンすると、ＭＯＳＦＥＴがオンし高周波信号源１０１から高周波信号が負荷Ｒ２に加わる。フォトリレーの出力端子間はメカニカルリレーの端子に相当する。フォトリレーの伝送損失は、導通時の挿入損失を意味する。なお、入力電力をＰ１、出力電力をＰ２とすると、伝送損失は次式で表される。

伝送損失（ｄＢ）＝−１０log（Ｐ２／Ｐ１）
図１５は、比較例にかかる光結合装置の周波数に対する伝送特性依存性を表すグラフ図である。
図４に表す比較例の光結合装置１０５は、ローパスフィルタを有していない。このため、交流信号が出力端子１３０から、浮遊容量Ｃ１を介して、入力端子１２０の側に漏れ、周波数７ＧＨｚ近傍で伝送損失が３ｄＢ増大する。このため、７ＧＨｚよりも高い周波数に対応する高速パルスでは測定精度が低下する。
第１〜第４の実施形態およびこれらに付随する変形例によれば、周辺回路素子が内蔵され、外部実装回路基板のサイズを縮小可能な光結合装置が提供される。このため、半導体テスタなどの電子機器が小型化される。また、その組み立て工程が簡素化される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
５ 光結合装置、１０、１０ａ、１０ｂ、１０ｃ 絶縁基板、２０、２１、２２ 入力端子、３０、３１、３２ 出力端子、５０ 発光素子、６０ 受光素子、４１ （第１）ダイパッド部、９０ 抵抗、２０１ 第１の渦巻き状導電領域、２０２ 第２の渦巻き状導電領域、３００ ローパスフィルタ、３０１、３０２ インダクタ、３２０、３２２ キャパシタ

Claims (10)

  1. 第１の層と第２の層とを有し、前記第１の層の下面を第１の面とし、前記第２の層の上面を第２の面とし、複数の貫通孔が設けられた絶縁基板と、
    第１端子と第２端子とを有する入力端子であって、前記第１端子は、前記第１の面に設けられた第１導電領域と、前記第２の面に設けられた第２導電領域と、前記複数の貫通孔の内部に設けられた貫通導電領域と、前記第１の層と前記第２の層との間に設けられかつ前記貫通導電領域を介して前記第１導電領域および前記第２導電領域にそれぞれ接続された第１の渦巻き状導電領域と、を有し、前記第２端子は、前記第１の面に設けられた第１導電領域と、前記第２の面に設けられた第２導電領域と、前記複数の貫通孔の内部に設けられた貫通導電領域と、前記第１の層と前記第２の層との間に設けられかつ前記貫通導電領域を介して前記第１導電領域および前記第２導電領域にそれぞれ接続された第２の渦巻き状導電領域と、を有する、入力端子と、
    出力端子と、
    前記入力端子と前記出力端子との間に挟まれ、かつ前記第２の面に設けられたダイパッド部と、
    前記ダイパッド部に接着され、前記出力端子に接続された受光素子と、
    前記受光素子の上面に接着され、前記第１端子の前記第２導電領域に接続された第１電極と、前記第２端子の前記第２導電領域に接続された第２電極と、を有する発光素子と、
    を備えた光結合装置。
  2. 第１の渦巻き状導電領域と、前記第２の渦巻き状導電領域と、は、平面視で交差しない請求項１記載の光結合装置。
  3. 前記絶縁基板は、第１の層と前記第２の層との間に第３の層をさらに有し、
    前記第１の渦巻き状導電領域は、前記第１の層と前記第３の層との間に設けられかつ前記貫通導電領域を介して前記第１端子の前記第１導電領域および前記第２導電領域にそれぞれ接続され、
    前記第２の渦巻き状導電領域は、前記第２の層と前記第３の層との間に設けられかつ前記貫通導電領域を介して前記第２端子の前記第１導電領域および前記第２導電領域にそれぞれ接続され、
    前記第１の渦巻き状導電領域と、前記第２の渦巻き状導電領域と、は、平面視で、交差する請求項１記載の光結合装置。
  4. 第１の面と、第２の面と、を有する絶縁基板と、
    第１端子と第２端子とを有する入力端子であって、前記第１端子は前記第１の面に設けられた第１導電領域と前記第２の面に設けられた第２導電領域とを有し、前記第２端子は前記第１の面に設けられた第１導電領域と前記第２の面に設けられた第２導電領域とを有する、入力端子と、
    前記第１の面に設けられた第１導電領域と、前記第２の面に設けられた第２導電領域と、を有する出力端子と、
    前記入力端子と前記出力端子との間に挟まれ、かつ前記第２の面に設けられた第１ダイパッド部と、
    前記第１ダイパッド部と前記出力端子との間に挟まれ、かつ前記第２の面に設けられた第２ダイパッド部と、
    前記第１ダイパッド部に接着され、前記出力端子に接続された受光素子と、
    前記受光素子の上面に接着され、第１電極および第２電極を有する発光素子と、
    前記入力端子の前記第２の面の側に設けられ、前記入力端子と前記発光素子とに接続された抵抗と、
    前記第２ダイパッド部に接着され、前記出力端子の前記第２導電領域に接続されたドレインと、前記受光素子に接続されたゲートおよびソースと、を有するＭＯＳＦＥＴと、
    を備えた光結合装置。
  5. 前記抵抗は、前記第１端子の前記第２導電領域または前記第２端子の前記第２導電領域に接着された請求項４記載の光結合装置。
  6. 前記出力端子は、前記絶縁基板に設けられ、前記第１導電領域と前記第２導電領域とを接続する導電貫通領域をさらに有し、
    前記第１端子または前記第２端子は、前記絶縁基板に設けられかつ前記第１導電領域と前記第２導電領域とを接続する導電貫通領域と、前記第２導電領域と離間して前記第２の面に設けられた第３導電領域と、をさらに有し、
    前記抵抗は前記第３導電領域に接着され、前記入力端子と前記発光素子とに接続された請求項５記載の光結合装置。
  7. 第１の面と、第２の面と、を有する絶縁基板と、
    第１端子と第２端子とを有する入力端子であって、前記第１端子は前記第１の面に設けられた第１導電領域と前記第２の面に設けられた第２導電領域とを有し、前記第２端子は前記第１の面に設けられた第１導電領域と前記第２の面に設けられた第２導電領域とを有する、入力端子と、
    前記第１の面に設けられた第１導電領域と、前記第２の面に設けられた第２導電領域と、を有する出力端子と、
    前記入力端子と前記出力端子との間に挟まれ、かつ前記第２の面に設けられた第１ダイパッド部と、
    前記第１ダイパッド部に接着され、前記出力端子に接続された受光素子と、
    前記受光素子の上面に接着された発光素子と、
    前記第２の面に設けられ、前記入力端子と前記発光素子との間に設けられたローパスフィルタと、
    を備えた光結合装置。
  8. 前記ローパスフィルタは、インダクタを含む請求項７記載の光結合装置。
  9. 前記ローパスフィルタは、前記入力端子の前記第１端子と前記第２端子とに接続されたキャパシタを含む請求項８記載の光結合装置。
  10. 前記第１ダイパッド部と前記出力端子との間に挟まれ、かつ前記第２の面に設けられた第２ダイパッド部と、
    前記第２ダイパッド部に接着され、前記出力端子の前記第２導電領域に接続されたドレインと、前記受光素子に接続されたゲートおよびソースと、を有するＭＯＳＦＥＴと、
    をさらに備えた請求項７〜９のいずれか１つに記載の光結合装置。
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