JP2007266493A

JP2007266493A - レーザモジュール

Info

Publication number: JP2007266493A
Application number: JP2006092067A
Authority: JP
Inventors: Akihiro Moto; 昭宏本; Katsumi Kamisaka; 勝己上坂
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2006-03-29
Filing date: 2006-03-29
Publication date: 2007-10-11
Also published as: US20070230526A1

Abstract

【課題】ジッタの少ない光出力を生成するレーザモジュールを提供する。
【解決手段】レーザモジュール１０は、半導体レーザ素子２０と、入力信号Ｖ_Ｓを受けて、半導体レーザ素子への供給電流４５をスイッチングする電流制御素子２２を有している。供給電流が流れる経路上には、インダクタ２４が配置されている。そのインダクタには、半導体レーザ素子を流れる電流Ｉ_Ｌの入力信号Ｖ_Ｓに対する比（Ｉ_Ｌ／Ｖ_Ｓ）の周波数特性のリップルを補償する補償回路２６が接続されている。
【選択図】図２

Description

この発明は、半導体レーザ素子を搭載したレーザモジュールに関する。

下記の特許文献１及び２に開示されるレーザモジュールは、レーザダイオード（以下、「ＬＤ」）に供給する電流を電界効果トランジスタ（以下、「ＦＥＴ」）によってスイッチングする、いわゆるシャント型の駆動方式を採用している。例えば、特許文献１の図４（Ｃ）に示されるように、ＬＤとｎ型のＦＥＴが並列に接続される。ＬＤのカソード及びＦＥＴのソースはグランドに、また、ＬＤのアノードとＦＥＴのドレインは、インダクタＬを介して電源Ｖｃｃに接続される。ＦＥＴのゲートには変調信号が供給される。変調信号がハイ（ＦＥＴがオンとなる）のときは、電源Ｖｃｃからの電流はほぼ全てがＦＥＴに流れ、変調信号がローのときは、ＦＥＴがオフにされるので、電流がＬＤに流れる。このように、変調信号に応じて電流がＦＥＴに分流されるか否かが決定されるので、この駆動方式はシャント駆動と呼ばれる。
特開２００５−０３３０１９号公報特開２００５−０６４４８４号公報

上記のレーザモジュールでは、電流が流れるＤＣライン上に、高周波（ＲＦ）信号を阻止するためのインダクタが配置される。しかし、このレーザモジュールは同軸型であるため、モジュール内に十分な実装スペースを確保することができず、比較的特性の劣る、サイズの小さな（インダクタンスが大きくない）インダクタしか使用することができない。このため、ＤＣラインにおける高周波信号の分離が十分ではなく、光出力のジッタの増加を招いている。

そこで、本発明は、ジッタの少ない光出力を生成するレーザモジュールを提供することを課題とする。

本発明は、半導体レーザ素子と、入力信号を受けて、半導体レーザ素子に供給される電流をスイッチングする電流制御素子と、この供給電流が流れる経路上に配置されたインダクタと、このインダクタに接続され、供給電流の入力信号に対する比の周波数特性を補償する補償回路とを備えるレーザモジュールに関する。

インダクタは、供給電流が流れる経路上で高周波信号を阻止する働きを有している。しかし、レーザモジュールのサイズによっては、インダクタンスの小さい小型のインダクタしか実装できないことがある。インダクタの高周波阻止特性が不十分だと、このインダクタを介して見込まれる寄生素子に係るものを含むインピーダンス成分の影響を陽に受けることになる。例えば、このインダクタの先に接続されているリードピン、あるいはこのリードピンと周囲環境との間に形成される寄生インピーダンス成分が顕著になってくる。その結果、入力信号に対する供給電流の比の周波数特性にリップル（脈動）が生じる。リップルが生じる周波数帯域では位相もずれており、これがレーザモジュールの光出力にジッタを生じさせる原因となる。しかし、本発明に係るレーザモジュールでは、このリップルが補償回路によって補償されるので、光出力のジッタが抑えられる。

本発明に係るレーザモジュールは同軸型であってもよい。このレーザモジュールは、半導体レーザ素子、電流制御素子、インダクタ及び補償回路を搭載するステムと、ステムを貫通し、電流が流れる経路に接続された第１のリードピンと、ステムを貫通し、電流制御素子に入力信号を供給する第２のリードピンを更に備えていてもよい。

補償回路はインダクタに直列に接続されていてもよい。補償回路のインピーダンスは、上述した周波数特性を補償する周波数特性を有していてもよい。例えば、補償回路のインピーダンスの周囲数特性は、上記のリップルの周波数帯域と重複する周波数帯域において上記のリップルと逆方向の補償用リップルを有していてもよい。ここで、逆方向の補償用リップルとは、補償すべきリップルがディップのときはピークを意味し、補償すべきリップルがピークのときはディップを意味する。

補償すべきリップルは、上記インダクタのインダクタンスが不適切なために生じる。補償すべきリップルがディップのときは、インダクタンスが不足しており、補償すべきリップルがピークのときは、インダクタンスが過大である。上記の構成によれば、補償回路のインピーダンスによってインダクタンスの過不足が補償されるので、リップルが良好に緩和される。

本発明によれば、ジッタの少ない光出力を生成するレーザモジュールを提供することができる。

以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係るレーザモジュールを示す斜視図であり、図２は、このレーザモジュールの等価回路図である。このレーザモジュール１０は同軸型であり、円板状の導電性ステム１１と、このステム１１に接続された４本のリードピン１２〜１５を有している。リードピン１２〜１４の各々は、ステム１１の貫通孔に通されており、その貫通孔は絶縁性のシールガラス１６によって封止されている。一方、リードピン１５は、抵抗溶接又はろう付けによりステム１１の下面に取り付けられており、ステム１１と電気的に導通している。レーザモジュール１０の動作時には、リードピン１５はグランド電位に接続される。

ステム１１の上面には、レーザダイオード２０（以下、「ＬＤ」）、電子チップ２１、インダクタ２４及び補償回路２６が実装されている。ＬＤ２０及び補償回路２６は、導電性のヒートシンク１９上に搭載されている。ＬＤ２０のカソードは、このヒートシンク１９を介してマウント部１７に電気的に導通する。補償回路２６は、ヒートシンク１９上に固定されたセラミックス基板４７上に実装されている。電子チップ２１には、ｎ型の電界効果トランジスタ（以下、「ＦＥＴ」）２２が設けられている。ステム１１の上面には導電性のマウント部１７も設置されており、ヒートシンク１９及び電子チップ２１はマウント部１７の側面に固定されている。マウント部１７は、ステム１１及びリードピン１５を介して接地される。

ＦＥＴ２２のゲートはリードピン１３に、ソースはマウント部１７に、ドレインはＬＤ２０のアノードに、それぞれワイヤボンディングされている。ＦＥＴ２２のソース及びＬＤ２０のカソードは、マウント部１７、ステム１１及びリードピン１５を介して接地される。したがって、ＦＥＴ２２はＬＤ２０に並列に接続されている。ＦＥＴ２２のドレインには、補償回路２６の第１の端子もワイヤボンディングされている。補償回路２６の第２の端子は、インダクタ２４にワイヤボンディングされている。

ステム１１の上面には、ＬＤ２０の光出力を検出するフォトダイオード（以下、「ＰＤ」）２３が更に設置されている。ＰＤ２３は、ステム１１の上面に設置された絶縁性のサブマウント４９上に固定されている。ＰＤ２３のアノード及びカソードのうち一方はワイヤを介してリードピン１４に接続され、他方はワイヤを介してステム１１に接続されている。

図２において、符号３２及び３３はリードピン１２の寄生インダクタンス（それぞれ０．０７４２ｎＨ及び０．２８７ｎＨ）を示し、符号３４はリードピン１２とステム１１との間の寄生容量（０．４０４ｐＦ）を示す。符号３５及び３６は、リードピン１３の寄生インダクタンス（それぞれ０．５５７ｎＨ及び０．３３７ｎＨ）を示し、符号３７はリードピン１３とステム１１との間の寄生容量（０．４３６ｐＦ）を示す。符号４１〜４３は、ボンディングワイヤに付随する寄生インダクタンス（それぞれ０．２ｎＨ、０．２ｎＨ及び２ｎＨ）を表している。符号４６はＬＤ２０の接合容量を示している。なお、リードピン１２と１３とで寄生インダクタンス及び寄生容量が異なっているのは、リードピン１３の径を他のリードピンよりも細くして、そのインピーダンスを高めているためである。

レーザモジュール１０の動作時には、レーザモジュール１０の外部の電源Ｖｃｃからリードピン１２に直流の電流４５が供給される。電流４５はインダクタ２４を通過して、ＬＤ２０とＦＥＴ２２の並列回路に供給される。一方、レーザモジュール１０の外部の回路からリードピン１３に高周波の変調信号Ｖ_Ｓが供給され、ＦＥＴ２２のゲートに入力される。ＦＥＴ２２は、この変調信号Ｖ_Ｓに応じてＬＤ２０の電流をスイッチングする。変調信号Ｖ_Ｓがハイのときは、ＦＥＴ２２がオンとなり、電源Ｖｃｃからの電流４５はほぼ全てがＦＥＴ２２に流れ、変調信号Ｖ_Ｓがローのときは、ＦＥＴ２２がオフにされるので、電流４５がＬＤに流れる。

ＦＥＴ２２のゲート及びソース間には、５０Ωの入力抵抗２３（図１では図示せず）が接続されている。入力抵抗２３は、電子チップ２１上に実装され、ＦＥＴ２２と集積化されている。入力抵抗２３は、リードピン１３からＦＥＴ２２のゲートに至る経路のインピーダンス整合を実現する。これにより、信号の減衰や反射による変調信号Ｖ_Ｓの劣化が抑制され、レーザモジュール１０の光出力波形が良好になる。

インダクタ２４は、ＬＤ２０に電流４５を供給する経路上に設けられており、高周波信号を阻止する。これにより、寄生インピーダンスやバイアス電流源からの交流ノイズ成分に起因する光出力波形の劣化が低減される。インダクタ２４としては、例えばチップインダクタを使用できる。チップインダクタとしては、いわゆるフェライトビーズインダクタと呼ばれる積層型チップインダクタや、あるいは巻線型チップインダクタを使用できる。図１に示されるように、本実施形態では、インダクタ２４の一方の電極２４ａが金属チップ２５を介して補償回路２６にワイヤボンディングされ、他方の電極２４ａは、導電性接着材を用いてリードピン１２に接続されている。

信号用のリードピン１３に入力された変調信号Ｖ_Ｓは、リードピン１３の持つ寄生インダクタンス３５、３６及び寄生容量３７から影響を受ける。リードピン１３からＦＥＴ２２のゲートまでワイヤリング長は短いので、このワイヤの寄生インダクタンスは、通常、０．２〜０．３ｎＨ程度である。ＦＥＴ２２のソースは、複数本のワイヤによってマウント部１７の側面に接続されており、それにより接地されている。この複数本のワイヤの寄生インダクタンスからの影響は十分に小さいものと想定している。

ＦＥＴ２２の負荷として補償回路２６が、電流４５の経路上でインダクタ２４と直列に接続されている。補償回路２６は、インダクタ２７、コンデンサ２９、並びに抵抗２８及び３０を有する並列共振回路である。抵抗２８及び３０は、補償回路２６のＱ値が高くなりすぎないように設置されている。抵抗２８はコンデンサ２９に対して直列に接続され、抵抗３０はインダクタ２７に対して並列に接続される。例えば、インダクタ２７のインダクタンスは１ｎＨ、コンデンサ２９の容量は２ｐＦ、抵抗２８及び３０の抵抗値はそれぞれ１０Ω及び４０Ωである。電流４５が流れる経路に抵抗を設けるのは望ましくないため、インダクタ２７には抵抗が直列に接続されていない。インダクタ２７は、例えば、スパイラルコーン形状の薄膜インダクタであり、コンデンサ２９は、例えば、絶縁体を挟む２層の配線金属からなるＭＩＭ（Metal-Insulator-Metal）コンデンサである。抵抗２８及び３０は、一般的な金属抵抗である。

以下では、レーザモジュール１０の利点を説明する。図３は、図２の回路から補償回路２６を除いた回路において、ＬＤ２０を流れる電流Ｉ_Ｌの変調信号Ｖ_Ｓに対する比（Ｉ_Ｌ／Ｖ_Ｓ）の周波数特性、すなわち、補償回路２６を有さないレーザモジュールの高周波信号透過特性を示している。図３において、縦軸はｄＢを単位とする任意軸であり、横軸は周波数をリニアスケールで表している。なお、低周波領域の特性を表すために一般的に用いられる対数スケールで横軸を表す場合には、図３の周波数特性は、高周波側に向けて−２０ｄＢ／ｄｅｃで減衰する特性となる。

図３に示されるように、この周波数特性には、４ＧＨｚ付近の周波数帯域にディップ５０（窪み）が現れている。ディップが発生する理由は次の通りである。上述のように、電流が流れる経路上には、高周波信号を阻止するためのインダクタが配置される。しかし、同軸型のレーザモジュールでは、このインダクタのために広い実装スペースを確保することが難しい。このため、比較的特性の劣る、サイズの小さな（インダクタンスが大きくない）インダクタしか使用することができず、電流の経路上における高周波信号の分離が十分ではない。この結果、リードピンの寄生インダクタンスと、シールガラスの寄生容量と、レーザモジュールの外部に配置される回路パターンに付随する寄生容量との間で共振が発生してしまう。この共振が、図３に示す高周波信号透過特性においてディップ５０を発生させると考えられる。

このほかにも、交流阻止用インダクタの寄生容量、不完全な接地、ＬＤの有する接合容量、キャリアの寿命、緩和時間など、諸々の要因によってディップが生じる。なお、緩和時間は、ＬＤの共振器内に種火となるフォトンが供給されてから、このフォトンによって誘導放出された光が共振器内を往復することでコヒーレント光になるまでの時間である。電気的にはパルス信号がＬＤに供給されて、この緩和時間の遅れを持ってレーザ光が出射する。通常は、数ＧＨｚの周波数に緩和時間が存在する。

このようなディップがある部分では位相もずれているため、ディップはＬＤ２０の光出力にジッタを生じさせる原因となる。交流阻止用に大型のインダクタを使用すれば、ディップを低減することができるが、レーザモジュールが大型化してしまい好ましくない。また、交流阻止用インダクタのインダクタンス不足を補うため、モジュール内にダンピング抵抗を設置することも考えられるが、消費電力が増してしまうので、これも好ましくない。

そこで、本実施形態では、補償回路２６をインダクタ２４に接続して、上記の周波数特性におけるディップ５０を補償する。図４は、補償回路２６のインピーダンスの周波数特性を示している。高周波領域ではインダクタ２７のインダクタンスは無限大、コンデンサ２９はショートとみなせるので、補償回路２６のインピーダンスは、抵抗２８（１０Ω）と抵抗３０（４０Ω）の並列抵抗値、すなわち８Ωとなる。逆に低周波領域では、コンデンサ２９の容量は無限大、インダクタ２７はショートとみなせるので、補償回路２６のインピーダンスは限りなく０（対数表示で−∞）に近づく。中間の周波数領域では、ＬとＣの共振作用が働くため、通常は、角周波数ωが１／（ＬＣ）^１／２の付近でインピーダンスが最大となる。インピーダンスを最大にする周波数の値（共振点）が約３ＧＨｚであり、この結果、補償回路２６のインピーダンスの周波数特性には、３ＧＨｚ付近の周波数帯域においてピーク５２が生じる。

このように、補償すべきディップ５０が発生する周波数帯域と重複する周波数帯域においてインピーダンスのピーク５２を有する補償回路２６をインダクタ２４に接続することで、インダクタ２４のインダクタンス不足を補い、高周波信号透過特性のディップを緩和することが可能となる。図５は、本実施形態のレーザモジュール１０におけるＩ_Ｌ／Ｖ_Ｓの周波数特性、すなわちレーザモジュール１０の高周波信号透過特性を示している。図３と比較すると明らかなように、４ＧＨｚ付近に現れていたディップ５０が解消していることが分かる。

更に、本発明者らは、補償回路２６によってＬＤ２０の光出力のジッタが低減することも確認した。図６は、補償回路２６の有るときと無いときの双方で１０Ｇｂｐｓの入力信号に対して取得したアイパターンを示す図である。ここで、（ａ）は、補償回路２６がないときのＬＤ２０の光出力のアイパターンを示し、（ｂ）は、補償回路２６があるときのＬＤ２０の光出力のアイパターンを示している。これらの光出力は、ＬＤ２０を流れる電流Ｉ_Ｌの波形に基づいてレート方程式を解くことにより得られる。（ｃ）及び（ｄ）は、それぞれ（ａ）及び（ｂ）の光出力を（理想的には）広帯域のＰＤによって電気信号に変換し、さらにベッセルトムソンフィルタを用いてフィルタリングすることにより得られるアイパターンを示している。（ａ）と（ｂ）、（ｃ）と（ｄ）をそれぞれ比較すると、補償回路２６が有る方が明らかにジッタを抑えられることが分かる。なお、ベッセルトムソンフィルタを挿入することでジッタ量は１２ｐｓから３ｐｓ程度に低減されている。

このように、本実施形態によれば、レーザモジュールの体積を増やしてサイズの大きな交流阻止用インダクタを使用したり、ダンピング抵抗を使用したりすることなしに、レーザモジュールの光出力のジッタを抑えることができる。

以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。

上記実施形態では、レーザモジュールの信号透過特性のディップを補償するが、本発明によればピークを補償することも可能である。以下では、ディップとピークを「リップル」（脈動）と総称する。補償回路のインピーダンスの周囲数特性は、補償すべきリップルが生じる周波数帯域と重複する周波数帯域において、補償すべきリップルと逆方向の補償用リップルを有していればよい。ここで、逆方向の補償用リップルとは、補償すべきリップルがディップのときはピークを意味し、補償すべきリップルがピークのときはディップを意味する。

補償回路２６は、補償すべきリップルの周波数帯域に含まれる周波数を共振点として有する共振回路であってもよい。このような共振回路のインピーダンスは、補償すべきリップルの周波数帯域と重複する周波数帯域においてリップルを有する。このインピーダンスのリップルが補償すべきリップルと逆方向であれば、補償すべきリップルを緩和することができる。

上記実施形態では、補償回路２６とＦＥＴ２２とを離して設置しているが、これらを電子チップ２１上で集積化してもよい。この場合、電子チップ２１は０．７ｍｍ×０．７ｍｍ程度のサイズになる。ＦＥＴ２２については、マルチフィンガゲートの形態を採用することで、その面積を小さくすることが可能である。補償回路２６の構成は上記実施形態で説明した通りでよい。入力抵抗２３もＦＥＴ２２及び補償回路２６と問題なく集積化することができる。

上記実施形態は、電流を制御する素子としてｎ型のＦＥＴ２２を使用しているが、代わりにｐ型のＦＥＴを使用してもよい。また、ＦＥＴの代わりに、バイポーラトランジスタなど、他の半導体素子を使用してもよい。

図１では、インダクタ２４からＦＥＴ２２にワイヤが延びると共に、別のワイヤがＦＥＴ２２からＬＤ２０に延びている。しかし、インダクタ２４からＬＤ２０にワイヤが延び、別のワイヤがＬＤ２０からＦＥＴ２２に延びていてもよい。ただし、実施形態の接続形態のほうが、ワイヤの持つ寄生インダクタンスがインダクタ２４のインダクタンスに加算されるため、信号透過特性のディップを補償するうえでは有利である。

本実施形態に係るレーザモジュールを示す斜視図である。レーザモジュールの等価回路図である。補償回路を有さないレーザモジュールの信号透過特性を示す図である。補償回路のインピーダンスを示す図である。補償回路を有するレーザモジュールの信号透過特性を示す図である。様々なアイパターンを示す図である。

符号の説明

１０…レーザモジュール、１１…ステム、１２〜１５…リードピン、１６…シールガラス、１７…マウント部、１９…ヒートシンク、２０…レーザダイオード、２１…電子チップ、２２…電界効果トランジスタ、２３…入力抵抗、２４…交流阻止用インダクタ、２６…補償回路、２７…インダクタ、２８、３０…抵抗、２９…コンデンサ、３２、３３、３５、３６…寄生インダクタンス、３４、３７…寄生容量、４５…供給電流、４６…接合容量、４７…セラミックス基板、４９…サブマウント、５０…ディップ、５２…ピーク

Claims

半導体レーザ素子と、
入力信号を受けて、前記半導体レーザ素子に供給される電流をスイッチングする電流制御素子と、
前記電流が流れる経路上に配置されたインダクタと、
前記インダクタに接続され、前記半導体レーザ素子に供給される前記電流の前記入力信号に対する比の周波数特性を補償する補償回路と、
を備えるレーザモジュール。
前記レーザモジュールは同軸型であり、
前記半導体レーザ素子、電流制御素子、インダクタ及び補償回路を搭載するステムと、
前記ステムを貫通し、前記経路に接続された第１のリードピンと、
前記ステムを貫通し、前記電流制御素子に前記入力信号を供給する第２のリードピンと、
を更に備えている、請求項１に記載のレーザモジュール。
前記補償回路は、前記インダクタに直列に接続されており、
前記補償回路のインピーダンスは、前記周波数特性を補償する周波数特性を有している、請求項１又は２に記載のレーザモジュール。