KR20030074482A - 평형형 고주파 디바이스, 이를 이용하는 평형형 고주파회로 및 평형특성 개선방법 - Google Patents

평형형 고주파 디바이스, 이를 이용하는 평형형 고주파회로 및 평형특성 개선방법 Download PDF

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Abstract

평형형 고주파 디바이스는 평형형 소자와 위상회로로 구성된다. 평형형 소자의 입력측은 불평형형 입출력단자로서의 기능을 하는 입력단자(IN)에 접속되고, 출력측은 평형형 입출력단자로서의 기능을 하는 출력단자(OUT1, OUT2)에 접속된다. 또, 위상회로는 출력단자의 사이에 접속된다.

Description

평형형 고주파 디바이스, 이를 이용하는 평형형 고주파 회로 및 평형특성 개선방법{BALANCED HIGH-FREQUENCY DEVICE AND BALANCE-CHARACTERISTICS IMPROVING METHOD AND BALANCED HIGH-FREQUENCY CIRCUIT USING THE SAME}
본 발명은 탄성표면파 필터 또는 고주파 증폭기 등의 평형형 고주파 디바이스, 이러한 평형형 고주파 디바이스를 이용하는 평형형 고주파 회로, 위상 회로 및 평형특성 개선 방법에 관한 것이다.
최근, 이동통신의 발전에 따라, 사용되는 디바이스의 고성능화 및 소형화가 기대되고 있다. 또한, 디바이스간의 누화(crosstalk)에 대한 잡음 특성을 개선시키기 위하여, RF단에 사용되는 필터나 반도체 소자의 평형화가 진행되어, 바람직한 평형특성을 얻고 있다. 필터에 대해서는, 탄성표면파 필터가 광범위하게 이용되고 있다. 특히, 종결합모드(longitudinally coupled-mode)형의 탄성표면파 필터는 IDT 전극의 구성에 의하여 평형형-불평형형 변환이 용이하게 실현될 수 있어, 평형형 입출력 단자를 갖는 RF단의 필터로서 손실이 작고 감쇄가 높으며 양호한 평형 특성이 기대되고 있다.
이하, 종래의 평형형 고주파 필터에 대하여 설명한다. 도 28은 종래의 평형형 고주파 디바이스(2801)를 나타낸다. 이 평형형 고주파 디바이스(2801)는 불평형형 입출력단자로서의 입력단자(IN)와 평형형 입출력 단자로서의 출력단자(OUT1, OUT2)로 구성된다.
또한, 평형형 고주파 디바이스에서는, 임피던스 정합이 필요하다. 도 29의 (a) 및 (b)는 정합회로를 갖는 종래의 평형형 고주파 디바이스의 구성을 나타낸다. 도 29의 (a)에서, 평형형 고주파 디바이스(2901)는 불평형형 입출력단자로서의 입력단자(IN)와 평형 입출력단자로서의 출력단자(OUT1, OUT2)로 구성된다. 또, 출력단자(OUT1, OUT2)의 사이에는 정합회로(2902)가 접속된다. 또, 도 29의 (b)에서, 평형형 고주파 디바이스(2903)는 불평형형 입출력단자로서의 입력단자(IN)와 평형형 입출력단자로서의 출력단자(OUT1, OUT2)로 구성된다. 또, 출력단자(OUT1, OUT2)와 접지면의 사이에는 정합회로(2904, 2905)가 각각 접속된다. 이러한 정합회로는 평형형 고주파 디바이스와 평형형 입출력단자의 특성 임피던스를 정합하는데 이용된다.
이러한 평형형 고주파 디바이스의 일예로서, 종래의 탄성표면파 필터에 대하여 설명한다. 도 30에서, 탄성표면파 필터(3001)는 압전기판(3002)상에 손가락모양의 제 1, 제 2, 제 3 인터디지털 트랜스듀서(inter-digital transducer) 전극(이하, IDT 전극이라 함)(3003, 3004, 3005)과 제 1, 제 2 반사기 전극(3006, 3007)으로 구성된다. 제 1 IDT 전극(3003)의 한 쪽의 전극 손가락모양부분은 출력단자(OUT1)에 접속되고, 제 1 IDT 전극(3003)의 다른 쪽의 전극 손가락모양부분은 출력단자(OUT2)에 접속된다. 또, 제 2, 제 3 IDT 전극(3004, 3005)의 한 쪽의 전극 손가락모양부분은 입력단자(IN)에 접속되고, 다른 쪽은 접지된다. 이상의 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 탄성표면파 필터를 실현하는 것이 가능하다. 또, 도 30의 탄성표면파 필터에서, 입출력단자의 임피던스는 각각 50Ω으로 설계되어 있다.
또한, 정합회로를 갖는 평형형 고주파 디바이스의 일예로서, 종래의 탄성표면파 필터에 대하여 설명한다. 도 31은 정합회로를 갖는 탄성표면파 필터의 구성도이다. 도 31에서, 탄성표면파 필터(3101)는 압전기판(3102)상에 제 1, 제 2, 제 3 인터디지털 트랜스듀서 전극(이하, IDT 전극이라 함)(3103, 3104, 3105)과, 제 1, 제 2 반사기 전극(3106, 3107)으로 구성된다. 제 1 IDT 전극(3103)은 2개의 분할 IDT 전극으로 분할되어, 제 1 분할 IDT 전극(3108)의 한 쪽의 전극 손가락모양부분은 출력단자(OUT1)에 접속되고, 제 2 분할 IDT 전극(3109)의 한 쪽의 전극 손가락모양부분은 출력단자(OUT2)에 접속되며, 제 1, 제 2 분할 IDT 전극의 다른 쪽의 전극 손가락모양부분은 전기적으로 접속되어 있다. 또, 제 2, 제 3 IDT 전극(3104, 3105)의 한 쪽의 전극 손가락모양부분은 입력단자(IN)에 접속되고, 다른 쪽은 접지되어 있다. 또, 출력단자 사이에는 정합회로로서 인덕터(3110)가 접속되어 있다. 이상의 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 탄성표면파 필터를 실현하는 것이 가능하다. 또, 도 31의 탄성표면파 필터에서, 입출력단자의 임피던스는 입력측이 50Ω, 출력측이 150Ω으로 설계되어 있어, 임피던스 변환의 기능을 갖는다.
도 32의 (a)∼(c)는 도 30에서 도시한 종래의 900MHz 대역의 탄성표면파 필터의 특성도이다. 도 32의 (a)∼(c)에서, 도 32의 (a)는 통과특성을, (b)는 통과대역(925MHz에서 960MHz까지)에서의 진폭평형특성을, (c)는 통과대역에서의 위상평형특성을 나타낸다. 도 32로부터 알 수 있는 바와 같이, 통과대역에서의 진폭평형특성은 -0.67dB ∼ +0.77dB, 위상평형특성은 -6.3°∼ +9.4°로 크게 열화되어 있다.
여기에서, 진폭평형특성이라는 것은 입력단자(IN) 및 출력단자(OUT1)의 신호진폭과, 입력단자(IN) 및 출력단자(OUT2)의 신호진폭과의 진폭차를 나타내는 것이며, 그 값이 0이면 평형특성의 열화는 없다. 또, 위상평형특성이라는 것은 입력단자(IN) 및 출력단자(OUT1)의 신호위상과, 입력단자(IN) 및 출력단자(OUT2)의 신호위상과의 위상차가 180°로부터 벗어남을 나타내는 것으로, 그 값이 0이면 평형특성의 열화는 없다.
그러나, 상술한 평형형 고주파 디바이스 및 그 일예로서 설명한 탄성표면파 필터에서는 중요한 전기적 특성의 하나인 평형특성의 열화가 크다는 문제 점이 있었다.
본 발명에서는, 평형형 고주파 디바이스에 관하여 열화원인을 고찰하여 평형특성의 개선 방법을 도입함으로써, 양호한 평형특성을 갖는 평형형 고주파 디바이스, 평형형 고주파 회로, 위상회로 및 평형특성 개선 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시예의 평형형 고주파 디바이스를 나타내는 블록도.
도 2는 종래의 탄성표면파 필터에 의한 평형특성의 열화를 분석하여 설명하기 위한 도면.
도 3의 (a) 및 (b)는 종래의 탄성표면파 필터의 평형특성 분석을 나타내는 특성도로서, 도 3의 (a)는 진폭에 대한 평형특성도, 도 3의 (b)는 위상에 대한 평형특성도.
도 4는 본 발명의 제 1 실시예의 평형형 고주파 디바이스의 동작을 설명하기 위한 도면.
도 5는 본 발명의 제 2 실시예의 평형형 고주파를 나타내는 블록도.
도 6은 본 발명의 제 3 실시예의 평형형 고주파 디바이스를 나타내는 블록도.
도 7의 (a) 및 (b)는 본 발명의 제 3 실시예의 평형형 고주파 디바이스의 동작을 설명하기 위한 도면.
도 8은 본 발명의 제 4 실시예의 평형형 고주파 디바이스를 나타내는 블록도.
도 9의 (a)는 본 발명의 제 4 실시예의 평형형 고주파 디바이스의 동작을 설명하기 위한 도면, 도 9의 (b)는 본 발명의 제 4 실시예의 차동모드 신호성분에 대한 위상회로의 등가회로를 나타내는 도면, 도 9의 (c)는 본 발명의 제 4 실시예의 공통모드 신호성분에 대한 위상의 등가회로를 나타내는 도면.
도 10의 (a)는 본 발명의 제 4 실시예에서의 평형형 고주파 디바이스의 동작을 설명하기 위한 도면, 도 10의 (b)는 본 발명의 제 4 실시예의 차동모드 신호성분에 대한 위상회로의 등가회로를 나타내는 도면, 도 10의 (c)는 본 발명의 제 4 실시예에서의 공통모드 신호성분에 대한 위상회로의 등가회로를 나타내는 도면.
도 11은 본 발명의 제 5 실시예로서의 평형형 고주파 디바이스를 나타내는 블록도.
도 12의 (a)는 본 발명의 제 5 실시예로서의 평형형 고주파 디바이스의 동작을 설명하기 위한 도면, 도 12의 (b)는 본 발명의 제 5 실시예로서의 차동모드 신호성분에 대한 위상회로의 등가회로를 나타내는 도면, 도 12의 (c)는 본 발명의 제 5 실시예로서의 공통모드 신호성분에 대한 위상회로의 등가회로를 나타내는 도면.
도 13의 (a)는 본 발명의 제 5 실시예로서의 평형형 고주파 디바이스의 동작을 설명하기 위한 도면, 도 13의 (b)는 본 발명의 제 5 실시예로서의 차동모드 신호성분에 대한 위상회로의 등가회로를 나타내는 도면, 도 13의 (c)는 본 발명의 제 5 실시예로서의 공통모드 신호성분에 대한 위상회로의 등가회로를 나타내는 도면.
도 14는 본 발명의 제 6 실시예로서의 평형형 고주파 디바이스를 나타내는 블록도.
도 15의 (a)는 위상회로(603)를 이용할 때의 평형형 고주파 디바이스의 통과특성도, 도 15의 (b)는 위상회로(603)를 이용할 때의 평형형 고주파 디바이스의 진폭평형특성도, 도 15의 (c)는 위상회로(603)를 이용할 때의 평형형 고주파 디바이스의 위상평형특성도.
도 16의 (a)는 위상회로(603)를 이용할 때의 평형형 고주파 디바이스의 진폭평형 특성을 나타내는 도면, 도 16의 (b)는 위상회로(603)를 이용할 때의 평형형 고주파 디바이스의 위상평형 특성을 나타내는 도면.
도 17의 (a)는 위상회로(901)를 이용할 때의 평형형 고주파 디바이스의 통과특성을 나타내는 도면, 도 17의 (b)는 위상회로(901)를 이용할 때의 평형형 고주파 디바이스의 진폭평형 특성을 나타내는 도면, 도 17의(c)는 위상회로(901)를 이용할 때의 평형형 고주파 디바이스의 위상평형 특성을 나타내는 도면.
도 18의 (a)는 위상회로(901)를 이용할 때의 평형형 고주파 디바이스의 진폭평형 특성을 나타내는 도면, 도 18의 (b)는 위상회로(901)를 이용할 때의 평형형 고주파 디바이스의 위상평형 특성을 나타내는 도면.
도 19의 (a)는 위상회로(1001)를 이용할 때의 평형형 고주파 디바이스의 통과특성을 나타내는 도면, 도 19의 (b)는 위상회로(1001)를 이용할 때의 평형형 고주파 디바이스의 진폭평형특성을 나타내는 도면, 도 19의 (c)는 위상회로(1001)를 이용할 때의 평형형 고주파 디바이스의 위상평형특성을 나타내는 도면.
도 20의 (a)는 위상회로(1001)를 이용할 때의 평형형 고주파 디바이스의 진폭평형특성을 나타내는 도면, 도 20의 (b)는 위상회로(1001)를 이용할 때의 평형형 고주파 디바이스의 위상평형특성을 나타내는 도면.
도 21의 (a)는 위상회로(601)를 이용할 때의 임피던스 특성을 나타내는 도면, 도 21의 (b)는 위상회로(2201)를 이용할 때의 임피던스 특성을 나타내는 도면.
도 22는 정합회로가 위상회로에 포함되어 있는 블록도.
도 23의 (a)는 본 발명의 제 7 실시예로서의 평형형 고주파 디바이스의 블록도, 도 23의 (b)는 정합회로를 포함하는 위상회로를 갖는 평형형 고주파 디바이스의 블록도.
도 24는 본 발명의 제 8 실시예로서의 평형형 고주파 디바이스의 블록도.
도 25는 본 발명의 제 9 실시예로서의 평형형 고주파 디바이스의 블록도.
도 26은 본 발명의 제 10 실시예로서의 평형형 고주파 디바이스의 블록도.
도 27은 본 발명의 제 11 실시예로서의 평형형 고주파 디바이스의 블록도.
도 28은 종래의 평형형 고주파 디바이스의 블록도.
도 29는 종래의 평형형 고주파 디바이스의 정합회로를 포함하는 블록도로서, 도 29의 (a)는 정합회로가 1개의 임피던스 소자로 구성되는 경우의 블록도, 도 29의 (b)는 정합회로가 2개의 임피던스 소자로 구성되는 경우의 블록도.
도 30은 종래의 탄성표면파 필터의 블록도.
도 31은 종래의 탄성표면파 필터의 정합회로를 포함하는 블록도.
도 32의 (a)는 종래의 탄성표면파 필터의 통과특성을 나타내는 도면, 도 32의 (b)는 종래의 탄성표면파 필터의 진폭특성을 나타내는 도면, 도 32의 (c)는 종래의 탄성표면파 필터의 위상평형특성을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 평형형 고주파 디바이스102 : 평형형 소자
103 ; 위상회로201 : 탄성표면파 필터
202 : 이상적인 탄성표면파 필터203, 204 : 용량성분
501 : 평형형 고주파 디바이스502 : 평형형 소자
503, 504 : 위상회로601 : 평형형 고주파 디바이스
602 : 평형형 소자603 : 위상회로
604 : 전송선로801 : 평형형 고주파 디바이스
802 : 평형형 소자803 : 위상회로
804, 805, 806 : 임피던스 소자901 : 위상회로
902, 903 : 커패시터904 : 인덕터
905 : 가상접지점1001 : 위상회로
1002, 1003 : 인덕터1004 : 커패시터
1005 : 가상접지점1101 : 평형형 고주파 디바이스
1102 : 평형형 소자1103 : 위상회로
1104, 1105, 1106 : 임피던스 소자1201 : 위상회로
1202, 1203 : 인덕터1204 : 커패시터
1205 : 접속점1301 : 위상회로
1302, 1303 : 커패시터1304 : 인덕터
1305 : 접속점1401 : 평형형 고주파 디바이스
1402 : 탄성표면파 필터1403 : 위상회로
1404 : 압전기판1405 : 제 1 IDT 전극
1406 : 제 2 IDT 전극1407 : 제 3 IDT 전극
1408 : 제 1 반사기 전극1409 : 제 2 반사기 전극
1601, 1801, 2001 : 종래의 탄성표면파 필터의 진폭평형특성 열화의 최대값
1602, 1802, 2002 : 종래의 탄성표면파 필터의 진폭평형특성 열화의 최소값
1603, 1803, 2003 : 종래의 탄성표면파 필터의 위상평형특성 열화의 최대값
1604, 1804, 2004 : 종래의 탄성표면파 필터의 위상평형특성 열화의 최소값
2101, 2102 : 대역통과 주파수의 부근을 나타내는 영역
2201 : 위상회로 2202 : 커패시터
2301 : 평형형 고주파 디바이스2302 : 위상회로
2304, 2305 : 커패시터 2306 : 인덕터
2307 : 정합회로로서의 인덕터2308 : 가상접지점
2309 : 합성 인덕터2401 : 평형형 고주파 디바이스
2402 : 탄성표면파 필터2403 : 위상회로
2404 : 압전기판2405 : 제 1 IDT 전극
2406 : 제 2 IDT 전극2407 : 제 3 IDT 전극
2408 : 제 1 반사기 전극2409 : 제 2 반사기 전극
2410 : 제 1 분할 IDT 전극2411 : 제 2 분할 IDT 전극
2501 : 평형형 고주파 디바이스2502 : 탄성표면파 필터
2503 : 위상회로2504 : 압전기판
2505 : 제 1 IDT 전극2506 : 제 2 IDT 전극
2507 : 제 3 IDT 전극2508 : 제 1 반사기 전극
2509 : 제 2 반사기 전극2601 : 평형형 고주파 디바이스
2602 : 반도체 소자2603 : 위상회로
2604a, 2604b, 2605a, 2605b : 바이폴라 트랜지스터
1606a, 2606b : 인덕터2607 : DC차단 커패시터
2608 : 바이패스 커패시터2609a, 2609b : DC차단 커패시터
2610, 2611 : 바이어스 회로2612a, 2612b : 쵸크 인덕터
2701 : 평형형 고주파 회로2702 : 송신 증폭기
2703 : 송신 필터2704 : 스위치
2705 : 안테나 2706 : 수신 필터
2707 : 수신 증폭기2708, 2709 : 평형형 전송선로
2801, 2901 : 평형형 고주파 디바이스
2902, 2904, 2905 : 정합회로2903 : 평형형 고주파 디바이스
3001 : 탄성표면파 필터3002 : 압전기판
3003 : 제 1 IDT 전극3004 : 제 2 IDT 전극
3005 : 제 3 IDT 전극3006 : 제 1 반사기 전극
3007 : 제 2 반사기 전극 3101 : 탄성표면파 필터
3102 : 압전기판3103 : 제 1 IDT 전극
3103 ; 제 2 IDT 전극3105 : 제 3 IDT 전극
3106 : 제 1 반사기 전극 3107 : 제 2 반사기 전극
3108 : 제 1 분할 IDT 전극3109 : 제 2 분할 IDT 전극
3110 : 인덕터
본원의 제 1 발명은, 신호가 입력되는 입력단자(IN)와 신호가 출력되는 출력단자(OUT1, OUT2)가 있는 평형형 소자(102)와, 위상회로(103)를 갖는 평형형 고주파 디바이스에 있어서,
적어도 상기 입력단자(IN) 또는 출력단자(OUT1, OUT2)가 평형형 입력단자 또는 평형형 출력단자(OUT1, OUT2)이고,
상기 위상회로(103)는 상기 평형형 입력단자 또는 상기 평형형 출력단자(OUT1, OUT2)의 사이에 전기적으로 접속되며,
상기 위상회로(103)는 상기 입력 및 출력되는 신호의 공통모드 신호성분을 감소시키는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 2 발명은 제 1 발명에 따른 평형형 고주파 디바이스로서,
상기 위상회로(103)는 소정의 주파수에서 공진하는 공진회로인 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 3 발명은 제 2 발명에 따른 평형형 고주파 디바이스로서,
상기 공진회로(1201)는 상기 입력 및 출력되는 신호의 공통모드 신호성분에 대하여 접지면에 직렬로 공진하는 직렬 공진회로인 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 4 발명은 제 2 발명에 따른 평형형 고주파 디바이스로서,
상기 공진회로(901)는 상기 입력 및 출력되는 신호의 차동모드 신호성분에 대하여 접지면에 병렬로 공진하는 병렬 공진회로인 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 5 발명은 제 2 발명 내지 제 4 발명 중 하나의 발명에 따른 평형형 고주파 디바이스로서,
상기 위상회로(2303)는 상기 입력 및 출력되는 신호의 차동모드 신호에 관련된 정합회로(2307)를 구비하는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 6 발명은 제 2 발명 내지 제 4 발명 중 하나의 발명에 따른 평형형 고주파 디바이스로서,
상기 위상회로(603)는 전송선로(604)를 포함하는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 7 발명은 제 6 발명에 따른 평형형 고주파 디바이스로서,
상기 전송선로(604)의 길이는, λ를 파장, n을 정수로 하는 경우에, (λ/4 + nλ)와 (3λ/4 + nλ) 사이의 범위를 갖는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 8 발명은 제 7 발명에 따른 평형형 고주파 디바이스로서,
상기 전송선로(604)의 길이는, λ를 파장, n을 정수로 하는 경우에, (3λ/8 + nλ)와 (5λ/8 + nλ) 사이의 범위를 갖는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 9 발명은 제 8 발명에 따른 평형형 고주파 디바이스로서,
상기 전송선로(604)의 길이는 실질적으로 λ/2 인 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 10 발명은 제 9 발명에 따른 평형형 고주파 디바이스로서,
상기 위상회로(603)는 상기 입력 및 출력되는 신호의 공통모드 신호성분에 대하여는 λ/4를 갖는 개방선로의 직렬 공진회로로서 동작하고, 차동모드 신호성분에 대하여는 λ/4를 갖는 단선선로의 병렬 공진회로로서 실질적으로 동작하는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 11 발명은 제 2 발명 내지 제 4 발명 중 하나의 발명에 따른 평형형 고주파 디바이스로서,
상기 위상회로(803)는 적어도 3개의 임피던스 소자를 구비하며,
상기 평형형 입력단자 또는 평형형 출력단자의 접지면에 대한 임피던스에 대하여, 상기 입력 및 출력되는 신호의 접지면에 대한 공통모드 신호성분의 임피던스가 상기 입력 및 출력되는 신호의 차동모드 신호성분의 접지면에 대한 임피던스보다 낮게 설정되는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 12 발명은 제 11 발명에 따른 평형형 고주파 디바이스로서,
상기 평형형 입력단자의 한 쪽 또는 상기 평형형 출력단자(OUT1, OUT2)의 한 쪽과 접지면 사이에 제 1 임피던스 소자(804)가 접속되고,
상기 평형형 입력단자의 다른 쪽 또는 상기 평형형 출력단자(OUT1, OUT2)의 다른 쪽과 접지면 사이에 제 2 임피던스 소자(805)가 접속되며,
상기 평형형 입력단자 또는 상기 평형형 출력단자(OUT1, OUT2)의 사이에 제 3 임피던스 소자(806)가 접속되고,
상기 제 1 및 제 2 임피던스 소자(804, 805)의 임피던스의 허수부와 상기 제 3 임피던스 소자(806)의 임피던스의 허수부는 극성이 상이한 것을 특징으로 하는평형형 고주파 디바이스이다.
본원의 제 13 발명은 제 12 발명에 따른 평형형 고주파 디바이스로서,
상기 입력 및 출력되는 신호의 차동모드 신호성분은, 상기 제 1 임피던스 소자(902)와 제 3 임피던스 소자(904)가 한 쪽이 되고 상기 제 2 임피던스 소자(903)와 제 3 임피던스 소자(904)가 다른 쪽이 되어 소정의 주파수에서 접지면에 대하여 병렬 공진회로를 형성하는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 14 발명은 제 12 발명에 따른 평형형 고주파 디바이스로서,
상기 평형형 입력단자의 한 쪽 또는 상기 평형형 출력단자(OUT1, OUT2)의 한 쪽과 접지면 사이의 임피던스와, 상기 평형형 출력단자(OUT1, OUT2)의 다른 쪽 또는 상기 평형형 출력단자의 다른 쪽과 접지면과의 임피던스는, 특성 임피던스를 Z0으로 할 때, 실질적으로 2 ×Z0 이하가 되는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 15 발명은 제 14 발명에 따른 평형형 고주파 디바이스로서,
상기 입력 및 출력되는 신호의 공통모드 신호성분의 접지면에 대한 임피던스는 특성 임피던스를 Z0으로 할 때, 실질적으로 0.5 ×Z0 이하가 되는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 16 발명은 제 11 발명에 따른 평형형 고주파 디바이스로서,
상기 평형형 입력단자 또는 상기 평형형 출력단자(OUT1, OUT2)를 사이에 제 1 임피던스 소자(1104) 및 제 2 임피던스 소자(1105)가 직렬로 접속되며,
상기 제 1 임피던스 소자(1104)와 제 2 임피던스 소자(1105) 사이의 부분은제 3 임피던스 소자(1106)를 통하여 접지되고,
상기 제 1 및 제 2 임피던스 소자(1104, 1105)의 임피던스의 허수부와 상기 제 3 임피던스 소자(1106)의 임피던스의 허수부는 극성이 상이한 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 17 발명은 제 16 발명에 따른 평형형 고주파 디바이스로서,
상기 입력 및 출력되는 신호의 공통모드 신호성분은, 상기 제 1 임피던스 소자(1202)와 상기 제 3 임피던스 소자(1204)가 한 쪽이 되고 상기 제 2 임피던스 소자(1203)와 상기 제 3 임피던스 소자(1204)가 다른 쪽이 되어 소정의 주파수에서 접지면에 대하여 직렬 공진회로를 형성하는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 18 발명은 제 1 발명 내지 제 4 발명 중 하나의 발명에 따른 평형형 고주파 디바이스로서,
상기 평형형 소자는 탄성표면파 필터(1402)이고,
상기 탄성표면파 필터(1402)는 압전기판(1404)과 이 압전기판상에 형성되는 복수의 IDT 전극(인터-디지털 트랜스듀서 전극)(1405, 1406, 1407)을 구비하며,
상기 IDT 전극의 적어도 하나(1405)는 평형형 입력단자 또는 평형형 출력단자(OUT1, OUT2)에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 19 발명은 제 18 발명에 따른 평형형 고주파 디바이스로서,
상기 탄성표면파 필터는 적어도 제 1, 제 2, 제 3 IDT 전극(1405, 1406, 1407)을 탄성표면파의 전파방향을 따라 배치된 종결합모드형의 탄성표면파 필터이고,
상기 제 1 IDT 전극(1405)의 양측에 상기 제 2, 제 3 IDT 전극(1406, 1407)이 배치되며,
상기 제 1 IDT 전극(1405)은 평형형이고, 상기 제 1 IDT 전극(1405)을 구성하는 한 쪽 또는 다른 쪽의 전극 손가락모양부분은 각각 평형형 입력단자 또는 평형형 출력단자(OUT1, OUT2)에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스.
본원의 제 20 발명은 제 18 발명에 따른 평형형 고주파 디바이스로서,
상기 탄성표면파 필터(2402)는 적어도 제 1, 제 2, 제 3 IDT 전극(2405, 2406, 2407)을 탄성표면파의 전파방향을 따라 배치된 종결합모드형의 탄성표면파 필터이고,
상기 제 1 IDT 전극(2405)의 양측에 상기 제 2, 제 3 IDT 전극(2406, 2407)이 배치되며,
상기 제 1 IDT 전극(2405)은 분할된 복수의 IDT 전극으로 구성되고,
상기 분할된 IDT 전극(2410, 2411)의 적어도 2개는 평형형 입력단자 또는 평형형 출력단자(OUT1, OUT2)에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 21 발명은 제 18 발명에 따른 평형형 고주파 디바이스로서,
상기 탄성표면파 필터(2502)는 적어도 제 1, 제 2, 제 3 IDT 전극(2505, 2506, 2507)을 탄성표면파의 전파방향을 따라 배치된 종결합모드형의 탄성표면파필터이고,
상기 제 1 IDT 전극(2505)의 양측에 상기 제 2, 제 3 IDT 전극(2506, 2507)이 배치되며,
상기 제 2 IDT 전극(2506)은 평형형 입력단자의 한 쪽 또는 평형형 출력단(O)자의 한 쪽에 접속되고,
상기 제 3 IDT 전극(2507)은 상기 평형형 입력단자의 다른 쪽 또는 상기 평형형 출력단자(OUT1, OUT2)의 다른 쪽에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 22 발명은 제 1 발명 내지 제 4 발명 중 하나의 발명에 따른 평형형 고주파 디바이스로서,
상기 평형형 소자는 반도체 소자(2602)인 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 23 발명은 제 22 발명에 따른 평형형 고주파 디바이스로서,
상기 반도체 소자(2602)는 복수의 트랜지스터로 구성되는 증폭기인 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 24 발명은 제 1 발명 내지 제 4 발명 중 하나의 발명에 따른 평형형 고주파 디바이스로서,
상기 위상회로의 적어도 일부가, 전극패턴을 복수의 유전체층상에 형성하여 상기 유전체층을 적층함으로써 형성되는 적층 디바이스에 포함되도록 구성하는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 25 발명은 제 24 발명에 따른 평형형 고주파 디바이스로서,
상기 적층 디바이스는 적어도 하나의 회로 기능을 가지며,
상기 평형형 고주파 디바이스와 상기 적층 디바이스가 조합되는 것을 특징으로 하는 평형형 고주파 디바이스이다.
본원의 제 26 발명은 평형형 고주파 회로로서,
제 1 발명 내지 제 4 발명 중 어느 한 발명에 따른 평형형 고주파 디바이스를 구비하는 것을 특징으로 하는 평형형 고주파 회로이다.
본원의 제 27 발명은 제 26 발명에 따른 평형형 고주파 회로로서,
상기 평형형 고주파 회로를 구성하는 송신 필터(2703) 및/또는 수신 필터(2706)는, 제 18 발명에 따른 평형형 고주파 디바이스를 이용하는 것을 특징으로 하는 평형형 고주파 회로이다.
본원의 제 28 발명은 제 26 발명에 따른 평형형 고주파 회로로서,
상기 평형형 고주파 회로를 구성하는 송신 증폭기 및/또는 수신 증폭기는 제 22 발명에 따른 평형형 고주파 소자를 이용하는 것을 특징으로 하는 평형형 고주파 회로이다.
본원의 제 29 발명은, 회로기판과, 상기 회로기판에 설치된 평형형 전송선로를 갖는 평형형 고주파 회로에 있어서,
제 1 발명 내지 제 4 발명 중 어느 한 발명에 따른 위상회로가 상기 평형형 전송선로 사이에 접속되는 것을 특징으로 하는 평형형 고주파 회로이다.
본원의 제 30 발명은,
신호가 입력되는 입력단자와 신호가 출력되는 출력단자를 갖는 평형형 소자의 평형형 입력단자 또는 평형형 출력단자 사이에 전기적으로 접속되는 출력단자를 구비하며, 적어도 상기 입력단자 또는 상기 출력단자는 상기 평형형 입력단자 또는 상기 평형형 출력단자가 되어, 상기 입력 및 출력되는 신호의 공통모드 신호성분을 감소시키는 것을 특징으로 하는 위상회로이다.
본원의 제 31 발명은,
신호가 입력되는 입력단자와 신호가 출력되는 출력단자를 갖는 평형형 소자의 평형형 입력단자 또는 평형형 출력단자 사이에서, 적어도 상기 입력단자 또는 상기 출력단자가 상기 평형형 입력단자 또는 상기 평형형 출력단자가 되어, 입력 및 출력되는 신호의 공통모드 신호성분을 감소시키는 공통모드 신호성분 감소 단계를 포함하는 것을 특징으로 하는 평형특성 개선방법이다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
(제 1 실시예)
이하, 본 발명의 제 1 실시예의 평형형 고주파 디바이스에 대하여 도면을 참조하여 설명한다. 도 1은 본 발명의 제 1 실시예의 평형형 고주파 디바이스의 구성을 나타낸다. 도 1에서, 평형형 고주파 디바이스(101)는 평형형 소자(102)와 위상회로(103)로 구성된다. 또, 평형형 소자(102)에서 입력측의 단자는 불평형형 입출력단자인 입력단자(IN)이고, 출력측의 단자는 평형형 입출력단자인 출력단자(OUT1, OUT2)이다. 또, 출력단자 사이에는 위상회로(103)가 접속되어 있다. 이상의 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 실현하는것이 가능하다.
우선, 평형형 고주파 디바이스의 평형특성의 열화원인에 관하여, 탄성표면파 필터를 이용하여 고찰한다. 도 30에 도시된 종래의 탄성표면파 필터에 대하여는 평형특성이 열화하는 문제점이 있었다. 여기에서는, 도 2에 나타낸 구성으로 평형특성의 해석을 행하였다. 도 2에서, 탄성표면파 필터(201)는 평형특성의 열화가 없는 이상적인 탄성표면파 필터(202)의 입력측과 출력측 사이에 용량성분(203, 204)을 접속함으로써, 탄성표면파 필터(201)의 기생성분에 의한 결합을 가정하고 있다.
도 3의 (a) 및 (b)는 이들 용량성분(203, 204)을 실질적으로 0.1pF로 설정한 때의 필터특성을 나타내며, 도 3의 (a)는 통과대역에서의 진폭평형특성을, (b)는 통과대역에서의 위상평형특성을 나타낸다. 도 3의 평형특성의 해석 결과는, 평형특성 열화의 경향에 따라 도 32에 도시된 종래의 탄성표면파 필터의 실측특성과 매우 잘 일치하고 있다. 따라서, 평형특성의 열화에 관하여는 평형형 소자의 입력단자와 출력단자와의 결합이 주요한 요인으로 고려된다.
본 발명의 제 1 실시예의 평형형 고주파 디바이스의 동작에 대하여 도면을 참조하여 설명한다. 도 4는 본 발명의 제 1 실시예의 평형형 고주파 디바이스(101)의 동작을 개략적으로 나타낸 것이다. 이 평형형 고주파 디바이스(101)의 평형특성의 열화에 관하여는 입력단자와 출력단자의 사이에 기생성분에 의한 결합이 주요 요인으로서 고려된다. 이것은 평형형 입출력단자를 흐르는 신호성분을 공통모드 신호성분과 차동모드 신호성분을 이용하여 나타낸 것에 의하여 설명할 수 있다고 생각된다. 여기서, 공통모드 신호성분이라는 것은 동위상 신호성분을 의미하며, 차동모드 신호성분이라는 것은 역위상 신호성분을 의미한다. 즉, 입력단자(IN)로부터 입력되는 신호성분 i는 평형형 소자(102)에 의하여 차동모드 신호성분 id1, id2로서 차동출력된다. 그러나, 기생성분에 의한 결합은 출력단자(OUT1, OUT2)의 각각에 차동화되지 않고 공통모드 신호성분 ic1, ic2로서 중첩하는 것으로 되어, 그 공통모드 신호성분 ic1, ic2가 평형특성의 열화의 원인으로 된다.
따라서, 본 발명은 위상회로(103)가 소정의 주파수에서 공진회로로서 동작하여 평형형 소자(102)로부터 출력단자측으로의 공통모드 신호성분 ic1, ic2의 임피던스를, 평형형 소자(102)로부터 출력단자측으로의 차동모드 신호성분 id1, id2의 임피던스보다도 낮게 함으로써 공통모드 신호성분 ic1, ic2를 저감하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명의 평형형 고주파 디바이스(101)는 위상회로(103)를 이용하여 공통모드 신호성분 ic1, ic2를 저감함으로써 평형특성이 우수한 평형형 고주파 디바이스를 실현한다.
제 1 실시예에서, 입력측단자는 불평형형 입출력단자로서의 입력단자(IN)이고, 출력측단자는 평형형 입출력단자로서의 출력단자(OUT1, OUT2)이며, 위상회로(103)는 출력단자 사이에 접속되어 있다. 그러나, 제 1 실시예는 상기와 같은 구성에 한정되지 않는다. 즉, 입력측단자가 평형형 입출력단자로서의 입력단자이고, 출력측단자가 불평형형 입출력단자로서의 출력단자이며, 위상회로(103)가 입력단자 사이에 접속되어 있어도 된다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예의 평형형 고주파 디바이스를 도면을 참조하여 설명한다. 도 5는 본 발명의 제 2 실시예의 평형형 고주파 디바이스(501)의 구성을 나타낸다. 도 5에서, 평형형 고주파 디바이스(501)는 평형형 소자(502)와 위상회로(503, 504)로 구성된다. 또, 평형형 소자(502)에서, 입력측의 단자는 평형형 입출력단자인 입력단자(IN)이고, 출력측의 단자는 평형형 입출력단자인 출력단자(OUT1, OUT2)이다. 이상의 구성에 의하여, 평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 실현하는 것이 가능하다.
본 발명의 평형형 고주파 디바이스(501)에 있어서도, 위상회로(503)가 소정의 주파수에서 공진회로로서 동작하여 평형형 소자(502)로부터 입력단자측으로의 공통모드 신호성분 ic1, ic2의 임피던스를 평형형 소자(502)로부터 입력단자측으로의 차동모드 신호성분 id1, id2의 임피던스보다 낮게 하여, 위상회로(504)가 소정의 주파수에서 공진회로로서 동작하고 평형형 소자(502)로부터 출력단자측으로의 공통모드 신호성분 ic1, ic2의 임피던스를 평형형 소자(502)로부터 출력단자측으로의 차동모드 신호성분 id1, id2의 임피던스보다 낮게 함으로써, 공통모드 신호성분 ic1, ic2를 저감하고, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예의 평형형 고주파 디바이스에 대하여 도면을 참조하여 설명한다. 여기에서는 위상회로로서 보다 구체적인 회로 구성을 나타내고 있다. 도 6은 본 발명의 제 2 실시예의 평형형 고주파 디바이스(601)의 구성을 나타낸다. 도 6에서, 평형형 고주파 디바이스(601)는 평형형 소자(602)와 위상회로(603)로 구성된다. 또, 평형형 소자(602)에서, 입력측의 단자는 불평형형 입출력단자인 입력단자(IN)이며, 출력측의 단자는 평형형 입출력단자인 출력단자(OUT1, OUT2)이다. 또, 위상회로(603)는 전송선로(604)로 구성되어 출력단자 사이에 배치된다. 전송선로(604)의 길이는 180°의 위상변이에 대응하는 λ/2(여기서, λ는 파장)이다. 또, 여기에서, λ는 통과대역내 또는 통과대역 부근에서의 주파수이다. 이상의 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 실현하는 것이 가능하다.
도면을 참조하여 평형형 고주파 디바이스(601)의 동작에 대하여 설명한다. 도 7의 (a)에 도시된 바와 같이, 입력단자(IN)로부터 평형형 소자(602)에 신호성분 i가 입력되면, 평형형 소자로부터는 공통모드 신호성분 ic1, ic2와 차동모드 신호성분 id1, id2가 출력된다. 출력단자 사이에 배치된 전송선로(604)는 공통모드 신호성분 ic1, ic2와 차동모드 신호성분 id1, id2에 대하여, 각각 상이한 동작을 수행하도록 설정된다. 즉, 도 7의 (b)에 도시된 바와 같이, 출력단자(OUT1, OUT2)의 각각에 λ/4(1/4 파장)의 개방(open)선로가 접속된 구성으로 된 직렬공진회로로서 동작하고, 출력단자의 접지면에 대한 임피던스는 거의 단락(short)이 되고, 공통모드 신호성분 ic1, ic2가 출력단자(OUT1, OUT2)로 전파되지 않는다.
또한, 차동모드 신호성분 id1, id2에 관하여는, 출력단자(OUT1, OUT2)의 각각에 λ/2의 단락선로가 접속된 구성으로 되어 병렬공진회로로서 동작하고, 출력단자의 접지면에 대한 임피던스는 거의 개방(open)으로 되어 차동모드 신호성분 id1,id2는 출력단자(OUT1, OUT2)로 전파된다.
이상 설명한 바와 같이, 본 발명의 제 3 실시예의 평형형 고주파 디바이스는 위상회로로서 전송선로(604)를 이용함으로써, 공통모드 신호성분을 저감하는 것이 가능하고, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
제 3 실시예에서, 위상회로는 전송선로로 구성하고 있다. 그러나, 위상회로의 구성은 상기 구성에 한정되지 않는다. 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다.
또한, 위상회로는 회로기판상에 전송선로 또는 칩(chip)부품을 이용하여 형성하여도 되고, 평형형 소자가 실장되는 기판이나 패키지에 내장되어도 된다. 또, 전극패턴을 복수의 유전체층상에 형성하여 그 유전체층을 적층함으로써 구성되는 적층 디바이스내에 위상회로의 일부를 구성하여도 된다. 또한, 적층 디바이스가 다른 회로기능을 갖는 구성으로 함으로써, 본 발명의 평형형 고주파 디바이스와 적층 디바이스를 일체화한 복합 디바이스로 하여, 평형형 고주파 디바이스의 다기능화 및 소형화가 실현될 수 있다.
제 3 실시예에서는, 입력단자를 불평형형으로 하고 출력단자를 평형형으로 하여 설명하였지만, 입력단자가 평형형이고 출력단자가 불평형형으로 하여도 된다. 또, 입력단자와 출력단자를 모두 평형형으로 해도 된다.
(제 4 실시예)
이하, 본 발명의 제 4 실시예의 평형형 고주파 디바이스에 대하여 도면을 참조하여 설명한다. 여기에서는, 위상회로로서 보다 구체적인 회로 구성을 나타낸다.도 8에 본 발명의 제 4 실시예의 평형형 고주파 디바이스의 구성을 나타낸다. 도 8에서, 평형형 고주파 디바이스(801)는 평형형 소자(802)와 위상회로(803)로 구성된다. 또, 평형형 소자(802)에서 입력측의 단자는 불평형형 입출력단자인 입력단자(IN)이고, 출력측의 단자는 평형형 입출력단자인 출력단자(OUT1, OUT2)이다.
위상회로(803)는 임피던스 소자(804, 805, 806)로 구성된다. 이 경우, 출력단자(OUT1, OUT2)는 각각 임피던스 소자(804, 805)를 개재하여 접지되고, 임피던스 소자(806)는 출력단자 사이에 접속되며, 위상회로(803)는 출력단자 사이에 접속되는 구성으로 된다. 여기서, 임피던스 소자(804, 805)의 임피던스는 실질적으로 동일한 값이며, 또한 임피던스 소자(806)의 임피던스의 허수부(imaginary part)는 임피던스 소자(804, 805)의 임피피던스의 허수부와 극성이 반대로 된다. 이상의 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 얻을 수 있다.
다음으로, 구체적인 임피던스 소자를 이용하여, 본 발명의 평형형 고주파 디바이스의 동작에 대하여 설명한다. 도 9의 (a) 및 (b)는 본 발명의 제 4 실시예의 평형형 고주파 디바이스의 동작 설명도이다. 도 9의 (a)에 도시된 바와 같이, 위상회로(901)는 커패시터(902, 903)와 인덕터(904)로 구성된다. 도 9의 (a)에 도시된 바와 같이, 입력단자(IN)로부터 평형형 소자(802)에 신호성분 i가 입력되면, 평형 소자로부터는, 공통모드 신호성분 ic1, ic2와 차동모드 신호성분 id1, id2가 출력된다. 여기서, 출력단자 사이에 접속되는 인덕터(904)는 차동모드 신호성분 id1,id2에 대하여 가상접지점(905)을 형성한다.
도 9의 (b)는 차동모드 신호성분 id1, id2에 대한 위상회로(901)의 등가회로를 나타낸다. 인덕터(904)가 차동모드 신호성분 id1, id2에 대하여 가상접지점(905)을 형성하기 때문에, 출력단자(OUT1)에서는 커패시터(902)와 인덕터(904)의 일부가 접지면에 대하여 병렬공진회로를 형성하고, 출력단자(OUT2)에서는 커패시터(903)와 인덕터(904)의 일부가 접지면에 대하여 병렬공진회로를 형성하게 된다. 그 병렬공진회로의 병렬공진 주파수를 통과대역내 또는 통과대역 부근이 되도록 설계함으로써, 소정의 주파수의 차동모드 신호성분 id1, id2는 접지면에 대하여 임피던스가 무한대에 가깝게 되고, 접지면에 단락되지 않고 출력단자에 전파된다. 즉, 차동모드 신호성분에 관하여는, 도 7의 (c)에 도시된 동작과 실질적으로 동일하게 된다. 도 9의 (c)는 공통모드 신호성분 ic1, ic2에 대하여 위상회로(901)의 등가회로를 나타낸다. 출력단자(OUT1, OUT2)는 공통모드 신호성분에 대하여 거의 동일한 전위를 가지며, 인덕터(904)는 공통모드 신호성분 ic1, ic2에 대하여 가상접지점을 형성하지 않으며, 출력단자(OUT1, OUT2)는 실질적으로 개방된다. 이 경우, 인덕터(904)의 일부라 함은 가상접지점(905)까지의 범위를 의미한다(도 9의 (b) 참조).
다음으로, 평형형 입출력단자(OUT1, OUT2)와 접지면의 사이에 배치되는 임피던스 소자로서의 커패시터(902, 903)의 임피던스를 충분히 작은 값으로 설계함으로써, 공통모드 신호성분 ic1, ic2는 접지면에 단락되고, 평형형 입출력단자로 전파되지 않는다.
또한, 본 발명의 제 4 실시예의 위상회로는 도 10에 도시한 구성이어도 된다. 도 10의 (a)∼(c)는 본 발명의 제 4 실시예의 평형형 고주파 디바이스의 동작 설명도이다. 도 10의 (a)에 도시된 바와 같이, 위상회로(1001)는 인덕터(1002, 1003)와 커패시터(1004)로 구성된다. 도 10의 (a)에 도시된 바와 같이, 입력단자(IN)로부터 평형형 소자(802)에 신호성분 i가 입력되면, 평형형 소자로부터는 공통모드 신호성분 ic1, ic2와 차동모드 신호성분 id1, id2가 출력된다. 여기에서, 출력단자 사이에 접속되는 커패시터(1004)는 차동모드 신호성분 id1, id2에 대하여 가상접지점(1005)을 형성한다.
도 10의 (b)는 차동모드 신호성분 id1, id2에 대하여 위상회로(1001)의 등가회로를 나타낸다. 도 10의 (b)에 도시된 바와 같이, 커패시터(1004)는 차동모드 신호성분 id1, id2에 대하여 가상접지점(1005)을 형성하기 때문에, 출력단자(OUT1)측에서는 인덕터(1002)와 커패시터(1004)의 일부가 접지면에 대하여 병렬공진회로를 형성하고, 출력단자(OUT2)측에서는 인덕터(1003)와 커패시터(1004)의 일부가 접지면에 대하여 병렬공진회로를 형성하게 되어, 그 병렬공진회로의 병렬공진 주파수가 통과대역내 또는 통과대역 부근이 되도록 설계함으로써, 소망하는 주파수의 차동모드 신호성분 id1, id2는 접지면에 대한 임피던스가 무한대에 가깝게 되며, 접지면에 단락되지 않고 출력단자로 전파된다. 즉, 차동모드 신호성분 id1, id2에 대하여는, 도 7의 (c)에서 도시한 동작과 실질적으로 동일한 동작이 수행된다. 도 10의 (c)는 공통모드 신호성분 ic1, ic2에 대하여 위상회로(1001)의 등가회로를 나타낸다. 출력단자(OUT1, OUT2)는 공통모드 신호성분에 대하여 거의 동일한 전위를 가지며, 커패시터(1004)는 공통모드 신호성분 ic1 또는 ic2에 대하여 가상접지점을 형성하지 않고, 출력단자(OUT1, OUT2)는 실질적으로 개방된 상태가 된다. 이 경우, 커패시터(1004)의 일부라 함은 가상접지점까지의 범위를 의미한다(도 10의 (b) 참조).
따라서, 평형형 입출력단자(OUT1, OUT2)와 접지면의 사이에 배치되는 임피던스 소자로서의 인덕터(1002, 1003)의 임피던스를 충분히 작은 값으로 설계함으로써, 공통모드 신호성분 ic1, ic2는 접지면에 단락되어 평형형 입출력단자로 전파되지 않는다.
이상 설명한 바와 같이, 본 발명의 제 4 실시예의 평형형 고주파 디바이스는 위상회로로 3개의 임피던스 소자를 이용함으로써, 공통모드 신호성분을 저감하는 것이 가능하고, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
제 4 실시예에서, 위상회로를 구성하는 임피던스 소자로서의 인덕터와 커패시터의 개수나 구성은 이 예에 한정되는 것이 아니다. 또한, 임피던스 소자(804, 805)의 소자값을 실질적으로 동일한 것으로 하고 있지만, 이것은 반드시 동일할 필요는 없으며, 회로구성에 따라 최적의 것을 선택하여 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다.
또한, 위상회로는 회로기판상에 전송선로 또는 칩부품을 이용하여 형성하여도 되며, 평형형 소자가 실장되는 기판이나 패키지에 내장하여도 된다. 또, 전극패턴을 복수의 유전체층상에 형성하고 그 유전체층을 적층함으로써 구성되는 적층 디바이스내에 위상회로의 일부를 구성하여도 된다. 또한, 적층 디바이스가 다른 회로기능을 갖는 구성으로 함으로써, 본 발명의 평형형 고주파 디바이스와 적층 디바이스를 일체화한 복합 디바이스로하여 평형형 고주파 디바이스의 다기능화 및 소형화를 실현할 수 있다.
제 4 실시예에는 입력단자를 불평형형으로 하고, 출력단자를 평형형으로 하는 것으로 설명하였지만, 입력단자가 평형형이고, 출력단자가 불평형형으로 하여도 된다. 또, 입력단자와 출력단자를 모두 평형형으로 해도 된다.
(제 5 실시예)
이하, 본 발명의 제 5 실시예의 평형형 고주파 디바이스에 대하여 도면을 참조하여 설명한다. 여기에서는, 위상회로에 대하여 보다 구체적인 회로구성을 나타낸다. 도 11은 본 발명의 제 5 실시예의 평형형 고주파 디바이스(1101)의 구성을 나타낸다. 도 11에서, 평형형 고주파 디바이스(1101)는 평형형 소자(1102)와 위상회로(1103)로 구성된다. 또, 평형형 소자(1102)에 있어서, 입력측의 단자는 불평형형 입출력단자인 입력단자(IN)이고, 출력측의 단자는 평형형 단자인 출력단자(OUT1, OUT2)이다.
위상회로(1103)는 임피던스 소자(1104, 1105, 1106)로 구성된다. 임피던스 소자(1104, 1105)는 출력단자 사이에 직렬로 접속되고, 임피던스 소자(1104, 1105)의 중심점(1107)은 임피던스 소자(1106)를 개재하여 접지되며, 위상회로(1103)는 출력단자를 사이에 접속되는 구성이다. 이 경우, 임피던스 소자(1106)의 임피던스의 허수부는 임피던스 소자(1104, 1105)의 임피던스의 허수부와 극성이 반대로 된다. 또, 임피던스 소자(1104, 1105)의 임피던스는 실질적으로 동일한 값이다. 이상의 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 얻을 수 있다.
다음으로, 구체적인 임피던스 소자를 이용하여, 본 발명의 평형형 고주파 디바이스의 동작에 대하여 설명한다. 도 12의 (a)∼(c)는 본 발명의 평형형 고주파 디바이스의 동작 설명도이다. 도 12의 (a)에 도시된 바와 같이, 위상회로(1201)는 인덕터(1202, 1203)와 커패시터(1204)로 구성된다. 도 12의 (a)에 도시된 바와 같이, 입력단자(IN)로부터 평형형 소자(1102)에 신호성분 i가 입력되면, 평형형 소자(1102)로부터는 공통모드 신호성분 ic1, ic2와 차동모드 신호성분 id1, id2가 출력된다. 도 12의 (b)는 차동모드 신호성분에 대하여 위상회로(1201)의 등가회로를 나타낸다. 도 12의 (b)에 도시된 바와 같이, 차동모드 신호성분 id1, id2에 대하여는 인덕터(1202)와 인덕터(1203)의 접지점(1205)이 가상접지점으로 되기 때문에, 인덕터(1202, 1203)의 값을 충분히 크게 함으로써, 접지면에 대한 임피던스를 크게 하는 것이 가능하고, 차동모드 신호성분 id1, id2는 출력단자(OUT1, OUT2)로 전파된다.
또한, 도 12의 (c)는 공통모드 신호성분에 대한 위상회로(1201)의 등가회로를 나타낸다. 도 12의 (c)에 도시된 바와 같이, 공통모드 신호성분 ic1, ic2에 대하여는, 인덕터(1202)와 인덕터(1203)의 접속점(1205)이 가상접지점으로 되지 않기 때문에, 인덕터(1202)와 커패시터(1204)의 일부, 인덕터(1203)와 커패시터(1204)의 일부가 소정의 주파수에서 직렬공진회로를 형성하는 것으로 설계함으로서, 공통모드 신호성분은 접지면에 단락되고, 출력단자(OUT1, OUT2)로 전파되지 않는다. 이 경우, 커패시터(1204)의 일부라 함은 그 한 쪽이 등가적으로 병렬접속이 되는 것을 의미한다(도 12의 (c) 참조).
또한, 본 발명의 위상회로는 도 13의 (a)∼(c)에 도시된 구성이어도 된다. 도 13의 (a)∼(c)는 본 발명의 평형형 고주파 디바이스의 동작 설명도이다. 도 13의 (a)에 도시된 바와 같이, 위상회로(1301)는 커패시터(1302, 1303)와 인덕터(1304)로 구성된다. 도 13의 (a)에 도시된 바와 같이, 입력단자(IN)로부터 평형형 소자(1102)로 신호성분 i가 입력되면, 평형형 소자(1102)로부터는 공통모드 신호성분 ic1, ic2와 차동모드 신호성분 id1, id2가 출력된다. 도 13의 (b)는 차동모드 신호성분 id1, id2에 대한 위상회로(1301)의 등가회로를 나타낸다. 도 13의 (b)에 도시된 바와 같이, 커패시터(1302)와 커패시터(1303) 사이의 접속점(1305)은 차동모드 신호성분 id1, id2에 대한 가상접지점으로서의 기능을 한다. 따라서, 커패시터(1302, 1303)의 값을 충분히 작게 함으로써, 접지면에 대한 임피던스를 증가시키는 것이 가능하고, 차동모드 신호성분을 출력단자(OUT1, OUT2)로 전파할 수 있다.
도 13의 (c)는 공통모드 신호성분 ic1, ic2에 대한 위상회로(1301)의 등가회로를 나타낸다. 도 13의 (c)에 도시된 바와 같이, 커패시터(1302)와 커패시터(1303) 사이의 접속점(1305)은 공통모드 신호성분 ic1, ic2에 대하여 가상접지점으로서의 기능을 하지 않는다. 따라서, 커패시터(1302)와 인덕터(1304)의 일부, 커패시터(1303)와 인덕터(1304)의 일부가 소정의 주파수에서 직렬공진회로를형성하도록 설계함으로써, 공통모드 신호성분은 접지면에 단락되고, 출력단자(OUT1, OUT2)로는 전파되지 않는다. 이 경우, 인덕터(1304)의 일부라 함은 그 한 쪽이 등가적으로 병렬접속됨을 의미한다(도 13의 (c) 참조).
이상 설명한 바와 같이, 본 발명의 제 5 실시예의 평형형 고주파 디바이스는 3개의 임피던스 소자를 위상회로로 사용함으로써 공통모드 신호성분을 저감할 수 있어, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
또한, 제 5 실시예에서, 위상회로를 구성하는 임피던스 소자로서의 인덕터와 커패시터의 개수나 구성은 이 예에 한정되는 것이 아니다. 또한, 임피던스 소자(1104, 1105)의 소자값을 실질적으로 동일한 것으로 하고 있지만, 이것은 반드시 동일할 필요는 없으며, 회로구성에 따라 최적의 것을 선택하여 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다.
또한, 위상회로는 회로기판상에 전송선로 또는 칩부품을 이용하여 형성하여도 되며, 평형형 소자가 실장되는 기판이나 패키지에 내장하여도 된다. 또, 전극패턴을 복수의 유전체층상에 형성하고 그 유전체층을 적층함으로써 구성되는 적층 디바이스내에 위상회로의 일부를 구성하여도 된다. 또한, 적층 디바이스가 다른 회로기능을 갖는 구성으로 함으로써, 본 발명의 평형형 고주파 디바이스와 적층 디바이스를 일체화한 복합 디바이스로하여 평형형 고주파 디바이스의 다기능화 및 소형화를 실현할 수 있다.
제 5 실시예에는 입력단자를 불평형형으로 하고, 출력단자를 평형형으로 하는 것으로 설명하였지만, 입력단자가 평형형이고, 출력단자가 불평형형으로 하여도된다. 또, 입력단자와 출력단자를 모두 평형형으로 해도 된다.
(제 6 실시예)
다음으로, 본 발명의 제 6 실시예의 평형형 고주파 디바이스를 도면을 참조하여 설명한다. 이하, 평형형 고주파 디바이스의 구체적인 구성을 탄성표면파 필터가 평형형 소자로서 이용하는 경우에 대하여 설명한다. 도 14는 본 발명의 평형형 소자의 구성을 나타낸다. 도 14에서, 평형형 고주파 디바이스(1401)는 평형형 소자로서의 기능을 하는 탄성표면파 필터(1402)와 위상회로(1403)로 구성된다. 또한, 탄성표면파 필터(1402)의 경우, 그 입력측 단자는 불평형형 입출력단자로서의 입력단자(IN)이고 출력측 단자는 평형형 입출력단자로서의 출력단자(OUT1, OUT2)가 된다. 또, 위상회로(1403)는 출력단자 사이에 접속된다.
탄성표면파 필터(1402)는 압전기판(1404)상에 제 1, 제 2, 제 3 인터디지털 트랜스듀서 전극(이하, IDT 전극이라 함)(1405, 1406, 1407)과, 제 1, 제 2 반사기 전극(1408, 1409)으로 구성된다. 제 1 IDT 전극(1405)의 한 쪽의 전극 손가락모양부분은 출력단자(OUT1)에 접속되고, 제 1 IDT 전극(1405)의 다른 쪽의 전극 손가락모양부분은 출력단자(OUT2)에 접속된다. 또, 제 2 및 제 3 IDT 전극의 한 쪽의 전극 손가락모양부분은 입력단자(IN)에 접속되고, 다른 쪽의 전극 손가락모양부분은 접지되어 있다. 이러한 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 얻을 수 있다.
다음으로, 이하, 제 6 실시예의 평형형 고주파 디바이스의 구체적인 특성을 설명한다. 도 15의 (a)∼(c)는 도 6에 도시된 위상회로(603)를 위상회로(1403)로이용할 때의 평형형 고주파 디바이스(1401)의 특성을 나타낸다. 이 경우, 위상회로(603)를 구성하는 전송선로(604)는 파장이 실질적으로 λ/2 로서, 이는 180°의 위상변이에 대응한다. 도 15의 (a)는 통과특성을 나타내고, 도 15의 (b)는 통과대역의 진폭평형특성을 나타내며, 도 15의 (c)는 통과대역의 위상평형특성을 나타낸다. 도 15의 (b) 및 (c)에서의 평형특성은 도 31에 도시된 종래의 특성과 비교하여 크게 개선되어 있으며, 이상적인 특성에 거의 가까운 특성으로 되어 있다. 또, 통과특성의 경우, 통과대역의 고역측에서의 감쇄량이 5dB 정도 개선되어 있다.
다음으로, 전송선로(604)의 길이를 변화시킨 경우에 대하여 평가를 행하였다. 도 16의 (a) 및 (b)는 전송선로(604)의 길이를 변화시킨 때의 평형특성이다. 도 16의 (a)는 진폭평형특성을 나타내고, 도 16의 (b)는 위상평형특성을 나타낸다. 또한, 도면부호 1601 및 1602는 제 6 실시예에서 탄성표면파 필터에서의 통과대역내의 진폭평형특성에서의 열화의 최대값과 최소값이다. 도면부호 1603과 1604는 제 6 실시예에서 탄성표면파의 통과대역내의 위상평형특성에서의 열화의 최대값과 최소값이다. 또, 점선은 종래의 탄성표면파의 평형특성에서의 열화의 최대값과 최소값을 나타낸다. 도 16의 (a) 및 (b)로부터, 전송선로의 길이가 실질적으로 λ/4에서 3λ/4까지의 범위인 경우 평형특성이 개선되고 있음을 알 수 있다. 또, 위상각을 실질적으로 3λ/8에서 5λ/8까지의 범위로 유지함으로써, 진폭평형특성이 실질적으로 -5dB에서 +5dB의 범위이고, 위상평형특성이 실질적으로 -0.5°에서 +0.5°의 범위로 되어 더 바람직한 평형특성을 얻을 수 있다.
다음으로, 다른 구성의 위상회로를 이용할 때의 특성을 나타낸다. 도 17의(a)∼(c)는 도 9에 도시된 위상회로(901)를 위상회로(1403)로 사용할 때의 평형형 고주파 디바이스(1401)의 특성을 나타낸다. 이 경우, 커패시터(902, 903)의 커패시턴스 Cg1, Cg2는 실질적으로 동일하기 때문에, 커패시터(902, 903)의 임피던스는 통과대역내의 주파수에서 각각 3Ω이 된다. 또, 인덕터(904)의 인덕턴스는 Cg1과 Lb/2 사이의 병렬공진주파수와 Cg2와 Lb/2 사이의 병렬공진주파수가 통과대역내로 유지하도록 설계된다.
도 17의 (a)는 통과특성을 나타내고, 도 17의 (b)는 통과대역의 진폭평형특성을 나타내며, 도 17의 (c)는 통과대역의 위상평형특성을 나타낸다. 평형특성은 도 31에 도시된 평형특성과 비교하여 크게 개선되어 있으며, 거의 이상적인 상태에 가까운 특성으로 되어 있다. 또, 통과특성의 경우, 통과대역에서의 고역측의 감쇄량이 5dB 정도 개선되어 있다.
다음으로, 커패시터(902, 903)의 임피던스가 변화한 경우의 평가를 행하였다. 도 18의 (a) 및 (b)는 커패시터(902, 903)의 임피던스를 단자의 특성 임피던스로 분할한 규격화 임피던스에 대한 평형특성을 나타낸다. 이 경우, 평형형 출력단자의 특성 임피던스는 실질적으로 50Ω이기 때문에, 각 단자의 특성 임피던스는 실질적으로 25Ω으로 설정된다. 도 18의 (a)는 진폭평형특성을 나타내고, 도 18의 (b)는 위상평형특성을 나타낸다. 또, 도면부호 1801와 1802는 제 6 실시예의 탄성표면파 필터의 통과대역에서의 진폭편형특성의 열화의 최대값과 최소값을 나타내고, 도면부호 1803과 1804는 제 6 실시예의 탄성표면파 필터의 통과대역에서의 위상평형특성의 열화의 최대값과 최소값을 나타낸다. 도 18의 (a) 및 (b)로부터 알수 있는 바와 같이, 규격화 임피던스가 2 이하의 범위에서 평형특성이 개선되어 있다.
다음으로, 또 다른 구성의 위상회로를 이용한 때의 특성을 나타낸다. 도 19의 (a)∼(c)는 위상회로(1403)로서 도 10에 도시하는 위상회로(1001)를 이용한 때의 평형형 고주파 디바이스(1401)의 특성을 나타낸다. 이 경우, 인덕터(1002, 1003)의 임피던스값 Lg1, Lg2는 실질적으로 동일한 값이며, 통과대역내 주파수에서의 그 임피던스가 실질적으로 3Ω이 되도록 설계되어 있다. 또, 커패시터(1004)의 커패시턴스 Cb는 Lg1과 2Cb, Lg2와 2Cb의 병렬공진 주파수가 통과대역내가 되도록 설계되어 있다.
도 19의 (a)는 통과특성을 나타내고, 도 19의 (b)는 통과대역의 진폭평형특성을 나타내며, 도 19의 (c)는 통과대역의 위상평형특성을 나타낸다. 도 31에 도시된 종래의 특성과 비교하여, 평형특성은 크게 개선되어 있고, 거의 이상적인 상태에 가까운 특성으로 되어 있다. 또, 통과특성에 대하여도 통과대역의 고역측의 감쇄량이 5dB 정도 개선되어 있다.
다음으로, 인덕터(1002, 1003)의 임피던스가 변화한 경우의 평가를 행하였다. 도 20의 (a) 및 (b)는 인덕터(1002, 1003)의 임피던스를 단자의 특성 임피던스로 분할한 규격화 임피던스에 대한 평형특성을 나타낸다. 이 경우, 평형형 출력단자의 특성 임피던스는 실질적으로 50Ω이기 때문에, 각 단자의 특성 임피던스는 실질적으로 25Ω으로 설정된다. 도 20의 (a)는 진폭평형특성을 나타내고, 도 20의 (b)는 위상평형특성을 나타낸다. 또, 도면부호 2001과 2002는 제 6 실시예의 탄성표면파 필터의 통과대역에서의 진폭편형특성의 열화의 최대값과 최소값을 나타내고, 도면부호 2003과 2004는 제 6 실시예의 탄성표면파 필터의 통과대역에서의 위상평형특성의 열화의 최대값과 최소값을 나타낸다.
도 20으로부터 알 수 있는 바와 같이, 규격화 임피던스가 실질적으로 2 이하의 범위에서 위상평형특성이 개선되어 있다. 또, 규격화 임피던스가 실질적으로 0.5 이하의 범위에서 진폭평형특성이 개선되어 있다. 따라서, 규격화 임피던스를 실질적으로 2 이하의 범위로 유지하는 것이 바람직하다. 더 바람직하게는, 규격화 임피던스를 실질적으로 0.5 이하의 범위로 유지함으로써 평형특성을 개선하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명의 제 6 실시예의 평형형 고주파 디바이스(1401)는 3개의 임피던스 소자를 위상회로로 사용함으로써 공통모드 신호성분을 저감할 수 있어, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
또한, 제 6 실시예에서는 위상회로로서 전송선로를 이용하는 것으로 설명하고 있지만, 그 전송선로의 길이가 실질적으로 λ/2가 되는 것이 바람직하다. 이것은 전송선로의 길이가 λ/2로부터 벗어남에 따라 위상회로가 인덕터나 커패시터로서 동작하는 것이 되어, 출력단자로부터 평형형 소자로의 통과대역 주파수(2102)의 임피던스가 정합상태로부터 벗어나기 때문이다. 예를 들어, 전송선로의 길이가 3λ/8인 경우에는, 도 21의 (a)에 도시하는 바와 같이, 통과대역(2101)의 임피던스는 유전체로 된다. 이 경우, 도 22에 도시된 바와 같이, 위상회로(2201)는 출력단자 사이에 위상회로로서의 전송선로(604)와 정합회로로서의 커패시터(2202)를 병렬로 접속하면 바람직하다. 이러한 구성에 의하여, 도 21의 (b)에 도시된 바와 같이, 출력단자측으로부터 평형형 소자로의 통과대역 부근(2102)의 임피던스는 스미스차트(Smith chart)의 중심이 되고, 임피던스정합이 실현하게 된다. 이에 의하여, 위상회로는 임피던스정합을 행하는 정합회로를 포함하는 구성이어도 된다.
또한, 전송선로의 길이가 3λ/8인 경우 그 위상각이 135°이지만, 정합회로를 부가함으로써 위상각이 180°에 근접하여, 실질적으로는 전송선로의 길이가 λ/2에 가까운 것과 등가로 된다. 따라서, 정합회로를 부가함으로써 전송선로의 길이를 짧게할 수 있으며, 소형화를 실현하는 것이 가능하게 된다.
제 6 실시예에서는 위상회로를 전송선로 또는 3개의 임피던스 소자를 이용하여 구성하고 있지만, 이 구성에 한정되는 것은 아니다. 또, 임피던스 소자로서의 인덕터와 커패시터의 개수나 구성도 이에 한정되는 것은 아니며, 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다.
또한, 위상회로는 회로기판상에 전송선로 또는 칩부품을 이용하여 형성하여도 되며, 평형형 소자가 실장되는 기판이나 패키지에 내장하여도 된다. 또, 전극패턴을 복수의 유전체층상에 형성하고 그 유전체층을 적층함으로써 구성되는 적층 디바이스내에 위상회로의 일부를 구성하여도 된다. 또한, 적층 디바이스가 다른 회로기능을 갖는 구성으로 함으로써, 본 발명의 평형형 고주파 디바이스와 적층 디바이스를 일체화한 복합 디바이스로하여 평형형 고주파 디바이스의 다기능화 및 소형화를 실현할 수 있다.
제 6 실시예에는 입력단자를 불평형형으로 하고, 출력단자를 평형형으로 하는 것으로 설명하였지만, 입력단자가 평형형이고 출력단자가 불평형형으로 하여도 되며 또, 입력단자와 출력단자를 모두 평형형으로 해도 된다.
(제 7 실시예)
이하, 본 발명의 제 7 실시예의 평형형 고주파 디바이스를 도면을 참조하여 설명한다. 정합회로가 위상회로에 포함된 구체적인 구성을 이하 설명한다. 도 23의 (a)는 본 발명의 제 7 실시예의 평형형 고주파 디바이스의 구성을 나타낸다. 도 23의 (a)에서, 평형형 고주파 디바이스(2301)는 평형형 소자(2302)와 위상회로(2303)로 구성된다. 또, 평형형 소자(2302)에서, 입력측 단자는 불평형형 입출력단자로서의 입력단자(IN)이고, 출력측 단자는 평형형 입출력단자로서의 출력단자(OUT1, OUT2)이다. 또, 위상회로(2303)는 출력단자 사이에 접속되어 있다.
위상회로(2303)는 임피던스 소자인 커패시터(2304, 2305)와 인덕터(2306)로 구성된다. 이 경우, 출력단자(OUT1, OUT2)는 각각 커패시터(2304, 2305)를 개재하여 접지되며, 인덕터(2306)는 출력단자 사이에 접속되고, 위상회로(2303)는 출력단자 사이에 접속되는 구성으로 된다. 또, 위상회로(2303)에는 정합회로로서의 인덕터(2307)가 포함된다
인덕터(2306)는 차동모드 신호성분에 대하여 가상접지점(2308)을 형성한다. 따라서, 출력단자(OUT1)에서는 커패시터(2304)와 인덕터(2306)의 일부가, 출력단자(OUT2)에서는 커패시터(2305)와 인덕터(2306)의 일부가 접지면에 대하여 병렬공진회로를 형성한다. 이 병렬공진회로의 병렬공진 주파수를 통과대역내 또는통과대역 부근이 되도록 설계함으로써, 소정의 주파수의 차동모드 신호성분은 접지면에 대하여 임피던스가 무한대에 가깝도록 하고, 접지면에 단락되지 않고 출력단자로 전파된다. 즉, 차동모드 신호성분에 대하여는 도 7의 (c)에 도시한 동작과 실질적으로 동일하게 된다.
또한, 인덕터(2306)는 공통모드 신호성분에 대하여는 가상접지점을 형성하지 않는다. 따라서, 평형형 입출력단자(OUT1, OUT2)와 접지면의 사이에 배치되는 임피던스 소자로서의 커패시터(2304, 2305)의 임피던스를 충분히 작은 값으로 설계함으로써, 공통모드 신호성분은 접지면에 단락되고, 평형형 입출력단자로 전파되지 않게 된다.
이상 설명한 바와 같이, 제 7 실시예에서 위상회로(2303)는 커패시터(2304, 2305)와 인덕터(2306)에 의하여 소정의 주파수에서 공진회로가 구성되고, 정합회로로서의 인덕터(2307)가 포함되는 구성이다. 이 경우, 공통모드 신호성분이 저감되고 우수한 평형특성을 갖는 평형형 고주파 디바이스를 실현하는 것이 가능하다.
또, 인덕터(2307)는 인덕터(2306)에 결합시키는 것도 가능하다. 즉, 인덕터(2306)와 인덕터(2307)의 합성 인덕턴스(2309)를 이용하면 충분하다. 이 경우, 인덕터(2306)와 인덕터(2307)는 병렬접속되기 때문에, 인덕터(2306, 2307)와 합성 인덕터(2309)의 인덕턴스를 각각 Lb, Lm, Lt로 하면, Lt=(Lb ×Lm)/(Lb + Lm)로 되어, 인덕턴스의 값을 작게하는 것이 가능하다. 또, 소자 개수를 저감할 수 있으며, 회로 구성의 소형화가 실현될 수 있다.
그러나, 이 경우, 소정의 주파수의 의미가 다르다. 즉, 커패시터(2304,2305)의 커패시턴스를 Cg1, Cg2로 하면, 커패시터(2304, 2305)와 인덕터(2306)로 형성되는 정합상태에서의 각각의 출력단자에서의 차동모드 신호성분의 병렬공진 주파수 f1, f2는, f1 = 1/{2π××}, f2 = 1/{2π××}가 된다. 여기에서, 정합회로로서의 인덕터(2307)를 포함시키면, 전체로서의 병렬공진 주파수 f1t, f2t는, f1t = 1/{2π××}, f2t = 1/{2π××}가 되어, 외견상으로는 소정의 주파수로부터 벗어난 것이 된다.
즉, 위상회로(2303)의 전체 병렬공진 주파수는 통과대역내 또는 통과대역 부근으로부터 인덕터(Lm)에 등가인 값만큼 벗어나게 된다. 그러나, 출력단자(OUT1)에서는 커패시터(2304)와 인덕터(2306)의 일부가, 출력단자(OUT2)에서는 커패시터(2305)와 인덕터(2306)의 일부가 접지면에 대하여 병렬공진회로를 형성하여 커패시터(2304, 2305)의 접지면에 대한 임피던스가 충분히 작으면 공통모드 신호성분이 저감될 수 있다고 하는 효과는 동일하다. 이 경우, 인덕터(2306)의 일부라 함은 가상접지면까지의 범위를 의미한다.
그러나, 제 7 실시예의 회로구성은 상기의 경우에 한정되지 않는다. 정합회로의 동작, 공진회로로서의 동작이 본 발명과 실질적으로 동일하면, 본 발명과 동일하게 우수한 평형특성을 갖는 평형형 고주파 디바이스를 실현할 수 있다.
또한, 임피던스 소자로서의 커패시터의 값 Cg1, Cg2를 실질적으로 동일하다고 하고, 임피던스 소자로서의 인덕터의 값 Lg1, Lg2를 실질적으로 동일하다고 하였지만, 이것은 반드시 동일할 필요는 없으며, 회로구성에 따라 최적으로 선택하면된다.
(제 8 실시예)
이하, 본 발명의 제 8 실시예의 평형형 고주파 디바이스에 대하여 도면을 참조하여 설명한다. 여기서는 평형형 고주파 디바이스의 구체적인 특성에 대하여, 평형형 소자로서의 탄성표면파 필터를 이용하는 경우에 대하여 설명한다. 도 24에 본 발명의 평형형 고주파 디바이스(2401)의 구성을 나타낸다. 도 24에서, 평형형 고주파 디바이스(2401)는 평형형 소자인 탄성표면파 필터(2402)와 위상회로(2403)로 구성된다. 또한, 탄성표면파 필터(2402)에 있어서, 입력측 단자는 불평형형 입출력 단자인 입력단자(IN)이고, 출력측의 단자는 평형형 입출력단자인 출력단자(OUT1, OUT2)이다. 또, 출력단자 사이에는 위상회로(2403)가 접속된다.
탄성표면파 필터(2402)는 압전기판(2404)상에 제 1, 제 2, 제 3 인터디지털 트랜스듀서 전극(이하, IDT 전극이라 함)(2405, 2406, 2407)과, 제 1, 제 2 반사기 전극(2408, 2409)으로 구성된다. 제 1 IDT 전극(2405)은 2개의 분할 IDT 전극으로 분할되고, 제 1 및 제 2 분할 IDT 전극(2410, 2411)의 한 쪽의 전극 손가락모양부분은 출력단자(OUT1, OUT2)에 접속된다. 제 1 및 제 2 분할 IDT 전극(2410, 2411)의 다른 쪽의 전극 손가락모양부분은 전기적으로 접속되며, 이들 전극 손가락모양부분은 가상접지되는 구성이다. 또, 제 2, 제 3 IDT 전극(2406, 2407)의 한 쪽의 전극 손가락모양부분은 입력단자(IN)에 접속되고, 다른 쪽은 접지된다. 이상의 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 얻을 수 있다.
본 발명의 제 8 실시예의 평형형 고주파 디바이스(2401)에 있어서도, 위상회로(2403)를 이용하여 공통모드 신호성분을 저감하는 것이 가능하고, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
제 8 실시예에 있어서, 위상회로로서는 전송선로 또는 3개의 임피던스 소자를 이용하여 구성하여도 된다. 또, 위상회로의 구성은 이것에 한정되지 않으며, 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다. 또, 임피던스 소자로서의 인덕터와 커패시터의 개수나 구성도 이것에 한정되지 않으며, 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다.
또한, 위상회로는 회로기판상에 전송선로 또는 칩부품을 이용하여 형성하여도 되며, 평형형 소자가 실장되는 기판이나 패키지에 내장하여도 된다. 또, 전극패턴을 복수의 유전체층상에 형성하고 그 유전체층을 적층함으로써 구성되는 적층 디바이스내에 위상회로의 일부를 구성하여도 된다. 또한, 적층 디바이스가 다른 회로기능을 갖는 구성으로 함으로써, 본 발명의 평형형 고주파 디바이스와 적층 디바이스를 일체화한 복합 디바이스로하여 평형형 고주파 디바이스의 다기능화 및 소형화를 실현할 수 있다.
제 8 실시예에는 입력단자를 불평형형으로 하고, 출력단자를 평형형으로 하는 것으로 설명하였지만, 입력단자가 평형형이고 출력단자가 불평형형으로 하여도 되며, 또 입력단자와 출력단자를 모두 평형형으로 해도 된다.
(제 9 실시예)
이하, 본 발명의 제 9 실시예의 평형형 고주파 디바이스에 대하여 도면을 참조하여 설명한다. 여기에서는 평형형 고주파 디바이스의 구체적인 특성에 대하여, 평형형 소자로서 탄성표면파 필터를 이용하는 경우에 대하여 설명한다. 도 25에 본 발명의 평형형 고주파 디바이스(2501)의 구성을 나타낸다. 도 25에서, 평형형 고주파 디바이스(2501)는 평형형 소자인 탄성표면파 필터(2502)와 위상회로(2503)로 구성된다. 또, 탄성표면파 필터(2502)에서, 입력측 단자는 불평형형 입출력 단자인 입력단자(IN)이고, 출력측 단자는 평형형 입출력단자인 출력단자(OUT1, OUT2)이다. 또, 출력단자 사이에는 위상회로(2503)가 접속된다.
탄성표면파 필터(2502)는 압전기판(2504)상에 제 1, 제 2, 제 3 인터디지털 트랜스듀서 전극(이하, IDT 전극이라 함)(2505, 2506, 2507)과, 제 1, 제 2 반사기 전극(2508, 2509)으로 형성된다. 제 1 IDT 전극의 한 쪽의 전극 손가락모양부분은 출력단자(OUT1)에 접속되고, 제 1 IDT 전극의 다른 쪽의 전극 손가락모양부분은 접지된다. 또, 제 2 및 제 3 IDT 전극의 한 쪽의 전극 손가락모양부분은 출력단자(OUT1, OUT2)에 접속되고, 다른 쪽의 전극 손가락모양부분은 접지되어 있다. 이러한 구성에 의하여, 불평형형-평형형 입출력단자를 갖는 평형형 고주파 디바이스를 얻을 수 있다.
본 발명의 제 9 실시예의 평형형 고주파 디바이스(2501)에 있어서도, 위상회로(2503)를 이용하여 공통모드 신호성분을 저감하는 것이 가능하고, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
제 9 실시예에 있어서, 위상회로로서 전송선로 또는 3개의 임피던스 소자를 이용하여 구성하여도 된다. 또, 위상회로의 구성은 이것에 한정되지 않으며, 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다. 또, 임피던스 소자로서의 인덕터와 커패시터의 개수나 구성도 이것에 한정되지 않으며, 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다.
또한, 위상회로는 회로기판상에 전송선로 또는 칩부품을 이용하여 형성하여도 되며, 평형형 소자가 실장되는 기판이나 패키지에 내장하여도 된다. 또, 전극패턴을 복수의 유전체층상에 형성하고 그 유전체층을 적층함으로써 구성되는 적층 디바이스내에 위상회로의 일부를 구성하여도 된다. 또한, 적층 디바이스가 다른 회로기능을 갖는 구성으로 함으로써, 본 발명의 평형형 고주파 디바이스와 적층 디바이스를 일체화한 복합 디바이스로하여 평형형 고주파 디바이스의 다기능화 및 소형화를 실현할 수 있다.
제 9 실시예에는 입력단자를 불평형형으로 하고, 출력단자를 평형형으로 하는 것으로 설명하였지만, 입력단자가 평형형이고, 출력단자가 불평형형으로 하여도 되며, 또 입력단자와 출력단자를 모두 평형형으로 해도 된다.
(제 10 실시예)
이하, 본 발명의 제 10 실시예의 평형형 고주파 디바이스에 대하여 도면을 참조하여 설명한다. 도 26은 본 발명의 제 10 실시예의 평형형 고주파 디바이스(2601)의 구성을 나타낸다. 도 26에서, 평형형 고주파 디바이스의 구체적인 구성에 대하여는 반도체 소자를 평형형 소자로서 이용하는 경우에 대하여 설명한다. 도 26에서, 평형형 고주파 디바이스(2601)는 평형형 소자인 반도체 소자(2602)와 위상회로(2603, 2608)로 구성된다. 또한, 반도체 소자(2602)의 경우,입력측 단자는 평형형 입출력단자인 입력단자(IN1, IN2)이고, 출력측 단자는 평형형 단자인 출력단자(OUT1, OUT2)이다. 또, 위상회로(2603)는 입력단자 사이에 접속되고, 위상회로(2608)는 출력단자 사이에 접속된다.
다음으로, 반도체 소자(2602)의 구성을 이하 설명한다. 도면부호 2604a, 2604b, 2605a, 2605b는 바이폴라 트랜지스터이고, 2606a, 2606b는 인덕터이다. 입력단자(IN1)는 DC차단 커패시터(2607a)를 통하여 바이폴라 트랜지스터(2604a)의 베이스에 접속되고, 입력단자(IN2)는 DC차단 커패시터(2607b)를 통하여 바이폴라 트랜지스터(2604b)의 베이스에 접속된다. 바이폴라 트랜지스터(2604a, 2604b)의 콜렉터는 바이폴라 트랜지스터(2605a, 2605b)의 에미터에 접속되고, 바이폴라 트랜지스터(2605a, 2605b)의 콜렉터는 DC차단 커패시터(2609a, 2609b)를 통하여 출력단자(OUT1, OUT2)에 접속된다. 바이폴라 트랜지스터(2604a, 2604b)의 에미터는 인덕터(2606a, 2606b)를 통하여 접지된다. 바이어스 회로(2610)는 바이폴라 트랜지스터(2604a, 2604b)의 베이스에 바이어스 전류를 공급한다. 바이어스 회로(2611)는 바이폴라 트랜지스터(2605a, 2605b)의 베이스에 바이어스 전류를 공급한다. 전원전압 Vcc는 쵸크 인덕터(2912a, 2912b)를 통하여 바이폴라 트랜지스터(2605a, 2605b)의 콜렉터에 공급된다. 이러한 구성에 의하여, 평형형 반도체 소자는 증폭기로서 동작한다.
본 발명의 제 10 실시예의 평형형 고주파 디바이스(2601)에서도, 위상회로(2603)를 이용함으로써, 공통모드 신호성분을 저감하는 것이 가능하고, 평형특성이 우수한 평형형 고주파 디바이스를 실현하는 것이 가능하다.
제 10 실시예에 있어서, 위상회로로서는 전송선로 또는 3개의 임피던스 소자를 이용하여 형성하여도 된다. 또, 위상회로의 구성은 이것에 한정되지 않으며, 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다. 또, 임피던스 소자로서의 인덕터와 커패시터의 개수나 구성도 이것에 한정되지 않으며, 위상회로로서 동작하는 구성이면 본 발명과 동일한 효과를 얻을 수 있다.
또한, 위상회로를 형성하는 경우에는, 회로기판상에 전송선로 또는 칩부품을 이용하여 형성하여도 되며, 평형형 소자가 실장되는 기판이나 패키지에 내장하여도 된다. 또, 전극패턴을 복수의 유전체층상에 형성하고 그 유전체층을 적층함으로써 구성되는 적층 디바이스내에 위상회로의 일부를 형성하여도 된다. 또한, 적층 디바이스가 다른 회로기능을 갖도록 형성함으로써, 본 발명의 평형형 고주파 디바이스와 적층 디바이스를 일체화한 복합 디바이스로하여 평형형 고주파 디바이스의 다기능화 및 소형화를 실현할 수 있다.
제 10 실시예에는 입력단자와 출력단자를 평형형인 것으로 설명하였지만, 입력단자와 출력단자 중 하나의 단자를 불평형형으로 하고 다른 단자를 평형형으로 해도 된다.
또한, 제 10 실시예에서, 반도체 소자는 4개의 바이폴라 트랜지스터를 이용하여 형성되는 것으로 하였지만, 이것에 한정되는 것은 아니다.
또한, 제 10 실시예에서, 반도체 소자(2602)는 증폭기인 것으로 설명하였지만, 반도체 소자(2602)는 증폭기에 한정되지 않으며, 반도체 소자(2602)는 혼합기(mixer) 또는 발진기로 형성해도 된다. 요컨대, 반도체 소자(2602)가 평형형단자를 갖는 것이면 된다.
(제 11 실시예)
이하, 본 발명의 제 11 실시예의 평형형 고주파 회로에 대하여 도면을 참조하여 설명한다. 도 27은 본 발명의 평형형 소자를 이용하는 평형형 고주파 회로(2701)의 블록도이다. 도 27에서, 송신회로로부터 출력되는 출력신호는 송신 증폭기(2702), 송신 필터(2703) 및 스위치(2704)를 통하여 안테나(2705)로부터 송신된다. 또, 안테나(2705)를 통하여 수신되는 입력신호는 스위치(2704), 수신 필터(2706) 및 수신 증폭기(2707)를 통하여 수신회로에 입력된다. 이 경우, 송신 증폭기(2702)는 평형형이고, 스위치(2704)는 불평형형이기 때문에, 송신 필터(2703)는 불평형형-평형형 입출력단자를 갖는 구성으로 된다. 또, 수신 증폭기(2707)는 평형형이고 스위치(2704)는 불평형형이기 때문에, 수신 필터(2706)는 불평형형-평형형 입출력단자를 갖는 구성으로 된다.
본 발명의 평형형 소자를 평형형 고주파 회로(2701)의 송신 필터(2703) 또는 수신 필터(2706)에, 본 발명의 평형형 고주파 디바이스를 송신 증폭기(2702) 또는 수신 증폭기(2707)에 적용함으로써, 평형특성의 열화에 의한 송신시의 변조 정밀도의 열화를 억제하는 것이 가능하고, 평형특성의 열화에 의한 수신시의 감도 열화를 억제하는 것이 가능하여, 고성능의 평형형 고주파 회로를 실현하는 것이 가능하다.
또한, 스위치(2704)가 평형형이고 송신 증폭기(2702) 또는 수신 증폭기(2707)가 불평형형인 경우에는, 송신 필터(2703) 또는 수신 필터(2706)의 평형형과 불평형형의 입출력단자를 교체함으로써 동일한 효과를 얻을 수 있다.
평형형 고주파 회로(2701)에 있어서, 송신과 수신을 교환하는 수단으로서 스위치(2704)를 이용하여 설명하였지만, 이것은 공용기(shared unit)로 해도 된다.
또한, 제 11 실시예의 평형형 고주파 회로에서 회로기판상에 본 발명의 위상회로를 형성하여도 된다. 예를 들어, 도 27에서, 회로기판상의 평형형 전송선로(2708, 2709)의 사이에 형성함으로써, 공통모드 신호성분의 누화에 의한 평형특성의 열화를 억제하여 우수한 평형형 고주파 회로를 실현할 수 있다.
또한, 본 발명의 실시예들에서 평형형 고주파 디바이스로서 탄성표면파 필터 또는 반도체 소자를 이용하는 것으로 설명하였지만, 본 발명은 상기의 설명에 한정되지 않으며 평형 동작하는 다른 디바이스에도 적용될 수 있다.
또한, 고주파 신호를 처리하기 위한 디바이스에 대하여는, 주파수가 높아질수록 기생성분이 크게 되어 누화 등에 의한 공통모드 신호성분이 증가하고 평형특성의 열화가 보다 크게 된다. 따라서, 본 발명의 평형형 고주파 디바이스에 대하여는, 주파수가 높을수록 그 효과도 크고, 또한 위상회로를 형성하는 전송선로 또는 임피던스 소자의 소자크기를 소형화할 수 있다.
이상의 설명으로부터, 본 발명에 의하면, 양호한 평형 특성을 갖는 평형형 고주파 디바이스, 평형형 고주파 회로, 위상회로 및 평형특성 개선 방법을 제공할 수 있다.

Claims (31)

  1. 신호가 입력되는 입력단자와 신호가 출력되는 출력단자가 있는 평형형 소자와, 위상회로를 갖는 평형형 고주파 디바이스에 있어서,
    적어도 상기 입력단자 또는 출력단자가 평형형 입력단자 또는 평형형 출력단자이고,
    상기 위상회로는 상기 평형형 입력단자 또는 상기 평형형 출력단자의 사이에 전기적으로 접속되며,
    상기 위상회로는 상기 입력 및 출력되는 신호의 공통모드 신호성분을 감소시키는 것을 특징으로 하는 평형형 고주파 디바이스.
  2. 제 1항에 있어서,
    상기 위상회로는 소정의 주파수에서 공진하는 공진회로인 것을 특징으로 하는 평형형 고주파 디바이스.
  3. 제 2항에 있어서,
    상기 공진회로는 상기 입력 및 출력되는 신호의 공통모드 신호성분에 대하여 접지면에 직렬로 공진하는 직렬 공진회로인 것을 특징으로 하는 평형형 고주파 디바이스.
  4. 제 2항에 있어서,
    상기 공진회로는 상기 입력 및 출력되는 신호의 차동모드 신호성분에 대하여 접지면에 병렬로 공진하는 병렬 공진회로인 것을 특징으로 하는 평형형 고주파 디바이스.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 위상회로는 상기 입력 및 출력되는 신호의 차동모드 신호에 관련된 정합회로를 구비하는 것을 특징으로 하는 평형형 고주파 디바이스.
  6. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 위상회로는 전송선로를 포함하는 것을 특징으로 하는 평형형 고주파 디바이스.
  7. 제 6항에 있어서,
    상기 전송선로의 길이는, λ를 파장, n을 정수로 하는 경우에, (λ/4 + nλ)와 (3λ/4 + nλ) 사이의 범위를 갖는 것을 특징으로 하는 평형형 고주파 디바이스.
  8. 제 7항에 있어서,
    상기 전송선로의 길이는, λ를 파장, n을 정수로 하는 경우에, (3λ/8 + nλ)와 (5λ/8 + nλ) 사이의 범위를 갖는 것을 특징으로 하는 평형형 고주파 디바이스.
  9. 제 8항에 있어서,
    상기 전송선로의 길이는 실질적으로 λ/2 인 것을 특징으로 하는 평형형 고주파 디바이스.
  10. 제 9항에 있어서,
    상기 위상회로는 상기 입력 및 출력되는 신호의 공통모드 신호성분에 대하여는 λ/4를 갖는 개방선로의 직렬 공진회로로서 동작하고, 차동모드 신호성분에 대하여는 λ/4를 갖는 단선선로의 병렬 공진회로로서 실질적으로 동작하는 것을 특징으로 하는 평형형 고주파 디바이스.
  11. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 위상회로는 적어도 3개의 임피던스 소자를 구비하며,
    상기 평형형 입력단자 또는 평형형 출력단자의 접지면에 대한 임피던스에 대하여, 상기 입력 및 출력되는 신호의 접지면에 대한 공통모드 신호성분의 임피던스가 상기 입력 및 출력되는 신호의 차동모드 신호성분의 접지면에 대한 임피던스보다 낮게 설정되는 것을 특징으로 하는 평형형 고주파 디바이스.
  12. 제 11항에 있어서,
    상기 평형형 입력단자의 한 쪽 또는 상기 평형형 출력단자의 한 쪽과 접지면 사이에 제 1 임피던스 소자가 접속되고,
    상기 평형형 입력단자의 다른 쪽 또는 상기 평형형 출력단자의 다른 쪽과 접지면 사이에 제 2 임피던스 소자가 접속되며,
    상기 평형형 입력단자 또는 상기 평형형 출력단자의 사이에 제 3 임피던스 소자가 접속되고,
    상기 제 1 및 제 2 임피던스 소자의 임피던스의 허수부와 상기 제 3 임피던스 소자의 임피던스의 허수부는 극성이 상이한 것을 특징으로 하는 평형형 고주파 디바이스.
  13. 제 12항에 있어서,
    상기 입력 및 출력되는 신호의 차동모드 신호성분은, 상기 제 1 임피던스 소자와 제 3 임피던스 소자가 한 쪽이 되고 상기 제 2 임피던스 소자와 제 3 임피던스 소자가 다른 쪽이 되어 소정의 주파수에서 접지면에 대하여 병렬 공진회로를 형성하는 것을 특징으로 하는 평형형 고주파 디바이스.
  14. 제 12항에 있어서,
    상기 평형형 입력단자의 한 쪽 또는 상기 평형형 출력단자의 한 쪽과 접지면 사이의 임피던스와, 상기 평형형 출력단자의 다른 쪽 또는 상기 평형형 출력단자의다른 쪽과 접지면과의 임피던스는, 특성 임피던스를 Z0으로 할 때, 실질적으로 2 ×Z0 이하가 되는 것을 특징으로 하는 평형형 고주파 디바이스.
  15. 제 14항에 있어서,
    상기 입력 및 출력되는 신호의 공통모드 신호성분의 접지면에 대한 임피던스는, 특성 임피던스를 Z0으로 할 때, 실질적으로 0.5 ×Z0 이하가 되는 것을 특징으로 하는 평형형 고주파 디바이스.
  16. 제 11항에 있어서,
    상기 평형형 입력단자 또는 상기 평형형 출력단자의 사이에 제 1 임피던스 소자 및 제 2 임피던스 소자가 직렬로 접속되며,
    상기 제 1 임피던스 소자와 제 2 임피던스 소자 사이의 부분은 제 3 임피던스 소자를 통하여 접지되고,
    상기 제 1 및 제 2 임피던스 소자의 임피던스의 허수부와 상기 제 3 임피던스 소자의 임피던스의 허수부는 극성이 상이한 것을 특징으로 하는 평형형 고주파 디바이스.
  17. 제 16항에 있어서,
    상기 입력 및 출력되는 신호의 공통모드 신호성분은, 상기 제 1 임피던스 소자와 상기 제 3 임피던스 소자가 한 쪽이 되고 상기 제 2 임피던스 소자와 상기 제3 임피던스 소자가 다른 쪽이 되어 소정의 주파수에서 접지면에 대하여 직렬 공진회로를 형성하는 것을 특징으로 하는 평형형 고주파 디바이스.
  18. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 평형형 소자는 탄성표면파 필터이고,
    상기 탄성표면파 필터는 압전기판과 이 압전기판상에 형성되는 복수의 IDT 전극(인터-디지털 트랜스듀서 전극)을 구비하며,
    상기 IDT 전극의 적어도 하나는 평형형 입력단자 또는 평형형 출력단자에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스.
  19. 제 18항에 있어서,
    상기 탄성표면파 필터는 적어도 제 1, 제 2, 제 3 IDT 전극을 탄성표면파의 전파방향을 따라 배치된 종결합모드형의 탄성표면파 필터이고,
    상기 제 1 IDT 전극의 양측에 상기 제 2, 제 3 IDT 전극이 배치되며,
    상기 제 1 IDT 전극은 평형형이고, 상기 제 1 IDT 전극을 구성하는 한 쪽 또는 다른 쪽의 전극 손가락모양부분은 각각 평형형 입력단자 또는 평형형 출력단자에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스.
  20. 제 18항에 있어서,
    상기 탄성표면파 필터는 적어도 제 1, 제 2, 제 3 IDT 전극을 탄성표면파의전파방향을 따라 배치된 종결합모드형의 탄성표면파 필터이고,
    상기 제 1 IDT 전극의 양측에 상기 제 2, 제 3 IDT 전극이 배치되며,
    상기 제 1 IDT 전극은 분할된 복수의 IDT 전극으로 구성되고,
    상기 분할된 IDT 전극의 적어도 2개는 평형형 입력단자 또는 평형형 출력단자에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스.
  21. 제 18항에 있어서,
    상기 탄성표면파 필터는 적어도 제 1, 제 2, 제 3 IDT 전극을 탄성표면파의 전파방향을 따라 배치된 종결합모드형의 탄성표면파 필터이고,
    상기 제 1 IDT 전극의 양측에 상기 제 2, 제 3 IDT 전극이 배치되며,
    상기 제 2 IDT 전극은 평형형 입력단자의 한 쪽 또는 평형형 출력단자의 한 쪽에 접속되고,
    상기 제 3 IDT 전극은 상기 평형형 입력단자의 다른 쪽 또는 상기 평형형 출력단자의 다른 쪽에 접속되는 것을 특징으로 하는 평형형 고주파 디바이스.
  22. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 평형형 소자는 반도체 소자인 것을 특징으로 하는 평형형 고주파 디바이스.
  23. 제 22항에 있어서,
    상기 반도체 소자는 복수의 트랜지스터로 구성되는 증폭기인 것을 특징으로 하는 평형형 고주파 디바이스.
  24. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 위상회로의 적어도 일부가, 전극패턴을 복수의 유전체층상에 형성하여 상기 유전체층을 적층함으로써 형성되는 적층 디바이스에 포함되도록 구성하는 것을 특징으로 하는 평형형 고주파 디바이스.
  25. 제 24항에 있어서,
    상기 적층 디바이스는 적어도 하나의 회로 기능을 가지며,
    상기 평형형 고주파 디바이스와 상기 적층 디바이스가 조합되는 것을 특징으로 하는 평형형 고주파 디바이스.
  26. 제 1항 내지 제 4항 중 어느 한 항에 따른 평형형 고주파 디바이스를 구비하는 것을 특징으로 하는 평형형 고주파 회로.
  27. 제 26항에 있어서,
    상기 평형형 고주파 회로를 구성하는 송신 필터 및/또는 수신 필터는, 제 18항에 따른 평형형 고주파 디바이스를 이용하는 것을 특징으로 하는 평형형 고주파 회로.
  28. 제 26항에 있어서,
    상기 평형형 고주파 회로를 구성하는 송신 증폭기 및/또는 수신 증폭기는 제 22항에 따른 평형형 고주파 소자를 이용하는 것을 특징으로 하는 평형형 고주파 회로.
  29. 회로기판과, 상기 회로기판에 설치된 평형형 전송선로를 갖는 평형형 고주파 회로에 있어서,
    제 1항 내지 제 4항 중 어느 한 항에 따른 위상회로가 상기 평형형 전송선로 사이에 접속되는 것을 특징으로 하는 평형형 고주파 회로.
  30. 신호가 입력되는 입력단자와 신호가 출력되는 출력단자를 갖는 평형형 소자의 평형형 입력단자 또는 평형형 출력단자 사이에 전기적으로 접속되는 출력단자를 구비하며, 적어도 상기 입력단자 또는 상기 출력단자는 상기 평형형 입력단자 또는 상기 평형형 출력단자가 되어, 상기 입력 및 출력되는 신호의 공통모드 신호성분을 감소시키는 것을 특징으로 하는 위상회로.
  31. 신호가 입력되는 입력단자와 신호가 출력되는 출력단자를 갖는 평형형 소자의 평형형 입력단자 또는 평형형 출력단자 사이에서, 적어도 상기 입력단자 또는 상기 출력단자가 상기 평형형 입력단자 또는 상기 평형형 출력단자가 되어, 입력및 출력되는 신호의 공통모드 신호성분을 감소시키는 공통모드 신호성분 감소 단계를 포함하는 것을 특징으로 하는 평형특성 개선방법.
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