KR20030073075A - 다결정 실리콘 박막트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 금속유도 측면 결정화법에 의한 다결정 실리콘 박막트랜지스터 제조 방법에 관한 것으로, 게이트 절연막 및 게이트의 형성 이전에 소오스/드레인 및 채널을 결정화 시킴으로써 금속에 의한 게이트 절연막 및 채널의 오염을 최대한 줄일 수 있는 기술을 제공한다. 이를 위한 본 발명의 다결정 실리콘 박막트랜지스터의 제조 방법은, 유리 기판 위에 비정질 실리콘을 증착한 후, 포토리소그라피와 식각공정을 이용하여 액티브 영역을 패터닝하는 단계와, 상기 구조물 위에 제 1 게이트 절연막을 증착한 후, 포토리소그라피와 식각을 이용하여 상기 제 1 게이트 절연막을 패터닝하는 단계와, 상기 구조물 위에 금속유도 측면결정화를 위한 금속을 증착한 후, 소오스/드레인 영역에 이온주입을 진행한 다음 열처리하여, 채널 영역은 금속유도 측면결정화를 진행하고, 소오스/드레인 영역은 금속유도 결정화를 진행하는 단계와, 상기 제 1 게이트 절연막을 건식 및 식각 공정을 이용하여 제거하는 단계와, 상기 구조물 위에 제 2 게이트 절연막과 게이트 전극을 연속으로 증착한 후, 포토리소그라피와 식각 공정을 이용하여 상기 제 2 게이트 절연막 및 게이트 전극을 패터닝하는 단계를 구비한 것을 특징으로 한다.
Description
본 발명은 금속유도 측면 결정화법에 의한 다결정 실리콘 박막트랜지스터 제조 방법에 관한 것으로, 특히 게이트 절연막 및 게이트의 형성 이전에 소오스/드레인 및 채널을 결정화 시킴으로써 금속에 의한 게이트 절연막 및 채널의 오염을 최대한 줄일 수 있는 다결정 실리콘 박막트랜지스터 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래기술에 따른 금속유도측면 결정화(Metal Induced Lateral Crystallization : MILC) 다결정 실리콘 박막트랜지스터의 제조 공정을 나타낸 공정 단면도로서, 그 제조 공정은 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 유리 기판(1)상에 비정질 실리콘(2)을 증착한 후, 포토리소그라피와 식각을 통해 액티브 영역을 패터닝한다.
그 다음, 도 1b에 도시된 바와 같이, 액티브 영역으로 패터닝된 비정질 실리콘(2) 위에 게이트 절연막(3)과 게이트 전극(4)을 증착한 후, 포토리소그라피와 식각을 통해 게이트 전극(4)과 게이트 절연막(3)을 각각 패터닝한다.
그 다음, 도 1c에 도시된 바와 같이, 금속유도측면 결정화를 위해서 유리 기판 전면(도 1b의 구조물 위)에 금속(니켈, 파라디움, 구리등)(5)을 증착한다. 다음, 소오스/드레인 영역에 이온주입(6)을 진행한다.
그 다음, 도 1d에 도시된 바와 같이, 약 300∼800℃의 온도와 일정 가스분위기(수소 또는 헬륨, 아르곤, 질소)에서 수시간 열처리한다. 그리하면, 금속(5)과 비정질 실리콘(2)이 직접 접촉된 영역(7)인 소오스/드레인은 금속유도 결정화(MILC)가 진행될 것이고 직접 접촉되지 않은 채널영역(8)은 소오스/드레인 양단으로부터 금속유도측면 결정화(MILC)가 진행될 것이다.
그 다음, 보호막, 소오스/드레인 전극, 화소전극을 형성한 후, 패터닝한다.
그러나, 종래의 금속유도측면 결정화(MILC) 기술의 문제점은 게이트 절연막과 게이트 전극을 형성한 후, 결정화가 진행되기 때문에 결정화시 채널내 금속의 유입으로 인해 게이트 절연막내에는 금속 불순물이 측면 또는 기타의 방향으로부터 유입되게 되고 이는 채널 내에 금속 불순물의 농도를 증가시키게 된다. 채널내 금속 불순물은 박막트랜지스터의 특성을 저하시키는 요인으로 작용한다. 이에 대한 실험적 결과는 도 2에 예시하였다. 분석방법은 금속의 이차전자 방출을 박막의 깊이에 따라 플로팅한 결과인 SIMS 분석법이다.
도 2에서 보는 바와 같이, 종래의 금속유도측면 결정화(MILC)법에 의해 결정화 시켰을 경우, 게이트 절연막 내에 많은 양의 금속의 유입으로 인해 채널 내에는 금속 불순물이 증가하게 됨을 확인하였다. 이러한 채널내 금속 불순물의 유입은 다결정 박막트랜지스터의 누설전류, 낮은 전계효과 이동도에 기여하게 되며, 결과적으로 전기적 특성을 저하시키는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 게이트 절연막을 결정화용 제 1 게이트 절연막과 소자 제작용 제 2 게이트 절연막으로 나누어 증착, 패터닝하여 채널내 금속 불순물의 유입을 최대한 억제시킨 다결정 실리콘 박막트랜지스터의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래기술에 따른 금속유도측면 결정화 박막트랜지스터의 제조 방법을 나타낸 제조공정 단면도
도 2는 종래의 금속유도측면 결정화법 및 본 발명의 금속유도측면 결정화법에 의한 채널내에서 금속의 유입량을 비교분석한 결과를 나타낸 그래프도
도 3a 내지 도 3e는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제조 방법을 나타낸 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
11 : 유리 기판12 : 비정질 실리콘
13 : 제 1 게이트 절연막14 : 금속
15 : 이온주입영역16 : 금속유도 결정화 영역
17 : 금속유도측면 결정화 영역18 : 제 2 게이트 절연막
19 : 게이트 전극20 : 오프셋 영역
상기 목적을 달성하기 위한 본 발명의 다결정 실리콘 박막트랜지스터의 제조방법은,
유리 기판 위에 비정질 실리콘을 증착한 후, 포토리소그라피와 식각공정을 이용하여 액티브 영역을 패터닝하는 단계와,
상기 구조물 위에 제 1 게이트 절연막을 증착한 후, 포토리소그라피와 식각을 이용하여 상기 제 1 게이트 절연막을 패터닝하는 단계와,
상기 구조물 위에 금속유도 측면결정화를 위한 금속을 증착한 후, 소오스/드레인 영역에 이온주입을 진행한 다음 열처리하여, 채널 영역은 금속유도 측면결정화를 진행하고, 소오스/드레인 영역은 금속유도 결정화를 진행하는 단계와,
상기 제 1 게이트 절연막을 건식 및 식각 공정을 이용하여 제거하는 단계와,
상기 구조물 위에 제 2 게이트 절연막과 게이트 전극을 연속으로 증착한 후, 포토리소그라피와 식각 공정을 이용하여 상기 제 2 게이트 절연막 및 게이트 전극을 패터닝하는 단계를 구비한 것을 특징으로 한다.
상기 열처리는 약 300∼800℃의 온도와 일정 가스분위기(수소 또는 헬륨, 아르곤, 질소)에서 수시간 열처리하는 것을 특징으로 한다.
상기 열처리는 관상로 또는 엑시머레이저 어닐링법으로 실시하는 것을 특징으로 한다.
상기 금속은 니켈, 패러디움, 구리, 코발트 중 하나를 사용하여 0.1∼1000Å 두께로 형성하는 것을 특징으로 한다.
상기 게이트 전극 및 상기 제 2 게이트 절연막의 패터닝시 그 폭을 조절하여 오프셋을 동시에 정의하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3a 내지 도 3d는 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제조 방법을 나타낸 제조공정 단면도로서, 그 제조 공정은 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 유리 기판(11)상에 비정질 실리콘(12)을 증착한 후, 포토리소그라피와 식각을 통해 액티브 영역을 패터닝한다.
그 다음, 도 3b에 도시된 바와 같이, 액티브 영역으로 패터닝된 비정질 실리콘(12) 위에 제 1 게이트 절연막(13)을 증착한 후, 포토리소그라피와 식각을 통해 상기 제 1 게이트 절연막(13)을 패터닝한다.
그 다음, 도 3c에 도시된 바와 같이, 금속유도측면 결정화(MILC)를 위해서 유리 기판 전면(도 3b의 구조물 위)에 금속(니켈, 파라디움, 구리등)(14)을 증착한다. 다음, 소오스/드레인 영역에 이온주입(15)을 진행한다.
그 다음, 도 3d에 도시된 바와 같이, 약 300∼800℃의 온도와 일정 가스분위기(수소 또는 헬륨, 아르곤, 질소)에서 수시간 열처리한다. 그리하면, 금속(14)과 비정질 실리콘(12)이 직접 접촉된 영역(16)인 소오스/드레인은 금속유도 결정화(MILC)가 진행될 것이고 직접 접촉되지 않은 채널영역(17)은 소오스/드레인 양단으로부터 금속유도측면 결정화(MILC)가 진행될 것이다.
그 다음, 상기 제 1 게이트 절연막(13)을 건식 및 습식 식각 공정을 이용하여 에칭(제거)한다.
그 다음, 도 3e에 도시된 바와 같이, 비정질 실리콘(12) 위에 제 2 게이트 절연막(18)과 게이트 전극(19)을 증착한 후, 포토리소그라피와 식각 공정을 이용하여 상기 게이트 전극(19) 및 상기 제 2 게이트 절연막(18)을 패터닝한다. 이때, 상기 게이트 전극(19) 및 상기 제 2 게이트 절연막(18)을 이전에 금속유도측면 결정화(MILC)된 영역(17)보다 폭을 적게 한다면 추가적인 마스크 없이도 오프셋(20)의 정의가 가능하다. 즉, 상기 제 2 게이트 절연막(18) 및 상기 게이트 전극(19)의 폭을 조절하므로써 오프셋(20) 공정이 가능하다.
그 다음, 보호막, 소오스/드레인 전극, 화소전극을 형성한 후, 패터닝한다.
본 발명의 다결정 실리콘 박막트랜지스터의 제조 방법은 저온 공정의 비정질 또는 다결정질 박막트랜지스터의 제작 및 비정질 실리콘의 저온 결정화 기술에 응용할 수 있다. 그리고, 높은 전계효과 이동도와 고해상도를 갖는 다결정질 박막 트랜지스터의 제조 및 기타 반도체 공정 및 솔라 셀(solar cell) 공정에서의 결정화 공정에 이용할 수 있다. 또한, 유기 또는 무기 전계발광 장치(EL)의 소자 제조 공정과 플라즈마 표시장치 및 기타 전기적 표시 장치에서의 소자 제조 공정 및 엑스레이 디텍터 구동 소자 제작에 응용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 다결정 실리콘 박막트랜지스터의 제조 방법에 의하면, 기존의 금속유도 측면결정화법에 의해 제조된 박막 트랜지스터에서 큰 문제가 되었던 채널내 금속의 오염을 최대한 줄일 수 있어 소자 특성의 획기적인 향상은 물론, 양산시 수율 증대에 기여할 수 있다.
또한, 제 2 게이트 절연막 및 게이트 전극의 형성 폭을 조절함으로써, 추가적인 마스크 공정 없이도 오프셋 공정이 가능하다. 이로인해, 마스크 공정 및 식각 공정이 없으므로 공정의 단순화 구현 또한 다결정 박막트랜지스터에 관한 선행 기술력의 확보를 통해 자사 기술 경쟁력을 확보할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 유리 기판 위에 비정질 실리콘을 증착한 후, 포토리소그라피와 식각공정을 이용하여 액티브 영역을 패터닝하는 단계와,상기 구조물 위에 제 1 게이트 절연막을 증착한 후, 포토리소그라피와 식각을 이용하여 상기 제 1 게이트 절연막을 패터닝하는 단계와,상기 구조물 위에 금속유도 측면결정화를 위한 금속을 증착한 후, 소오스/드레인 영역에 이온주입을 진행한 다음 열처리하여, 채널 영역은 금속유도 측면결정화를 진행하고, 소오스/드레인 영역은 금속유도 결정화를 진행하는 단계와,상기 제 1 게이트 절연막을 건식 및 식각 공정을 이용하여 제거하는 단계와,상기 구조물 위에 제 2 게이트 절연막과 게이트 전극을 연속으로 증착한 후, 포토리소그라피와 식각 공정을 이용하여 상기 제 2 게이트 절연막 및 게이트 전극을 패터닝하는 단계를 구비한 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 열처리는 약 300∼800℃의 온도와 일정 가스분위기(수소 또는 헬륨, 아르곤, 질소)에서 수시간 열처리하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 열처리는 관상로 또는 엑시머레이저 어닐링법으로 실시하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 금속은 니켈, 패러디움, 구리, 코발트 중 하나를 사용하여 0.1∼1000Å 두께로 형성하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극 및 상기 제 2 게이트 절연막의 패터닝시 그 폭을 조절하여 오프셋을 동시에 정의하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조 방법.
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