KR20030061377A - 자기 정렬된 실리콘 카바이드 바이폴라 접합 트랜지스터를제조하는 방법 및 이에 따라 제조되는 장치 - Google Patents

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Abstract

일반적으로 제 1 도전형을 갖는 제 1 실리콘 카바이드층 및 상기 제 1 도전형과 반대인, 일반적으로 제 2 도전형을 갖는 제 2 실리콘 카바이드층을 갖는 반도체 구조 내에 자기 정렬된 바이폴라 접합 트랜지스터를 제조하는 방법. 상기 방법은 측벽을 갖고 상기 측벽에 인접한 수평면을 한정하는 기둥을 상기 제 2 실리콘 카바이드층 내에 형성하는 단계, 및 상기 측벽 및 상기 수평면을 포함하여, 상기 제 2 반도체층 위에 소정의 두께를 갖는 산화물층을 형성하는 단계를 포함한다. 상기 산화물층을 형성한 후, 상기 측벽에 인접한 상기 수평면의 일부 위의 산화물층은 이방성 에칭되는 반면, 산화물층의 적어도 일부는 상기 측벽 위에 남아 있게 함으로써, 상기 수평면의 일부를 노출시킨다. 그 후 상기 수평면의 노출된 부분 아래의 상기 제 2 실리콘 카바이드층의 일부를 상기 제 1 도전형의 도펀트로 도핑하여 산화물층의 두께에 의해 한정되는 거리만큼 상기 측벽으로부터 간격을 두고 떨어진 도핑된 웰 영역을 상기 제 2 실리콘 카바이드층 내에 형성한다. 그 결과 형성된 장치를 또한 개시한다.

Description

자기 정렬된 실리콘 카바이드 바이폴라 접합 트랜지스터를 제조하는 방법 및 이에 따라 제조되는 장치{Method of fabricating a self-aligned bipolar junction transistor in silicon carbide and resulting devices}
바이폴라 접합 트랜지스터(BJT)는 잘 알려지고 자주 사용되는 반도체 전자 장치이다. 일반적으로 바이폴라 접합 트랜지스터는 서로 인접하여 대향하는 2 개의 p-n 접합을 갖는 반도체 재료로 형성된 장치로 정의된다. 그 각각의 구조 및 도전형 때문에, 바이폴라 접합 트랜지스터를 통상 n-p-n 또는 p-n-p 트랜지스터라고 부른다.
n-p-n BJT 의 동작에서, 전류 캐리어는 p-n 접합들 중 어느 하나의 접합에 인접한, 이미터라고 부르는 반도체 재료 영역으로 들어간다. 대부분의 전하 캐리어는 다른 p-n 접합에 인접한, 콜렉터라고 부르는 반도체 재료 영역으로부터 장치를 나오게 된다. 콜렉터 및 이미터는 p 또는 n 중 하나의 동일한 도전형을 갖는다. 콜렉터 및 이미터와는 반대인 도전형 (p 또는 n 중 하나)을 갖는, 베이스로 알려진 반도체 재료의 작은 영역이 콜렉터와 이미터 사이에 위치한다. BJT 의 2 개의 p-n 접합은 콜렉터가 베이스와 만나는 장소 및 베이스가 이미터와 만나는 장소에서 형성된다.
전류가 베이스로 주입되거나 베이스로부터 추출될 때, BJT 가 n-p-n 인지 또는 p-n-p 인지에 따라 콜렉터로부터 이미터로 이동할 수 있는 전하 캐리어 (즉, 전자 또는 전공)의 흐름이 크게 영향을 받는다. 통상, 베이스에 인가되는 작은 전류는 BJT 를 통하여 흐르는 더 큰 전류를 비례적으로 제어할 수 있어, 전자 회로의 구성요소로서 유용하게 된다. BJT 의 구조 및 동작은 B. Streetman 저 SOLID STATE ELECTRONIC DEVICE, 2d ed.(1980), chapter 7 에 상세히 설명되어 있다.
동작 가능하고 유용한 바이폴라 접합 트랜지스터를 위한 요건들 중 하나는 이러한 BJT 를 형성할 수 있는 적절한 반도체 재료이다. 갈륨비소(GaAs) 및 인듐인(InP) 등의 다른 반도체 재료에 주목하여 왔으나, 가장 일반적으로 사용되는 반도체 재료는 실리콘(Si)이다. 주어진 환경과 동작에 대해, 이 재료들은 적절한 용도를 가진다.
바이폴라 접합 트랜지스터의 재료로서 후보가 될 만한 다른 재료는 실리콘 카바이드 (SiC)이다. 실리콘 카바이드는 잘 알려진 유리한 반도체 특성, 즉, 넓은 밴드갭, 높은 전계 항복 강도(high electric field breakdown strength), 상당히 높은 전자 이동도, 높은 열전도율, 높은 용융점, 및 높은 포화 전자 표동 속도를 가지고 있다. 모든 점에서 미루어 볼때, 이러한 특징들은, 다른 반도체 재료로 형성된 장치에 비하여, 실리콘 카바이드로 형성된 전자 장치가 더 높은 온도, 고전력 밀도, 고속, 및 고전력 레벨에서 동작할 수 있고 높은 복사 밀도 하에서도 동작할 수 있다는 것을 의미한다.
고주파, 고온, 및 고전력 레벨에서 기능할 수 있기 때문에, 실리콘 카바이드 트랜지스터는 레이더 및 통신용 고전력 무선 주파수 송신기(high power radio frequency transmitters) 등 응용 분야에서의 용도, 고전력 스위칭 용도, 및 제트 엔진 제어 등의 고온 동작용으로 매우 바람직하다. 따라서, 양질의 실리콘 카바이드로 장치를 제조하는 방법 및 실리콘 카바이드로 형성된 장치는 수 십년 동안 과학자와 기술자에게 관심의 대상이 되어 왔다.
실리콘 카바이드는 150 개를 초과하는 서로 다른 다형 (polytype) 또는 결정 구조로 결정화되며, 그 중 가장 일반적인 것은 3C, 4H 및 6H 라고 지칭되는데, 여기서 "C" 는 "입방정계(cubic)" 를 나타내고, "H" 는 "육방정계(hexagonal)" 를 나타낸다. 현재, 6H 다형의 특징이 가장 완전하게 기술되어 있으나, 더 높은 전자 이동도 때문에 4H 다형이 전력 장치용으로 더 흥미를 끈다.
현재, 실리콘 카바이드는 장치를 제조하기에 어려운 재료이다. 실리콘 카바이드의 높은 용융점은, 합금 및 도펀트의 확산 등의 기술을 더 어렵게 하는데, 이는 일반적으로 그러한 작업을 수행하는 데에 필요한 많은 다른 재료들이 실리콘 카바이드에 영향을 미치기 위해 요구되는 고온에서 파손되는 경향이 있기 때문이다. 또한 실리콘 카바이드는 극히 단단한 재료이고 실제 이것의 가장 일반적인 용도는 연마제로 사용되는 것이다.
실리콘 카바이드로 접합, 다이오드, 트랜지스터 및 다른 장치를 제조하는 데에 여러 시도들이 이루어져 왔으며 어느 정도의 성공이 있었다. 바이폴라 접합 트랜지스터의 일례는 Palmour 등의 미국특허 제 4,945,394 호에 개시되어 있으며, 이 특허는 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다. Palmour 등은 실리콘 카바이드로 형성된 바이폴라 접합 트랜지스터로서 베이스 및 이미터가 고온 이온 주입된 웰(well)로 형성된 바이폴라 접합 트랜지스터를 개시하고 있다. 그러나, 이미터 및 베이스 영역은 포토리소그래피법을 이용하여 형성되기 때문에, 베이스 및 이미터 영역 간격을 정밀하게 제어하는 것이 제한된다. 통상, 이 간격은 종래의 리소그패피법을 이용할 때 약 1-5 ㎛ 이상(약 2 ㎛ 가 가장 일반적임)이 되어, 바람직하지 못하게 높은 베이스 저항과 원하지 않는 베이스-콜렉터간 커패시턴스를 발생시킬 수 있다. 이 두가지 결과 모두는 고주파에서 동작할 수 있는 장치의 능력을 저감시킨다. 더욱이, 실리콘 카바이드로 된 바이폴라 장치는 통상 40 nsec-3 μsec 인 비교적 짧은 소수 캐리어 수명을 나타내기 때문에, 이러한 장치의 물리적 치수는 엄격히 제어되는 것이 필수적이다.
자기 정렬 방법, 즉, 장치내 형태들(device features)이 제조 공정의 결과로서 자동적으로 본래부터 정렬되는 제조 방법이 실리콘 카바이드 MOSFET 를 제조하는 데에 사용되어 왔다. 예를 들어, 본 명세서에 충분히 개시된 것처럼 원용되어 포함되는 미국특허 제 5,726,463 호는 얇은 산화물층 위에 가파른 벽으로 된 홈(steep-walled grooves)을 도전성 게이트 재료로 충전시키고 유전층 내에 개방된 개구부 (window) 를 통해 상기 게이트 재료에 콘택을 붙임으로써 게이트 콘택의 자기 정렬이 달성되는 자기 정렬된 게이트 구조를 갖는 실리콘 카바이드 MOSFET 을 개시하고 있다. 이러한 방법은 게이트 콘택과 드레인 및 소스 영역의 오버랩(ovelap)을 감소시킴으로써 표류 커패시턴스(stray capacitance)를 저감시키도록 설계된 것이어서 바이폴라 접합 트랜지스터의 제조에는 적용될 수 없다.
따라서, 베이스와 이미터 콘택의 간격을 정밀하고 가깝게 형성할 수 있는, 실리콘 카바이드 바이폴라 접합 트랜지스터 제조 방법을 필요로 한다.
본 발명은 실리콘 카바이드(silicon carbide) 바이폴라 접합 트랜지스터를 제조하는 방법에 관한 것으로서, 특히 베이스 및 이미터 콘택이 자기 정렬된(self-aligned), 실리콘 카바이드 바이폴라 접합 트랜지스터를 제조하는 방법 및 이로부터 제조되는 장치에 관한 것이다.
도 1은 상부에 복수의 에피택셜층을 갖는 실리콘 카바이드 기판을 구비하는 반도체 구조를 도시하는 단면도이다.
도 2는 도 1에 도시된 반도체 구조 위에 산화물층이 증착된 것을 나타내는 단면도이다.
도 3은 도 2에 도시된 반도체 구조가 에칭되어 일련의 기둥을 형성하는 것을 나타내는 단면도이다.
도 3a는 본 발명에 따라 제조된 반도체 구조의 평면도이다.
도 4는 도 3에 도시된 반도체 구조 위에 제 2 산화물층이 증착된 것을 나타내는 단면도이다.
도 5는 도 4의 반도체 구조에 대해 이방성 에칭을 행하여 수평 산화물층을제거하고 웰 영역이 주입된 후의 반도체 구조를 나타내는 도면이다.
도 6은 도 5의 반도체 구조에 대해 나머지 산화물 표면을 제거하고 바이폴라 접합 트랜지스터가 제조되는 메사(mesa)를 분리한 것을 나타내는 도면이다.
도 7은 도 6에 도시된 구조에 대해 JTE 주입을 행한 것을 나타내는 단면도이다.
도 8은 도 7에 도시된 구조에 대해 다른 산화물층을 증착시킨 후의 반도체 구조를 나타내는 도면이다.
도 9는 도 8에 도시된 구조에 대해 이방성 에칭에 의해 수평 산화물층을 제거한 후의 반도체 구조를 나타내는 도면이다.
도 10은 트랜지스터의 콜렉터, 이미터 및 베이스에 대한 오믹 콘택(ohmic contacts)을 포함하는 완성된 장치의 단면도이다.
도 11은 상부에 증착된 복수의 에피택셜층을 갖는 실리콘 카바이드 기판을 구비하는 제 2 의 반도체 구조의 단면도이다.
도 12는 도 11에 도시된 반도체 구조에 대해 기둥을 형성하고 웰 영역을 주입한 것을 나타내는 도면이다.
도 13은 도 11에 도시된 구조를 사용하여 형성된 완성된 장치의 단면도이다.
도 14는 기판이 반절연성인(semi-insulating) 본 발명의 실시예를 나타내는 도면이다.
도 15는 기판이 반절연성인 본 발명의 제 2 실시예를 나타내는 도면이다.
본 발명의 목적은 실리콘 카바이드로 형성된 바이폴라 접합 트랜지스터 내의 베이스와 이미터 콘택의 정밀하고 가까운 간격을 가능하게 하는 것이다.
본 발명의 다른 목적은 실리콘 카바이드로 바이폴라 접합 트랜지스터를 제조하는 공정을 단순화하는 것이다.
본 발명의 또다른 목적은 실리콘 카바이드로 바이폴라 접합 트랜지스터를 제조하는 데에 요구되는 포토리소그래피 단계의 수를 감소시키는 것이다.
본 발명에 따르면, 전술한 목적 및 다른 목적들은, 일반적으로 제 1 도전형을 갖는 제 1 실리콘 카바이드층 및 일반적으로 제 1 도전형과는 반대인 제 2 도전형을 갖는 제 2 실리콘 카바이드층을 구비하는 반도체 구조 내에 자기 정렬된 바이폴라 접합 트랜지스터를 제조하는 방법에 의하여 달성된다.
상기 방법은 제 2 실리콘 카바이드층 내에 저부벽 및 대향하는 측벽들을 갖는 트렌치(trench)를 형성하는 단계, 트렌치의 저부벽 및 측벽을 포함하여, 제 2 반도체층 위에 소정의 두께를 갖는 산화물 스페이서층을 형성하는 단계를 포함한다. 산화물 스페이서층을 형성한 후, 측벽 사이의 트렌치의 저부벽의 일부 위의 산화물 스페이서층은 이방성으로 에칭되는 반면, 산화물 스페이서층의 적어도 일부는 측벽 위에 남아 있게 함으로써, 트랜치의 저부벽의 일부를 노출시킨다. 그 후, 저부벽의 노출된 부분 아래의 제 2 층 부분은 제 1 도전형의 도펀트로 도핑되어 제 2 층 내에 도핑된 웰(well) 영역을 형성한다. 그 후 산화물 스페이서층은 제거된다.
본 발명의 다른 태양에 따르면, 자기 정렬된 바이폴라 접합 트랜지스터는, 일반적으로 제 1 도전형을 갖는 제 1 실리콘 카바이드층 및 일반적으로 제 1 도전형과 반대인 제 2 도전형을 갖고 제 1 실리콘 카바이드층 위에 에피택셜로 증착된 제 2 실리콘 카바이드층을 구비하는 반도체 구조를 사용하여 제조될 수 있다. 이 태양에서, 본 발명은 제 2 실리콘 카바이드층을 에칭하여 상부벽 및 대향하는 측벽을 갖는 하나 이상의 기둥(pillar)과, 이에 인접한 수평면을 형성하는 단계, 기둥의 상부벽 및 측벽 및 그 기둥에 인접한 수평면을 포함하여, 상기 구조 위에 소정 두께를 갖는 산화물 스페이서층을 형성하는 단계, 기둥에 인접한 수평면으로부터 산화물 스페이서층을 이방성으로 에칭하는 반면, 산화물 스페이서층의 일부는 상기 기둥의 측벽 위에 남아 있게 함으로써 수평면을 노출시키는 단계, 제 1 도전형의 도펀트를 이용하여 상기 수평면의 노출된 부분 아래의 제 1 층 부분을 도핑함으로써 제 1 층 내의 도핑된 웰을 형성하는 단계, 및 산화물 스페이서층을 제거하는 단계를 포함한다.
또다른 태양에서, 본 발명은 실리콘 카바이드로 제조된 바이폴라 접합 트랜지스터로서, 제 1 도전형을 갖고, 제 1 표면 및 제 1 표면과 대향하는 제 2 표면을 갖고, 트랜지스터의 콜렉터를 형성하는 기판; 상기 기판 위에 형성되고, 제 2 도전형을 갖고, 트랜지스터의 베이스를 형성하는 실리콘 카바이드의 에피택셜층; 상기 에피택셜층 위에 형성된 상부벽 및 대향하는 측벽을 갖고, 트랜지스터의 베이스 또는 이미터 영역을 형성하는 기둥; 대향하는 측벽 중 하나 위에 형성되고 도핑된 웰 영역의 형성 후에 제거되는 산화물 스페이서의 두께에 의해 한정되는 상기 기둥으로부터 거리만큼 간격을 두고 떨어져 상기 기둥에 인접한 에피택셜층 내의 도핑된 웰 영역을 구비하고, 상기 도핑된 웰 영역은 상기 제 1 도전형을 갖고 트랜지스터의 이미터 또는 베이스 영역을 형성하는 바이폴라 접합 트랜지스터를 포함한다.
본 발명은 실리콘 카바이드 바이폴라 접합 트랜지스터를 제조하는 방법에 관한 것이다. 전술한 바와 같이, 높은 용융점과 장치에 적용 가능한 품질을 갖는 큰 단결정을 성장시키기 어렵기 때문에, 실리콘 카바이드는 다루기 힘든 재료이다. 그러나, 실리콘 카바이드의 특성(즉, 넓은 밴드갭, 높은 열전도율, 높은 용융점, 높은 전계 항복 강도, 낮은 유전 상수, 및 높은 포화 전자 표동 속도)에 의해 실리콘 카바이드는 이동전화 기지국으로부터 제트 비행기 엔진에 이르는 생산품들에서의 고온, 고주파용의 전자 장치 제조를 위한 이상적인 재료가 된다.
전술한 바와 같이, 바이폴라 접합 트랜지스터(BJT)는 인접한 2 개의 p-n 접합을 구비하는 능동 3 단자 반도체 장치이다. BJT 들은 각각의 베이스, 콜렉터 및 이미터의 도전형에 따라 넓게 n-p-n 또는 p-n-p 로 그 특성이 기술된다. 간단히 설명하기 위해, n-p-n BJT 의 제조만을 상세히 설명한다. 그러나, 설명되는 도전형을 바꿈으로써 동일한 방법이 p-n-p 트랜지스터를 제조하는 데에 사용될 수 있다는 것을 당업자라면 즉각적으로 알 수 있다.
본 발명은 실리콘 카바이드로 형성된 바이폴라 접합 트랜지스터의 베이스와 이미터 콘택을 정렬시키기 위한 신규한 자기 정렬 방법을 소개한다. 본 발명의 방법은, 상부에 하나 이상의 실리콘 카바이드 에피택셜층이 증착된 실리콘 카바이드 기판을 출발 구조(starting structure) 로 사용하여 실시될 수 있다. 실리콘 카바이드 에피택셜층은, 본 명세서에 충분히 개시된 것처럼 원용되어 통합된 Kong 등의 미국특허 제 5,011,549 및 4,912,064 호에 개시된 바와 같이 형성될 수 있다.
이하 본 발명의 바람직한 실시예를 나타내는 첨부 도면을 참조하여, 본 발명을 더 상세히 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시될 수 있으며, 본 명세서에서 설명된 실시예에 한정되는 것으로 해석되어져서는 않된다. 오히려, 이 실시예들은 본 발명의 개시가 철저하고 완전하게 되고 본 발명의 범위를 당업자에게 충분히 전달하도록 제공되는 것이다. 동일한 번호는 시종일관 동일한 구성요소를 나타낸다. 또한, 도면에 도시된 다양한 층 및 영역들은 개략적으로 도시된 것이다. 당업자에 의해서도 올바르게 인식되는 바와 같이, 본 명세서에 있어서 기판 또는 다른 층 "위에" 형성된 층이란 말은 기판 또는 다른 층 위에 직접 형성된 층을 언급하거나 기판 또는 다른 층 위에 형성되어 개재하는 층 또는 층들 위에 형성된 층을 언급하는 것이다. 당업자에 의해서도 올바르게 인식되는 바와 같이, 본 발명이 층(layer)에 관해서 설명하는 동안, 이러한 층은 에피택셜로 형성되거나 이온주입 또는 다른 적절한 수단에 의해 형성될 수 있다. 본 발명은 첨부 도면에 도시된 상대적인 크기 및 간격에 한정되는 것은 아니다.
따라서, 도 1은 (n+ 로 표시된 도전성을 갖는) 고농도로 도핑된 실리콘 카바이드 기판(2)을 구비하는 반도체 구조(1)를 도시한다. 기판(2)은 많은 다른 실리콘 카바이드 다형(즉, 결정 구조)중 어느 것으로부터도 형성될 수 있으나, 바람직하게는 기판(2)은 단결정 4H alpha-SiC 재료(Si-면)를 구비한다. n 형 재료를 얻기위해, 기판(2)은 성장 단계 동안에 질소 등의 도너 도펀트(donor dopant) 로 도핑될 수 있다.
기판(2)과 동일한 도전형을 갖는 제 1 에피택셜층(4)이 기판(2) 위에 증착된다. 층(4)은 약 1×1014cm-3내지 1×1016cm-3사이의 농도가 되도록 질소 등의 도너 도펀트로 도핑된다. 바람직하게는, 도핑은 에피택셜 성장 공정 동안에 수행된다. 층(4)은 약 3 ㎛ 내지 약 200 ㎛ 의 두께를 갖고, 가장 바람직하게는 약 6 ㎛ 내지 약 20 ㎛ 의 두께를 갖는다. 기판(2) 및 층(4)은 함께 제조 공정 중 트랜지스터의 콜렉터 영역을 형성한다.
기판(2) 및 층(4)의 도전형과 반대인 도전형을 갖는 제 2 에피택셜층(6)이 층(4) 위에 형성된다. 층(6)은 약 5×1017내지 5×1018cm-3의 농도가 되도록 붕소 또는 알루미늄 등의 억셉터 도펀트로 도핑된다. 층(6)은 약 0.3 ㎛ 내지 약 5 ㎛ 의 두께를 갖고, 가장 바람직하게는 약 0.7 ㎛ 내지 약 1 ㎛ 의 두께를 가진다. 마지막으로, 층(6)과 동일한 도전형을 갖는 에피택셜층(8)이, 층(6) 위에 형성된다. 층(8)은 약 0.05 ㎛ 내지 약 2 ㎛ 의 두께, 가장 바람직하게는 약 0.2 ㎛ 내지 약 0.5 ㎛ 의 두께를 갖는 고농도로 도핑된 층이다. 층(8)은 1×1018cm-3을 초과하는 농도, 바람직하게는 약 1×1020cm-3내지 1×1021cm-3의 농도가 되도록 붕소 또는 알루미늄 등의 억셉터 도펀트로 도핑된다. 층(6 및 8)은 제조 공정 중 트랜지스터의 베이스 영역을 형성한다.
본 명세서에서 사용되는, "반대되는 도전형" 이란 설명적인 어구는, 재료의 어느 샘플의 도핑 농도와도 무관하게, 단순히 반도체 재료의 주어진 영역이 재료의 다른 영역과 비교하여 반대되는 n 형 또는 p 형 도전성을 나타내는 지를 말하는 것이다. 따라서, 예를 들어, n+ 재료 및 p 형 재료는 반대되는 도전형을 갖는 반면, p+ 재료와 p 형 재료는 비록 도핑 농도가 다를 지라도 동일한 도전형을 가진다고본다.
도 2를 참조하면, 바람직하게는 플라즈마 강화 화학 기상 증착(PECVD) 공정을 이용하여, 산화물층(10), 바람직하게는 이산화실리콘층이 층(8)의 노출된 표면 위에 형성된다. PECVD 공정은 S.M. Sze 의 VLSI TECHNOLOGY, 2nd Ed, McGraw-Hill 1988 의 Chapter 6 에 설명되어 있다. 실리콘 카바이드 위에 고품질 이산화실리콘층을 형성하는 방법은 미국특허 제 5,459,107 호에 설명되어 있다.
산화물층(10)은 바람직하게는 0.2 와 3 ㎛ 사이의 두께를 갖고, 가장 바람직하게는 0.6 과 1.5 ㎛ 사이의 두께를 가진다.
다음으로, 산화물층(10)은 종래의 포토리소그래피법에 따라 식각 마스크를 사용하여 패터닝되고, 산화물층(10) 및 층(8) 부분들이 에칭되어 도 3 의 단면도에 도시된, 기둥(12)을 형성한다. 각 기둥(12)은 층(8)으로 형성된 상승부(16) 및 산화물층(10)으로 형성된 캡부(13)를 구비한다. 층(8)이 층(6)의 표면(6B)까지 아래로 완전히 에칭되면(이에 의하여 층(6)의 표면(6B)을 노출시키게 됨), 이 에칭 공정은 중단된다. 기둥(12)은, 층(6)의 표면(6B)을 따라 있는 저부벽(14B) 및 측벽(14A)을 갖는 트랜치(14)를 한정한다. 상승부(16)는 최종적으로 완성된 BJT 장치 내의 베이스 영역을 한정한다.
도 3a는 도 3에 도시된 구조의 일 실시예의 평면도이다. 도 3a로부터 분명히 알 수 있는 바와 같이, 기둥(12)은 실제 선형 구조를 가질 수 있다. 원형 배치 등의 다른 배치가 가능하며 이는 당업자에게 본 발명의 범위 내에 있는 것으로 인식된다.
도 4를 참조하면, 산화물 스페이서층(18)이, 바람직하게는 PECVD 공정을 이용하여 트렌치(14)의 측벽(14A)을 포함하여 구조(1)의 상부 표면에 걸쳐서 형성된다. 산화물 스페이서(18)는 바람직하게는 약 0.05 ㎛ 와 0.5 ㎛ 사이의 두께를 갖고, 가장 바람직하게는 약 0.1-0.25 ㎛ 의 두께를 가진다. 이하 설명에서 분명히 알 수 있는 바와 같이, 산화물 스페이서층(18)의 두께는 본 발명에 따라 제조되는 바이폴라 접합 트랜지스터의 베이스와 콜렉터 콘택의 간격을 결정한다. 산화물 스페이서층(18)의 두께는 층이 증착되는 총 시간에 의해 결정된다. 전형적인 증착 속도는 기계장치에 따라 다르다. 그러나, 일반적으로 산화물 스페이서층(18)의 두께는 +/- 0.1 ㎛ 내로 신중하게 제어될 수 있다. 증착되는 층의 두께는 엘립소미터(ellipsometer)에 의한 측정을 통해 확인될 수 있다.
산화물 스페이서층(18)은, 층(6)의 노출된 표면(6B)에 실질적으로 평행한 기둥(12)의 노출된 표면 위에 증착된 부분(18C), 기둥(12)의 측벽 위에 증착된 부분(18A), 및 트렌치(14)의 저부벽(14B)을 포함하여 층(6)의 노출된 표면(6B) 위에 증착된 부분(18B)을 포함한다.
바람직한 실시예와 관련하여 층(18)은 산화물층인 것으로 설명되고 있으나, 실리콘 카바이드층 위에 제어 가능하게 증착될 수 있고 이하에서 더 상세히 설명하는 바와 같이 인접한 웰 영역들의 형성 및 정렬을 허용하도록 이방성 에칭을 적절히 허용하는 어떠한 재료로부터도 층(18)이 형성될 수 있다.
다음으로, 도 5 에 도시된 바와 같이, 이방성 에칭을 수행하여 산화물 스페이서층(18) 부분을 제거한다. 당업자에게 잘 알려져 있는 바와 같이, 이방성 공정은 일정한 축 또는 면을 따라서만 재료에 영향을 주고 다른 축 또는 면을 따라서는 영향을 주지 않는 공정이다. 따라서, 이방성 에칭은 다른 표면 보다 어느 하나의 표면을 따라 더 효율적으로 재료를 제거할 수 있다. 예를 들어, 도 5 에 도시된 바와 같이, 이방성 에칭은 구조의 수평 표면으로부터 재료를 제거할 수 있으나 수직 표면으로부터는 재료를 제거하지는 못한다.
도 5 에 나타난 바와 같이, 이방성 에칭을 행하고 나면, 산화물 스페이서층(18)의 수평 부분(18B 및 18C)이 제거됨으로써 트렌치(14)의 저부벽(14B)을 포함하여 층(6)의 표면(6B) 및 기둥(12)의 층(10C)이 노출되는 반면에, 기둥(12)의 측벽 위에 증착된 산화물 스페이서층(18)의 수직 부분(18A)은 실질적으로 그대로 남아있게 된다.
다음으로, 최종적으로 완성된 장치 내의 이미터를 형성할, n 형 도전성의 고농도로 도핑된 웰 영역(20)이 층(6) 내에 형성된다. 이러한 웰 영역은 미국특허 제 4,945,394 및 5,087,576 에 설명되어 있는 고온 이온 주입법을 이용하여 형성될 수 있다. 실리콘 카바이드 내의 열확산 계수(thermal diffusion coefficient)가 너무 작아 불순물의 확산이 실질적이지 못하기 때문에, 전형적으로 이온 주입이 필요하다. 이온 주입을 이용하여, 실리콘 카바이드는 1×1018내지 1×1021cm-3의 농도가 되도록 불순물을 주입할 수 있다. 바람직한 실시예에서, 주입은 웨이퍼의 온도를 상승시켜 수행되고, 주입된 불순물(implants)은 적절한 분위기 하의 1200 내지 1700 ℃ 온도에서 활성화된다.
웰 영역(20)은 바람직하게는 층(6) 안으로 약 0.25 ㎛ 와 1 ㎛ 사이의 깊이,가장 바람직하게는 약 0.3-0.6 ㎛ 의 깊이로 신장된다. 도 5에 도시된 실시예에서, 웰 영역(20)은 층(6)을 통과하여 층(4) 안으로 신장되지 않는다. 웰 영역(20)은 바람직하게는 약 1×1018cm-3내지 약 1×1021cm-3의 도핑 농도를 가지며, 가장 바람직하게는 1×1020- 1×1021cm-3범위의 도핑 농도를 가진다.
웰 영역(20)이 형성되는 동안에 산화물 스페이서층(18)의 측벽 부분(18A)이 존재하기 때문에, 웰 영역(20)의 단부(20A)는 산화물 스페이서층(18)의 두께와 동일한 거리만큼 상승부(16)의 측벽(16A)로부터 간격을 두고 떨어져 있게 된다. 따라서, 베이스 콘택과 이미터 콘택의 간격은 리소그래피에 의해서 결정되는 것이 아니라 산화물 두께에 의해서 결정되어, 베이스와 이미터 콘택을 훨씬 더 가깝게 정렬시킬 수 있게 된다. 본 발명의 방법을 사용하면 0.1-0.25 ㎛ 의 간격이 달성될 수 있는 반면에, 종래 리소그래피법을 사용하면, 적어도 1 ㎛ 의 간격이 요구된다. 본 발명에 따라 간격을 개선함으로써 베이스 저항 및 베이스와 컬렉터 간의 커패시턴스를 감소시키고, 더 높은 주파수에서 동작하는 장치를 생산할 수 있게 된다.
도 6을 참조하면, 남아 있는 산화물층들(18A 및 10)은 종래의 습식 에칭법을 이용하여 제거된다. 다음으로, 층(6)의 주위를 반응성 이온 에칭(reactive ion etching)에 의해 에칭하여 층(6), 웰 영역(20), 및 상승부(16)를 구비하는 메사(mesa; 24) 를 형성한다. 메사 분리(mesa isolation)는 베이스-콜렉터 접합을 분리하고 동일 기판 상에 제조된 장치들을 분리하기 위해 수행된다.
이러한 단계를 행하고 나면, 층(4)의 주위면(4C)이 노출된다. 다음으로, 도7 에 도시된 바와 같이, 접합 종단 확장 (JTE; junction termination extension) 주입을 수행하여 층(4)의 노출된 주위면(4C) 아래에 p 형 영역(22) 를 형성한다. p 형 영역(22)은 트랜지스터의 공핍 영역을 제어된 방법으로 퍼지게하는 역할을 한다.
그 다음에, 전체 구조(1)를 어닐링하여 주입된 도펀트 원자를 활성화한다. 어닐링 온도는 바람직하게는 약 1200 ℃ 와 1800 ℃ 사이에 있다. 이 장치는 1 분에서 18 시간까지 범위 내의 시간 동안 어닐링될 수 있고, 바람직하게는 3 분에서 14분까지 범위 내의 시간 동안 어닐링될 수 있다.
이상, 바이폴라 접합 트랜지스터의 기본 구조를 제조하는 것에 대해 설명하였는 바, 이하, 도 8 내지 도 10 을 참조하여 장치 위에 오믹 콘택을 형성하는 것에 대해 설명한다. 먼저, PECVD 산화물층(26)을 구조(1)의 상부 표면을 따라 형성한 후(도 8), 이방성 에칭을 행하여 메사(24)로부터 산화물층(26)의 수평 부분(26C)를 제거하되, 주위 표면(4C)로부터는 산화물층을 제거하지 않는다(도 9). 이방성 에칭을 행하고 나면, 상승부(14)의 표면(14C)은 웰 영역(20)의 표면(14B)과 같이 노출된다. 마지막으로, 이미터 콘택(28)을 웰 영역(20)의 표면(14B)에 붙이고, 베이스 콘택(30)을 상승부(14)의 표면(14C)에 붙인다.
많은 금속 및 금속 합성물이 이러한 오믹 콘택에 적절하다. 예를 들어, 니켈 또는 니켈-티탄 화합물은 n 형 실리콘 카바이드에 대한 적절한 오믹 콘택이 되고, 알루미늄 또는 알루미늄-티탄 화합물은 p 형 실리콘 카바이드에 대한 유용한 오믹 콘택이 된다. 또한, 코발트 실리사이드(CoSi2)는 p 형 실리콘 카바이드에 대한 유망한 오믹 콘택 재료로 알려져 있다. 적절한 오믹 콘택 구조가 미국특허 제 5,323,022 및 5,409,859 호에 설명되어 있다. 콘택(28,30,32)을 종래 방법으로 고온에서 어닐링하여 오믹 콘택을 형성하고, 습식 에칭을 수행하여 미반응 금속을 제거한다.
도 1 내지 도 10에 도시된 실시예의 기판(2)은 도전성이므로, 콜렉터 콘택(32)을 기판(2)의 저부 표면에 붙인다. 그러나, 본 발명은 반절연성(semi-insulating) 실리콘 카바이드 또는 사파이어(Al2O3) 등의 비도전성 기판을 사용하여 실시될 수 있고, 이 경우 콜렉터 콘택(32)은 기판(2)의 저부 표면에 붙여지지 않고 예를 들어, 도 14 에 도시된 바와 같이, 오히려 층(4)의 다른 표면에 붙여진다는 것은 당업자에 의해 용이하게 이해될 수 있다. 그러한 경우, n+ 영역(50)은 약 1 내지 20 ㎛ (바람직하게는 약 1 내지 5 ㎛)의 두께를 갖고, 바람직하게는 약 1×1018cm-3의 농도로 도핑된다. 이러한 실시예는 더 낮은 패드 커패시턴스(pad capacitance)를 가지므로 더 좋은 고주파 성능을 가질 것으로 예상된다.
본 발명의 다른 실시예가 도 11 내지 도 13 에 도시되어 있는데, 도 11 에 도시된 에피택셜 구조(11)가 출발 구조로 사용된다. 도 11 에 도시되어 있는 바와 같이, 구조(11)는 4H 실리콘 카바이드의 고농도로 도핑된 n 형 기판(2)을 포함하며, 이 기판 위에는 역시 실리콘 카바이드의 n 형 에피택셜층(4)이 증착된다. 도 1 에 도시된 구조에서와 같이, 기판(2) 및 층(4)은 바이폴라 트랜지스터의 콜렉터를 형성하고, p 형 에피택셜층(6)이 층(4) 위에 형성된다. 그러나, 도 1 에 도시된 구조와는 달리, n 형 도전성의 고농도로 도핑된 에피택셜층(7)이 층(6) 위에 증착된다. 층(7)은 약 1×1018내지 1×1021cm-3의 농도가 되도록 질소 등의 도너 도펀트로 도핑된다. 층(7)은 약 0.05 ㎛ 내지 약 2 ㎛ 의 두께를 갖고, 가장 바람직하게는 약 0.2 ㎛ 내지 약 0.5 ㎛ 의 두께를 가진다.
구조(11)를 처리하기 위한 단계들은 도 1 내지 도 4에 관하여 전술한 바와 마찬가지이다. 즉, 이 구조를 산화물 마스크로 코팅하고 이 산화물 마스크를 에칭하여 상부 에피택셜층(이 경우엔 층(7))으로부터 형성된 상승부(15)를 포함하는 기둥(12)을 형성하고, 그 후, 예를 들어 PECVD 에 의해, 산화층(18)을 구조(11)의 상부 표면 위에 형성한다.
산화물층(18)을 이방성 에칭한 후에는, 도 12 에 도시된 바와 같이, 고농도로 도핑된 웰 영역(21)을 구조 내에 형성하여 웰 영역(21)의 단부가 산화물층(18)의 두께와 대략 동일한 거리만큼 기둥(12)으로부터 간격을 두고 떨어져 있도록 한다. 그러나, 도 11 내지 도 13에 도시된 실시예에서는, 웰 영역(21)은 p 형 도전성을 갖도록 도핑된다. 일 실시예에서, 웰 영역(21)은 층(6)을 통과하여 층(4) 안으로 부분적으로 확장된다. 그 결과, 웰 영역(21)은, 층(6)에서 유래된 p 형 영역(23)과 함께, 트랜지스터의 베이스를 형성하게 된다.
나머지의 처리 단계들은, 도 13에 도시된 바와 같이 이미터 콘택이 상승부(15)의 노출된 표면 위에 형성되는 반면에 베이스 콘택은 웰 영역(21)의 상부 표면에 형성된다는 점을 제외하고는, 도 6 내지 도 10에 관하여 설명한 바와 마찬가지이다.
도 15 에 도시된 바와 같이, 도 11 내지 도 13에서 설명한 실시예는 비도전성 또는 반절연성 기판을 사용하여 실시될 수 있고, 이 경우 n 형 층(4) 에 대한 콜렉터 콘택(32')은 층(4) 내에 형성된 n+ 웰 영역(50) 위의 장치 상부 표면 상에 만들어 질 수 있다.
전술한 에칭 단계들을 수행하기 위한 바람직한 방법은 삼플루오르화질소(NF3)에 의한 반응성 이온 에칭을 포함한다. 삼플루오르화질소는 실리콘 카바이드 에칭 공정에 있어서 많은 이점을 나타냈다. NF3를 사용하는 반응성 이온 에칭의 더 완전한 논의는, Palmour 등의, Surface Characteristics of Monocrystalline Beta-SiC Dry Etched in Fluorinated Gases, Mat. Res. Soc. Symp. Proc., Vol. 76, 1987, p. 185 에 제공되어 있으며, 그 방법은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다. 또한, 실리콘 카바이드를 에칭하기 위한 적절한 방법은 미국특허 제 4,865,685 및 4,981,551 호에 설명되어 있다.
이상 설명한 본 발명은, 실리콘, 갈륨비소, 또는 다른 반도체 재료에 대립하는 것으로서 실리콘 카바이드(모든 다형)로 바이폴라 접합 트랜지스터(BJT)를 제조하는 방법이다. 개시된 실시예들은 리소그래피법보다는 산화물 형성에 의해서 트랜지스터의 베이스와 이미터 콘택을 정렬시킴으로써, 베이스와 이미터 콘택을 서로 더 가깝고 더 정밀하게 위치시킬 수 있게 된다. 실리콘 카바이드는 다른 통상적인 반도체보다 훨씬 더 높은 온도에서 동작할 수 있는 넓은 밴드갭 반도체이기 때문에, 본 발명에 따라 제조된 트랜지스터는 또한 고온에서 우수한 동작 특성을 나타낸다. 더욱이, 본 발명에 따라 제조된 트랜지스터는 또한 더 높은 전력 레벨 및 더 높은 주파수에서 동작할 수 있다. 본 발명의 방법은 n-p-n 또는 p-n-p 트랜지스터를 제조하는 데에 이용될 수 있다.
본 명세서 및 도면에서, 본 발명의 바람직한 실시예들은 한정적인 의미로 설명한 것이 아니라 예시적인 의미로 설명한 것이며, 본 발명의 범위는 첨부된 특허청구범위에 나타나 있다.

Claims (22)

  1. 제 1 실리콘 카바이드층 및 제 2 실리콘 카바이드층을 갖는 반도체 구조 내에 자기 정렬된 바이폴라 접합 트랜지스터를 제조하는 방법으로서,
    상기 제 2 실리콘 카바이드층 내에 저부벽 및 대향하는 측벽을 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 저부벽 및 측벽을 포함하여 상기 제 2 반도체층 위에 소정 두께를 갖는 스페이서층을 정합적으로 증착하는 단계;
    상기 측벽 사이에 있는 상기 트렌치의 저부벽의 일부로부터 상기 스페이서층을 이방성 에칭하되, 상기 트렌치의 저부벽의 일부를 노출시키는 반면, 상기 스페이서층의 적어도 일부는 상기 측벽 위에 남아있도록 이방성 에칭하는 단계;
    상기 저부벽의 노출된 부분 아래 영역을 도펀트로 도핑하여 상기 저부벽 아래에 도핑된 웰 영역을 형성하는 단계; 및
    상기 스페이서층을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 2 실리콘 카바이드층은 바이폴라 접합 트랜지스터의 베이스 영역을 구비하고, 상기 웰 영역은 이미터 영역을 구비하고, 상기 제 1 실리콘 카바이드층은 콜렉터 영역을 구비하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 실리콘 카바이드층은 상기 바이폴라 접합 트랜지스터의 이미터 영역을 구비하고, 상기 웰 영역은 베이스 영역을 구비하고, 상기 제 1 실리콘 카바이드층은 콜렉터 영역을 구비하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 실리콘 카바이드층 내에 트렌치를 형성하는 단계는 상기 제 2 실리콘 카바이드층의 일부를 에칭하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서, 상기 저부벽의 노출된 부분 아래 영역을 도핑하는 단계는 고온 이온 주입하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 2 실리콘 카바이드층의 일부를 에칭하여 상기 트랜지스터를 포함하는 메사를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서, 상기 제 2 실리콘 카바이드층의 일부를 에칭하는 단계 후에,
    상기 메사 위에 산화물층을 형성하는 단계; 및
    상기 산화물층을 이방성 에칭하여 콘택 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  8. 제 2 항 또는 제 3 항에 있어서, 상기 베이스, 이미터 및 콜렉터 영역에 오믹 콘택을 제공하는 단계를 더 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서, 상기 제 2 실리콘 카바이드층은 고농도로 도핑된, p 형 실리콘 카바이드층을 구비하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  10. 제 1 도전형의 제 1 실리콘 카바이드층 및 상기 제 1 도전형과 반대이고 상기 제 1 실리콘 카바이드층 위에 에피택셜로 증착된 제 2 도전형의 제 2 실리콘 카바이드층을 갖는 반도체 구조 내에 자기 정렬된 바이폴라 접합 트랜지스터를 제조하는 방법으로서,
    상기 제 2 반도체층을 에칭하여 상기 제 1 실리콘 카바이드층에 대향하는 제 1 표면 및 대향하는 측벽을 갖는 하나 이상의 기둥, 및 상기 기둥에 인접한 수평면을 형성하는 단계;
    상기 기둥의 상기 제 1 표면, 상기 대향하는 측벽 및 상기 기둥에 인접한 상기 수평면 위에 소정의 두께를 갖는 스페이서층을 형성하는 단계;
    상기 기둥에 인접한 상기 수평면으로부터 상기 스페이서층을 이방성 에칭하되, 상기 스페이서층의 적어도 일부는 상기 기둥의 측벽 위에 남아 있게 함으로써, 상기 수평면을 노출시키도록 이방성 에칭하는 단계;
    상기 수평면의 노출된 부분 아래에 있는 상기 제 2 실리콘 카바이드층의 일부를 상기 제 1 도전형의 도펀트로 도핑하여 상기 제 2 실리콘 카바이드층 내에 도핑된 웰 영역을 형성하는 단계; 및
    상기 스페이서층을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서, 상기 제 2 실리콘 카바이드층은 상기 바이폴라 접합 트랜지스터의 베이스 영역을 구비하고, 상기 웰 영역은 이미터 영역을 구비하고, 상기 제 1 실리콘 카바이드층은 콜렉터 영역을 구비하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  12. 제 10 항에 있어서, 상기 제 2 실리콘 카바이드층은 상기 바이폴라 접합 트랜지스터의 이미터 영역을 구비하고, 상기 웰 영역은 베이스 영역을 구비하고, 상기 제 1 실리콘 카바이드층은 콜렉터 영역을 구비하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  13. 제 10 항에 있어서, 상기 제 2 실리콘 카바이드층에 기둥을 형성하는 단계는 상기 제 2 실리콘 카바이드층의 일부를 에칭하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  14. 제 10 항에 있어서, 상기 제 1 실리콘 카바이드층의 일부를 도핑하는 단계는 고온 이온 주입하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  15. 제 10 항에 있어서, 상기 제 2 실리콘 카바이드층의 일부를 에칭하여 상기 트랜지스터를 포함하는 메사를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서, 상기 제 2 실리콘 카바이드층의 일부를 에칭하는 상기 단계 후에,
    상기 메사 위에 산화물층을 형성하는 단계; 및
    상기 산화물층을 이방성 에칭하여 콘택 표면을 노출시키는 단계를 포함하는 것 을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  17. 제 11 항 또는 제 12 항에 있어서, 상기 베이스, 이미터 및 콜렉터 영역에 오믹 콘택을 제공하는 단계를 더 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  18. 제 10 항에 있어서, 상기 제 2 실리콘 카바이드층은 고농도로 도핑된 p 형 실리콘 카바이드의 층을 구비하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  19. 제 1 도전형의 제 1 실리콘 카바이드층, 상기 제 1 도전형과 반대이고 상기 제 1 실리콘 카바이드층 위에 에피택셜로 증착된 제 2 도전형의 제 2 실리콘 카바이드층, 및 상기 제 2 실리콘 카바이드층 위에 에피택셜로 증착된 상기 제 1 도전형의 제 2 실리콘 카바이드층을 갖는 반도체 구조 내에 자기 정렬된 바이폴라 접합 트랜지스터를 제조 하는 방법으로서,
    상기 제 2 실리콘 카바이드층 내에 저부벽 및 대향하는 측벽을 갖는 트렌치를 형성하는 단계:
    상기 트렌치의 저부벽 및 측벽을 포함하여 상기 제 2 반도체층 위에 소정의 두께를 갖는 스페이서층을 증착하는 단계;
    상기 측벽 사이의 상기 트렌치의 저부벽의 일부로부터 스페이서층을 이방성 에칭하되, 상기 스페이서층의 적어도 일부는 상기 측벽 위에 남아 있게 함으로써, 상기 트렌치의 상기 저부벽의 일부를 노출시키도록 이방성 에칭하는 단계;
    상기 저부벽의 노출된 부분 아래에 있는 상기 제 2 실리콘 카바이드층의 일부를 상기 제 1 도전형의 도펀트로 도핑하여 상기 제 2 실리콘 카바이드층 내에 도핑된 웰 영역을 형성하는 단계; 및
    상기 스페이서층을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  20. 제 1 도전형의 제 1 실리콘 카바이드층, 상기 제 1 도전형과 반대이고 상기 제 1 실리콘 카바이드층 위에 에피택셜로 증착된 제 2 도전형의 제 2 실리콘 카바이드층, 및 상기 제 2 실리콘 카바이드층 위에 에피택셜로 증착된 상기 제 1 도전형의 제 2 실리콘 카바이드층을 갖는 반도체 구조 내에 자기 정렬된 바이폴라 접합 트랜지스터를 제조하는 방법으로서,
    상기 제 2 반도체층을 에칭하여 상부벽 및 대향하는 측벽을 갖는 하나 이상의 기둥, 및 상기 기둥에 인접한 수평면을 형성하는 단계;
    상기 기둥의 상기 상부벽 및 상기 측벽과 상기 기둥에 인접한 상기 수평면을 포함하는 상기 반도체 구조 위에 소정의 두께를 갖는 스페이서층을 증착하는 단계;
    상기 기둥에 인접한 상기 수평면으로부터 상기 스페이서층을 이방성 에칭하되, 상기 스페이서층의 적어도 일부는 상기 기둥의 측벽 위에 남아 있게 함으로써, 상기 수평면을 노출시키도록 이방성 에칭하는 단계;
    상기 수평면의 노출된 부분 아래에 있는 상기 제 2 실리콘 카바이드층의 일부를 상기 제 1 도전형의 도펀트로 도핑하여 상기 제 2 실리콘 카바이드층 내에 도핑된 웰 영역을 형성하는 단계; 및
    상기 스페이서층을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 정렬된 바이폴라 접합 트랜지스터의 제조 방법.
  21. 실리콘 카바이드 바이폴라 접합 트랜지스터로서,
    제 1 도전형을 갖고, 상부 표면 및 저부 표면을 갖고, 상기 트랜지스터의 콜렉터 영역을 형성하는 기판;
    상기 기판 위에 증착되고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 실리콘 카바이드 에피택셜층;
    상기 에피택셜층 위에 형성된 상부벽 및 대향하는 측벽을 갖고, 상기 트랜지스터의 베이스 영역을 형성하는 기둥; 및
    상기 대향하는 측벽 중 하나 위에 증착되고 도핑된 웰 영역 형성 후에 제거되는 스페이서층의 두께에 의해 한정되는 거리만큼 상기 기둥으로부터 떨어져 상기 기둥에 인접한 상기 에피택셜층 내의 도핑된 웰 영역을 구비하고,
    상기 도핑된 웰 영역은 상기 제 1 도전형을 갖고 상기 트랜지스터의 이미터 영역을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  22. 실리콘 카바이드 바이폴라 접합 트랜지스터로서,
    제 1 도전형을 갖고, 상부 표면 및 저부 표면을 갖고, 상기 트랜지스터의 콜렉터 영역을 형성하는 기판;
    상기 기판 위에 증착되고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 실리콘 카바이드 에피택셜층;
    상기 에피택셜층 위에 형성된 상부벽 및 대향하는 측벽을 갖고, 상기 제 1 도전형을 갖고 상기 트랜지스터의 이미터 영역을 형성하는 기둥; 및
    상기 대향하는 측벽 중 하나 위에 증착되고 도핑된 웰 영역 형성 후에 제거되는 스페이서층의 두께에 의해 한정되는 거리만큼 상기 기둥으로부터 떨어져 상기 기둥에 인접한 상기 에피택셜층 내의 도핑된 웰 영역을 구비하고,
    상기 도핑된 웰 영역은 상기 제 2 도전형을 갖고 상기 트랜지스터의 베이스 영역을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
KR1020037005346A 2000-12-11 2000-12-11 자기 정렬된 실리콘 카바이드 바이폴라 접합 트랜지스터를제조하는 방법 및 이에 따라 제조되는 장치 KR100718937B1 (ko)

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