KR20030058676A - 반도체 소자의 스토리지 노드 패턴 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims 1
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
본 발명은 반도체 소자의 스토리지 노드 패턴(Storage node pattern)에 관한 것으로, 특히 직사각형의 좌우측을 상,하로 시프트(Shift)시킨 형상의 스토리지 노드 패턴이 형성되므로, 상기 스토리지 노드 패턴의 대각선 방향이 장축 길이가 되어 상기 스토리지 노드 패턴의 장축 길이가 증가됨에 따라 동일 디자인 룰(Design rule)을 갖는 반도체 소자의 제한된 면적 내에서 패턴 면적을 증가시키므로 셀(Cell) 캐패시턴스(Capacitance)를 증가시켜 소자의 집적화, 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 스토리지 노드 패턴(Storage node pattern)에 관한 것으로, 특히 직사각형의 좌우측을 상,하로 시프트(Shift)시킨 형상의 스토리지 노드 패턴이 형성되어 소자의 집적화, 수율 및 신뢰성을 향상시키는 반도체 소자의 스토리지 노드 패턴에 관한 것이다.
일반적으로 캐패시터의 용량은
(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)
으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.
도 1은 종래 기술에 따른 반도체 소자의 스토리지 노드 패턴을 도시한 평면도이고, 도 2는 종래 기술에 따른 반도체 소자의 스토리지 노드 패턴을 나타낸 실험도이다.
도 1 및 도 2를 참조하면, 0.15㎛ 디자인 룰(Design rule)의 256M SDRAM의 스토리지 노드 패턴으로 0.17㎛의 단축 길이와 0.47㎛의 장축 길이 및 0.5㎛의 대각선 길이를 갖는 직사각형 형상의 스토리지 노드 패턴(11)들이 매트릭스 형태로 배열되어 하부 구조물(도시하지 않음) 상에 형성된다.
여기서, 상기 스토리지 노드 패턴(11)간에 단축 방향으로의 간격은 0.15㎛이고, 장축 방향으로의 간격은 0.09㎛이다.
그러나, 종래의 직사각형 형상의 스토리지 노드 패턴은 패턴간에 단축 방향으로의 간격과 장축 방향으로의 간격은 노광 장비의 디파인(Define) 한계로 패턴간의 간격을 축소하여 패턴 면적을 증가시킬 수 있는 마진이 없어 소자의 집적화에 한계 있다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 직사각형의 좌우측을 상,하로 시프트시킨 형상의 스토리지 노드 패턴이 형성되므로, 동일 디자인 룰을 갖는 반도체 소자의 제한된 면적 내에서 패턴 면적을 증가시키는 반도체 소자의 스토리지 노드 패턴을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자의 스토리지 노드 패턴을 도시한 평면도.
도 2는 종래 기술에 따른 반도체 소자의 스토리지 노드 패턴을 나타낸 실험도.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 스토리지 노드 패턴을 도시한 평면도.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 스토리지 노드 패턴을 나타낸 실험도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31: 스토리지 노드 패턴
이상의 목적을 달성하기 위한 본 발명은 하부 구조물 상에 매트릭스 형태로 배열되어 형성되며 직사각형의 좌우측을 상,하로 시프트시킨 형상의 스토리지 노드 패턴들을 포함하는 반도체 소자의 스토리지 노드 패턴을 제공하는 것과,
상기 0.15㎛ 디자인 룰의 256M SDRAM의 스토리지 노드 패턴은 0.5㎛의 장축 길이와 0.17㎛의 단축 길이를 갖는 것을 특징으로 한다.
본 발명의 원리는 직사각형의 좌우측을 상,하로 시프트시킨 형상의 스토리지 노드 패턴이 형성되므로, 상기 스토리지 노드 패턴의 대각선 방향이 장축 길이가 되어 상기 스토리지 노드 패턴의 장축 길이가 증가됨에 따라 동일 디자인 룰을 갖는 반도체 소자의 제한된 면적 내에서 패턴 면적을 증가시키므로 셀(Cell) 캐패시턴스(Capacitance)를 증가시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 스토리지 노드 패턴을 도시한 평면도이고, 도 4는 본 발명의 실시 예에 따른 반도체 소자의 스토리지 노드 패턴을 나타낸 실험도이다.
도 3 및 도 4를 참조하면, 0.15㎛ 디자인 룰의 256M SDRAM의 스토리지 노드 패턴으로 직사각형의 좌우측을 상,하로 시프트시킨 형상의 스토리지 노드 패턴(31)들이 매트릭스 형태로 배열되어 하부 구조물(도시하지 않음) 상에 형성된다. 이때, 상기 스토리지 노드 패턴(31)이 직사각형의 좌우측을 상,하로 시프트시킨 형상이기 때문에 대각선 길이가 장축 길이가 되어 0.5㎛의 장축 길이를 갖고 단축 길이는 0.17㎛이다.
여기서, 본 발명의 스토리지 노드 패턴(31)은 0.17㎛의 단축 길이와 대각선 길이인 0.5㎛의 장축 길이를 갖기 때문에 0.17㎛의 단축 길이와 0.47㎛의 장축 길이를 갖는 종래의 스토리지 노드 패턴보다 6%의 면적 증가 효과가 있다.
본 발명의 반도체 소자의 스토리지 노드 패턴은 직사각형의 좌우측을 상,하로 시프트시킨 형상의 스토리지 노드 패턴이 형성되므로, 상기 스토리지 노드 패턴의 대각선 방향이 장축 길이가 되어 상기 스토리지 노드 패턴의 장축 길이가 증가됨에 따라 동일 디자인 룰을 갖는 반도체 소자의 제한된 면적 내에서 패턴 면적을 증가시키므로 셀 캐패시턴스를 증가시켜 소자의 집적화, 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (2)
- 하부 구조물 상에 매트릭스 형태로 배열되어 형성되며 직사각형의 좌우측을 상,하로 시프트시킨 형상의 스토리지 노드 패턴들을 포함하는 반도체 소자의 스토리지 노드 패턴.
- 제 1 항에 있어서,상기 0.15㎛ 디자인 룰의 256M SDRAM의 스토리지 노드 패턴은 0.5㎛의 장축 길이와 0.17㎛의 단축 길이를 갖는 것을 특징으로 하는 반도체 소자의 스토리지 노드 패턴.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010089202A KR20030058676A (ko) | 2001-12-31 | 2001-12-31 | 반도체 소자의 스토리지 노드 패턴 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010089202A KR20030058676A (ko) | 2001-12-31 | 2001-12-31 | 반도체 소자의 스토리지 노드 패턴 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030058676A true KR20030058676A (ko) | 2003-07-07 |
Family
ID=32216570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010089202A KR20030058676A (ko) | 2001-12-31 | 2001-12-31 | 반도체 소자의 스토리지 노드 패턴 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030058676A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811251B1 (ko) * | 2001-12-27 | 2008-03-07 | 주식회사 하이닉스반도체 | 극미세 패턴의 형성방법 |
-
2001
- 2001-12-31 KR KR1020010089202A patent/KR20030058676A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811251B1 (ko) * | 2001-12-27 | 2008-03-07 | 주식회사 하이닉스반도체 | 극미세 패턴의 형성방법 |
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