KR20030047760A - 반도체 장치 - Google Patents

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아사노데쯔로
사까끼바라미끼또
이노쯔메히데유끼
사까이하루히꼬
기무라시게오
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산요 덴키 가부시키가이샤
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Abstract

1개의 리드를 칩 아래에서 다른 패턴을 우회하도록 연장하고, 패턴 상에 칩을 고착하여 칩으로부터 노출한 리드에 입력 단자용 전극 패드를 접속한다. 이에 의해, CSP의 패키지 내에서 실질적으로 RF 신호 경로가 교차한 회로가 실현되고, 사용자측에서의 실장 시에서의 장치의 소형화가 실현되지만, 고주파 신호 경로가 칩의 아래를 지나기 때문에 아이솔레이션이 악화된다.
칩의 아래로 우회하는 RF 신호 경로와 칩이 중첩되는 부분에 고주파적으로 GND 전위가 되는 도전 패턴을 형성하여, 고주파 신호를 실드한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 도전 패턴을 고안함으로써, 사용자측에서의 세트의 설계 상의 불편을 해소하고, 더욱 고주파 용도에 있어서 특성을 향상할 수 있는 반도체 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는, ㎓대의 마이크로파를 사용하고 있는 경우가 많아, 안테나의 전환 회로나 송수신의 전환 회로 등에 이들의 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 특개평 9-181642호). 그 소자로서는, 고주파를 취급하기 때문에 칼륨 비소(GaAs)를 이용한 전계 효과 트랜지스터(이하, FET라 함)를 사용하는 경우가 많아, 이에 의해 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
또한, 종래의 반도체 장치의 소형화, 저비용화를 실현하기 위해서 칩 사이즈 패키지가 제안되고 있다. 이하에, 그 반도체 장치에 대하여, 화합물 반도체인 GaAs의 2연 스위칭 회로 장치를 예로 들어 설명한다.
도 11은 종래의 화합물 반도체 스위치 회로 장치를 도시하는 회로도이다. 채널층 표면에 소스 전극, 게이트 전극 및 드레인 전극을 형성한 제1, 제2 FET인 FETa1, FETa2 및 제3, 제4 FET인 FETb1, FETb2와, 제1, 제2 FET의 각각의 소스 전극(혹은 드레인 전극)에 접속된 제1, 제2 입력 단자인 INa1, INa2와, 제3, 제4 FET의 각각의 소스 전극(혹은 드레인 전극)에 접속된 제3, 제4 입력 단자인 INb1, INb2와, 제1, 제2 FET의 드레인 전극(혹은 소스 전극)에 접속된 제1 공통 출력 단자인 OUTa와, 제3, 제4 FET의 드레인 전극(혹은 소스 전극)에 접속된 제2 공통 출력 단자인 OUTb와, 제1, 제3 FET인 FETa1, FETb1의 각각의 게이트 전극과 제1 제어 단자인 Ctl-1을 접속하는 저항 Ra1, Rb1과, 제2, 제4 FET인 FETa2, FETb2의 각각의 게이트 전극과 제2 제어 단자인 Ctl-2를 접속하는 저항 Ra2, Rb2로 구성된다.
저항 Ra1, Ra2 및 Rb1, Rb2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
제1, 제2 FET인 FETa1, FETa2 및 제3, 제4 FET인 FETb1, FETb2는 GaAs MESFET(공핍형 FET)로 구성되어 GaAs 기판에 집적화된다.
도 11에 도시하는 회로는 GaAs MESFET를 이용한 SPDT(Single Pole DoubleThrow)라고 불리는 화합물 반도체 스위치 회로 장치가 원리적인 회로 2조로 구성되어 있지만, 특징적인 점은 각각의 제어 단자를 공통화하여 합계 8핀으로 2연(連) 스위치화하고 있다는 점이다.
다음에, 도 11을 참조하여 본 발명의 화합물 반도체 스위치 회로 장치의 동작에 대하여 설명한다.
제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호로, H 레벨의 신호가 인가된 측의 FET가 온하고, 입력 단자 INa1 또는 INa2의 어느 한쪽에 인가된 입력 신호 및 입력 단자 INb1 또는 INb2의 어느 한쪽에 인가된 입력 신호를 각각 공통 출력 단자 OUTa 및 OUTb에 전달하도록 되어 있다.
예를 들면, 제어 단자 Ctl-1에 H 레벨의 신호가 인가되면, 스위치 소자인 FETa1, FETb1이 도통하여, 각각 입력 단자 INa1의 신호가 출력 단자 OUTa에, 또한 입력 단자 INb1의 신호가 출력 단자 OUTb에 전달된다.
다음에 제어 단자 Ctl-2에 H 레벨의 신호가 인가되면, 스위치 소자인 FETa2, FETb2가 도통하여, 각각 입력 단자 INa2의 신호가 출력 단자 OUTa에, 또한 입력 단자 INb2의 신호가 출력 단자 OUTb에 전달된다.
따라서 2 종류의 신호가 존재하고, 그 어느 하나를 선택하고자 하는 경우, 예를 들면 휴대 전화 등의 이동체 통신 기기에서 이용되는 CDMA 방식의 신호와 GPS 방식의 신호가 존재하고, 그 어느 하나를 선택하고자 하는 경우, CDMA 방식의 밸런스 신호(또는 GPS 방식의 밸런스 신호)를 입력 단자 INa1과 INb1에, GPS 방식의 밸런스 신호(또는 CDMA 방식의 밸런스 신호)를 입력 단자 INa2와 INb2에 접속하면,출력 단자 OUTa, OUTb의 양단으로부터 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호의 레벨에 따라 CDMA 방식의 신호 또는 GPS 방식의 신호를 추출할 수 있다. 즉, 2연 스위치 소자로서 동작한다.
도 12는 종래의 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩(303)의 일례를 나타내고 있다.
GaAs 기판에 스위치를 행하는 2조의 쌍 FETa1, FETa2 및 FETb1, FETb2를 중앙부의 좌우에 배치하고, 각 FET의 게이트 전극에 저항 Ra1, Ra2, Rb1, Rb2가 접속되어 있다. 또한, 단자는 입력 단자 INa1, INa2, INb1, INb2, 공통 출력 단자 OUTa, OUTb, 제어 단자 Ctl-1, Ctl-2의 8 단자가 있고(도 13 참조), 각각의 단자에 대응하는 전극 패드 Ia1, Ia2, Ib1, Ib2, Oa, Ob, C1, C2가 기판의 주변에 형성되어 있다. 또, 점선으로 도시한 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(77)에서, 실선으로 도시한 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(78)이다. 제1층째의 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 인출 전극을 형성하는 것으로, 도 12에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
또한, 상기한 스위치 회로 장치의 패키지의 소형화를 실현하기 위해서, 절연 기판상에 금 도금 등에 의한 도전 패턴을 형성하여 스위치 회로 장치의 화합물 반도체 칩을 고착하고, 절연 기판과 반도체 칩을 수지로 덮은 칩 사이즈 패키지가 채용되고 있다.
그러나, 위에서 설명한 2연 스위치 회로 장치에서는, 도 13의 회로 블록도로 도시한 바와 같이, 사용자측의 기판에서 RF 신호 경로를 교차시킬 필요가 있었다. 이와 같이 패키지밖에서, RF 신호 경로가 교차하도록 한 배선을 배치하면, CSP으로서 소형화한 칩을 제공해도, 사용자측에서 기판의 점유 면적이 커져 버리거나 기판 설계에 제한이 생기는 등의 문제가 있었다.
따라서, 도 14 및 도 15와 같이, 패키지 내부에서 RF 신호 경로가 실질적으로 교차하도록, 기판에 형성하는 도전 패턴을 고안한 것이 있다.
도전 패턴(302)은 금 도금에 의해 형성되어, 절연 기판(301) 상에 형성된 8개의 리드(302)로 이루어지고, 반도체 칩(303)의 외주에 배치되는 전극 패드에 대응하여 형성된다.
도전 패턴(302) 중 1개의 리드, 예를 들면 리드(302c)가 단자와 대응하는 관통 홀부(305)를 시단으로 하여, 반도체 칩(303) 아래를 통해 칩의 끝으로부터 노출하여 종단까지 연장된다. 리드(302c)가 노출하는 위치는 도 14에 도시하는 위치에 한하지 않지만, 반도체 칩을 고착한 경우, 시단으로부터 칩의 아래로 연장되는 부분 이외에, 반드시 칩의 끝으로부터 적어도 1 개소 리드(302c)가 노출하는 부분을 형성할 필요가 있다. 또한, 그 노출부에 본딩 와이어를 고착하기 때문에, 당연히 본딩에 필요한 면적이 노출되어야 한다. 또한, 후술하지만, 전극 패드와 접속하는 입력 단자의 배열 순을 교체할 목적으로, 리드(302c)는, 리드(302b)를 우회하도록 연장되어, 칩끝에서 노출시킨다.
반도체 칩(303)의 고착 영역에는 종래의 아일런드부에 해당하는 것은 없고,반도체 칩은 연장하는 1개의 리드(302c) 상에 절연성 수지에 의해, 도 12에 도시하는 방향으로 고착된다.
반도체 칩(303)의 각 전극은, 각각과 대응하여 근접하는 리드(302)와 본딩 와이어(304)에 의해 접속되고, 각각의 위치와 대응한 위치의 단자와, 각각 와이어(304), 리드(302), 관통 홀(305)을 통해 전기적으로 접속되어 있다.
본딩 와이어(304)는 반도체 칩(303)의 각 전극 패드와 각 리드(302)를 접속한다. 열압착에 의한 볼 본딩 또는 초음파에 의한 웨지 본딩에 의해 일괄하여 와이어 본딩을 행하여, 입력 단자용 전극 패드 Ia1, Ia2, Ib1, Ib2, 제어 단자용 전극 패드 C1, 출력 단자용 전극 패드 Oa, Ob, 제어 단자용 전극 패드 C2를 각각 리드(302a), 리드(302c), 리드(302b), 리드(302d), 리드(302h), 리드(302g), 리드(302f), 리드(302e)와 접속한다.
여기서, 각 리드(302)에는 접속하는 단자의 부호를 표시한다. 도면에서도 알 수 있듯이, 입력 단자 INa2 및 입력 단자 INb1의 배열순은 각각과 접속하는 전극 패드(Ia2, Ib1)의 배열순을 교체한 배치로 할 수 있다.
또한, 도 14의 (b)에 패키지(315) 내부와 단자의 회로 블록도를 도시한다. 이와 같이, 리드를 우회시키는 것으로, 칩(303)의 입력 단자용 전극 패드 Ia2, Ib1과 각각 접속하는 입력 단자 INa2, INb1의 배열순을 교체하여, 도면의 위에서부터 INa1, INb1, INa2, INb2의 순서로 배치할 수 있다. 즉, 도 13에 도시한 바와 같이, 전극 패드의 배열 순(Ia2-Ib1)과, 그 전극 패드와 접속하는 단자의 배열 순이 같은 것(INa2-INb1)을 정(正)으로 한 경우에, 도 14에서는 단자의 배열 순이 역인배열 순(INb1-INa2)이 되고, 패키지(315) 내부에서 RF 신호 경로가 실질적으로 교차한 회로가 실현된다. 이와 같이, CSP 내부의 도전 패턴(302)에 의해 RF 신호 경로를 교차시키고 있기 때문에, 사용자측에서 A 규격 신호와, B 규격 신호의 신호 경로를 교차시킬 필요가 없어진다.
도 15는 반도체 칩(303)을 패키지에 조립하여 형성된 화합물 반도체 스위치 회로 장치를 도시하는 단면도이다.
반도체 칩(303)은 절연성 접착제(350)에 의해 리드(302) 또는 기판 상에 고착되고, 칩(303)의 각 전극 패드는 각각의 위치와 대응한 위치의 단자(306)와, 각각 와이어(304), 리드(302), 관통 홀(305)을 통해 전기적으로 접속되어 있다.
기판(301)에는 각 리드(302)에 대응한 관통 홀(305)이 형성되어 있다. 관통 홀(305)은 기판(301)을 관통하고, 내부는 텅스텐 등의 도전 재료에 의해 매설되어 있다. 그리고, 이면에는 각 관통 홀(305)에 대응한 단자(306)를 갖는다(도 15의 (a)).
즉, 8개의 단자(306)는 절연 기판(301)의 중심선에 대하여 좌우 대칭이 되도록 4개씩 배치되고, 또한 절연 기판(1)의 1변을 따라서, 제1 입력 단자 INa1, 제3 입력 단자 INb1, 제2 입력 단자 INa2, 제4 입력 단자 INb2의 순서로, 또한 절연 기판(301)의 1변의 대변을 따라서, 제1 제어 단자 Ctl-1, 제1 공통 출력 단자 OUTa, 제2 공통 출력 단자 OUTb, 제2 제어 단자 Ctl-2의 순으로 배치되어 있다(도 15의 (b)).
패키지의 주위 4 측면은 수지층(315)과 절연 기판(301)의 절단면으로 형성되고, 패키지의 상면은 평탄화된 수지층(315)의 표면으로 형성되며, 패키지의 하면은 절연 기판(301)의 이면측으로 형성된다.
이 화합물 반도체 스위치 회로 장치는 절연 기판(301)의 위에는 0. 3㎜ 정도의 수지층(315)이 피복되어 반도체 칩(303)을 밀봉하고 있다. 반도체 칩(303)은 약130㎛ 정도의 두께를 갖는다.
또 패키지 표면측은 전면 수지층(315)이고, 이면측의 절연 기판(301)의 단자(306)는 좌우(상하) 대칭이 되는 패턴으로 배치되어 있어, 전극의 극성 판별이 곤란하게 되기 때문에, 수지층(315)의 표면측에 오목부를 형성하거나 인쇄하는 등으로 하여, 극성을 표시하는 마크를 각인하는 것이 바람직하다.
상술한 2연 스위치 회로 장치에서는, 도 14에 도시한 바와 같이, CSP의 패키지 내에서 RF 신호 경로를 실질적으로 교차한 회로가 실현되어, 사용자측에서의 실장하는 경우에 소형화를 도모할 수 있는 반도체 장치를 제공할 수 있다.
그러나, 종래의 구조에서는 입력 단자(INa2)가 접속하는 리드(2c)가 반도체 칩 아래를 지나고 있고, 그 라인은 고주파 신호 라인이 되기 때문에, 칩 표면의 고주파 신호 라인과 전기적 간섭을 일으키게 된다. 고주파 중에서도 100㎒ 정도의 비교적 낮은 주파수가 되는 중간 주파수 신호(IF)대이면, 상기한 구조라도 전혀 문제가 되지 않지만, 금후 기대되고 있는 5㎓ 이상의 주파수에서 이용되는 고주파용 스위치 회로 장치로서는 아이솔레이션이 악화된다는 문제가 있었다.
도 1은 본 발명을 설명하기 위한 평면도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 평면도.
도 4는 본 발명을 설명하기 위한 사시도.
도 5는 본 발명을 설명하기 위한 평면도.
도 6은 본 발명을 설명하기 위한 (a) 평면도, (b) 개략도.
도 7은 본 발명을 설명하기 위한 (a) 단면도, (b) 평면도.
도 8은 본 발명을 설명하기 위한 평면도.
도 9는 본 발명을 설명하기 위한 평면도.
도 10은 본 발명을 설명하기 위한 평면도.
도 11은 종래 기술을 설명하기 위한 회로도.
도 12는 종래 기술을 설명하기 위한 평면도.
도 13은 종래 기술을 설명하기 위한 개략도.
도 14는 종래 기술을 설명하기 위한 (a) 평면도, (b) 개략도.
도 15는 종래 기술을 설명하기 위한 (a) 단면도, (b) 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 도전 패턴
3 : 반도체 칩
4 : 접속 수단
5a, 5b : 관통 홀
6 : 단자
10a : 절연 기판
10b : 절연층
11 : 반도체 칩 고착 영역
본 발명은, 상술한 사정에 감안하여 이루어진 것으로, 절연 기판과, 절연 기판에 형성된 1층째의 도전 패턴과, 1층째의 도전 패턴을 피복하는 절연층과, 절연층에 형성된 복수의 2층째의 도전 패턴과, 절연층 상에 형성되고 표면에 복수의 전극 패드를 갖는 반도체 칩과, 복수의 전극 패드와 2층째의 도전 패턴을 접속하는 접속 수단과, 복수의 전극 패드와 개개로 접속하는 단자를 구비하며, 1층째의 도전 패턴은, 단자 부분을 시단으로 하여 적어도 반도체 칩의 아래를 통해 칩의 끝으로부터 노출하여 종단까지 연장하여 노출부에 전극 패드가 접속되고, 2층째의 도전 패턴 중 1개는 적어도 반도체 칩의 아래에 배치되는 1층째의 도전 패턴과 중첩하는 것을 특징으로 하는 것이다.
이에 의해, CSP의 패키지 내에서 RF 신호 경로를 실질적으로 교차한 회로가 실현되고, 사용자측에서 실장하는 경우에 소형화를 도모할 수 있는 데다가, 고주파 신호 라인이 되는 1층째의 리드와 반도체 칩이 중첩되는 부분에 고주파적으로 GND 전위가 되는 리드를 배치함으로써, 고주파 신호를 실드할 수 있는 것이다. 이에 의해, 5㎓ 이상의 고주파 용도라도, 전기적 간섭을 억제하여, 아이솔레이션의 악화를 억제할 수 있는 반도체 장치를 제공할 수 있다.
<발명의 실시 형태>
도 1 내지 도 7을 참조하여, 본 발명의 제1 실시 형태를 상세히 설명한다.
도 1에는, 본 발명의 반도체 장치의 평면도를 도시한다. 본 발명의 반도체 장치는 절연 기판(10a)과, 1층째의 도전 패턴(1)과, 절연층(10b)와, 2층째의 도전 패턴(2)과, 반도체 칩(3)과, 접속 수단(4)과, 단자(6)로 구성된다.
도 2는 1개의 칩이 고착되는 도전 패턴의 도면을 나타낸다. 도 2의 (a)이 절연 기판(10a)에 형성하는 1층째의 도전 패턴(1)이고, 도 2의 (b)가 절연층(10b)에 형성하는 2층째의 도전 패턴(2)이다.
절연 기판(10a)는 세라믹이나 유리 에폭시 등으로 이루어지고, 그 위에 금 도금에 의한 1층째의 도전 패턴(1)이 형성되고, 그 위는 세라믹이나 유리 에폭시 등에 의한 절연층(10b)으로 피복되고, 마찬가지로 금 도금에 의한 2층째의 복수의 도전 패턴(2)이 형성된다. 절연 기판(10a) 및 절연층(10b)는 완전히 중첩되고, 절연층(10b) 상의 일점쇄선으로 도시하는 반도체 칩 고착 영역(11)에 반도체 칩이 고착된다. 또한, 도전 패턴(1, 2)은 절연 기판(10a) 및 절연층(10b)에 형성된 관통 홀(5a, 5b)을 통해 단자(6)와 접속된다.
1층째의 도전 패턴(리드)(1)는 절연 기판(10a) 상에 1개 형성된다. 여기서 실제로는 1층째의 도전 패턴(1)과 2층째의 도전 패턴(2)의 사이에는 절연층(10b)이 개재하지만, 절연 기판(10a) 및 절연층(10b)은 완전히 중첩되기 때문에, 1층째의 리드(1)는 도 2의 (b)에 도시하는 2층째의 리드(2) 및 일점쇄선으로 도시하는 반도체 칩 고착 영역(11)의 배치를 기준으로 설명한다. 즉, 리드(1)는 단자부(6)를 시단으로 하여, 반도체 칩 고착 영역(11) 아래를 통해 칩 고착 영역(11)의 끝에서부터 노출하여 종단까지 연장된다. 이것은, 후술하지만, 반도체 칩의 전극 패드의 배열 순과 그것에 대응하는 단자의 배열 순을 교체하기 위함이고, 또한 구체적으로는, 리드(1)는 인접하는 다른 단자와 대응하여 형성된 2층째의 리드(2b)를 우회하도록 연장되어, 그 양측에 배치된다.
리드(1)가 노출하는 위치는 도 2의 (a)에 도시하는 위치에 한하지 않지만, 반도체 칩을 고착한 경우, 시단으로부터 칩의 아래로 연장되는 부분 이외에, 반드시 칩의 끝으로부터 적어도 1 개소 리드(1)가 노출하는 부분을 형성할 필요가 있다. 즉, 리드(1)는, 반도체 칩의 일부를 부분적으로 사이에 두고 시단과 종단측 중 적어도 2 개소에 노출부가 있고, 또한 그 노출부는 절연층(10b)에 형성된 관통 홀(5b)을 통해 2층째의 리드(2c)와 접속되고, 리드(2c)에는 본딩 와이어가 고착되기 때문에, 당연히 관통 홀(5b)의 형성과 와이어 본드에 필요한 면적이 노출되어야 한다. 이와 같이 리드(1)의 종단측의 노출부는 2층째의 리드(2c)와 관통 홀(5b)에 의해서 접속되고, 다시 반도체 칩 표면의 전극 패드가 접속된다.
여기서 예를 들면, 리드(1)를 칩 아래에서 곡절하여 칩 끝에서 관통 홀(5b)의 형성과 와이어 본드에 필요한 면적을 노출시키면, 그 종단은 반도체 칩의 아래로 있어도 되고, 복수의 노출부가 있어도 된다.
2층째의 도전 패턴(2)은 절연층(10b) 상에 형성된 8개의 리드(2)로 이루어져, 반도체 칩의 외주에 배치되는 전극 패드에 대응하여 각각 형성되고, 단자와는 절연층(10b) 및 절연 기판(10a)에 형성된 관통 홀(5b, 5a)을 통해 접속된다.
2층째의 도전 패턴(2) 중의 1개인 리드(2h)는 단자 부분으로부터 연장되어 적어도 일점쇄선으로 도시하는 반도체 칩 고착 영역(11)의 아래에 배치되고, 적어도 반도체 칩 아래에서는 리드(2h)는 점선으로 도시하는 1층째의 리드(1)와 중첩된다.
도 3은 절연 기판(10a) 또는 절연층(10b)에 형성되는 도전 패턴의 구체예를도시한다. 도 3의 (a)는 1층째의 도전 패턴(1)이고, 도 3의 (b)는 2층째의 도전 패턴(2)이다. 이들의 각 도전 패턴(1, 2)은 각 패키지 영역(15)마다 동일 형상이고, 연결부(16)에 의해 연속하여 형성된다. 각 패키지 영역(15)은 예를 들면 긴 변×짧은 변이 1. 9㎜×1. 6㎜의 구형 형상을 갖고 있고, 고착 영역(11)은, 예를 들면 0. 62㎜×0. 31㎜ 이지만, 이 고착 영역(11)은 반도체 칩의 크기에 의해 다르다. 또한, 각 패키지 영역(15)의 도전 패턴(1, 2)은 상호 100㎛의 간격을 두고 종횡으로 배치되어 있다. 상기 간격은 조립 공정에서의 다이싱 라인이 된다. 여기서, 각 패턴(1, 2)은 금 도금에 의해서 형성되지만, 무전해 도금이라도 되고, 이 경우 연결할 필요는 없기 때문에 각 도전 패턴은 개별로 형성된다.
도 4에 도시한 바와 같이, 기판(10a), 절연층(10b)에는 1개의 반도체 칩에 대응하는 패키지 영역(15)이 복수개(예를 들면 100개)분이 종횡으로 배치되어 있다. 기판(10a)은 대형의 절연 기판이고, 그 위를 수지층(10b)에서 덮는 것으로, 다층 배선과, 제조 공정에서의 기계적 강도를 유지할 수 있는 판두께를 갖고 있다.
도 5는 반도체 칩(3)을 도시한다. 이 반도체 칩(3)은 도 12와 마찬가지이다. 즉, 반도체 칩(3)은 2개의 스위치 회로 장치를 1칩 상에 형성한 화합물 반도체 2연 스위치 회로 장치이고, 표면에는 복수의 전극 패드를 갖고, 이면은 반 절연성의 GaAs 기판으로 되어 있다. 이 스위치 회로 장치는 GaAs 기판에 스위치를 행하는 2조의 쌍 FETa1, FETa2 및 FETb1, FETb2를 중앙부의 좌우에 배치하고, 각 FET의 게이트 전극에 저항 Ra1, Ra2, Rb1, Rb2이 접속되어 있다. 또한 도시는 하지 않지만, 이 칩의 단자(6)는 입력 단자 INa1, INa2, INb1, INb2, 제어 단자 Ctl-1,공통 출력 단자 OUTa, OUTb, 제어 단자 Ctl-2의 8 단자가 있으며, 각각의 단자에 대응하는 전극 패드 Ia1, Ia2, Ib1, Ib2, C1, Oa, Ob, C2가 기판의 주변에 형성되어 있다. 또, 점선으로 도시한 제2층째의 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(77)이고, 실선으로 도시한 제3층째의 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(78)이다. 제1층째의 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 인출 전극을 형성하는 것이고, 도 5에서는 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
또한, 이 스위치 회로 장치의 회로도는 도 11에 도시하는 것과 동일하고, 또한 동작 원리도 상술한 대로이기 때문에, 이들의 설명은 생략한다.
도 6을 이용하여 반도체 칩(12)을 절연층(10b)에 고착한 예를 나타낸다. 도 6의 (a)는 평면도이고, 도 6의 (b)는 패키지된 칩의 회로 블록도이다.
반도체 칩(12)은 도 5에서 도시하는 방향으로 리드(2h) 상에 고착된다. 도면에서는 칩의 아래 전면에 아일런드형상으로 리드(2h)가 형성되어 있지만, 이 형상에 한하지 않고, 적어도 칩의 아래에 배치되는 리드(1)와 중첩되는 부분에 배치되어 있으면 된다. 또한, 1층째의 리드(1)(도 6의 (a)에서는 점선으로 도시한다)는 1층째의 단자부를 시단으로 하여 인접하는 다른 단자와 접속하는 2층째의 리드(2b)를 우회하도록 칩의 아래를 통해, 칩의 끝으로부터 노출하여 종단까지 연장된다. 또한, 그 노출부에는, 적어도 일부가 리드(1)와 중첩되도록 2층째에 형성된 리드(2c)가 컨택트한다.
반도체 칩(12)의 각 전극 패드는, 각각과 대응하여 근접하는 리드(2)와 본딩 와이어(4)에 의해 접속되고, 각각 대응하는 단자와, 와이어(4), 리드(2), 관통 홀(5a, 5b)를 통해 전기적으로 접속되어 있다.
본딩 와이어(4)는 반도체 칩(12)의 각 전극 패드와 2층째의 각 리드(2)를 접속한다. 열압착에 의한 볼 본딩 또는 초음파에 의한 웨지 본딩에 의해 일괄하여 와이어 본딩을 행하여, 입력 단자용 전극 패드 Ia1, Ia2, Ib1, Ib2, 제어 단자용 전극 패드 C1, 출력 단자용 전극 패드 Oa, Ob, 제어 단자용 전극 패드 C2를 각각 리드(2a), 리드(2c), 리드(2b), 리드(2d), 리드(2h), 리드(2g), 리드(2f), 리드(2e)와 접속한다.
이에 의해 구체적으로는, 입력 단자 INa1, INa2, INb1, INb2, 제어 단자 Ct]-l, 출력 단자 OUTa, OUTb, 제어 단자 Ctl-2는 이들과 대응하는 각 전극 패드 Ia1, Ia2, Ib1, Ib2, C1, Oa, Ob, C2와 접속된다.
여기서, 도면의 각 리드(2)에는 접속하는 단자의 부호를 표시한다. 도면에서도 알 수 있듯이, 입력 단자 INa2 및 입력 단자 INb1의 배열 순이, 각각이 접속하는 전극 패드 Ia2 및 Ib1의 배열 순과 정역 교체된 배열 순으로 배치된다.
여기서, 도 6의 (b)의 회로 블록도를 이용하여 패키지(15) 내부의 패드 배치와 단자의 배치에 대하여 더 자세히 설명한다. 도면에서도 알 수 있지만, 반도체 칩(12) 내의 입력 단자용 전극 패드는 도면의 위로부터 Ia1, Ia2, Ib1, Ib2의 순으로 배열되어 있다. 리드(2c)를 칩 아래로 우회시켜, 노출부에 와이어 본드함으로써, 이들의 패드에 접속되는 입력 단자의 배치는 도면의 위로부터 lNal, INb1,INa2, lNb2가 된다. 즉, 전극 패드의 배열 순(Ia2-Ib1)과, 그 전극 패드와 각각 접속되는 단자의 배열 순이 같은 것(INa2-INb1)을 정(正)으로 한 경우에, 본 발명에 따르면 도 6과 같이, 단자의 배열 순을 전극 패드의 배열 순과 역의 배열 순(INb1-INa2)으로 할 수 있다.
즉, 패키지(15) 내부에서 입력 단자 INa2, INb1의 배열 순이 그 단자가 각각 접속되는 전극 패드의 배열 순과 정역 교체된 배치가 되어, RF 신호 경로가 실질적으로 교차된 회로가 실현한다. 이와 같이, CSP 내부의 도전 패턴(302)에 의해 RF 신호 경로를 교차시키고 있기 때문에, 사용자측에서 A 규격 신호와, B 규격 신호의 신호 경로를 교차시킬 필요가 없어진다.
본 발명의 특징은, 패키지 내에서, RF 신호 경로를 실질적으로 교차시킨 칩 사이즈 패키지의 스위치 회로 장치에서, 고주파적으로 GND가 되는 리드(2h)를, 입력 단자와 접속되는 리드(1)와 반도체 칩(12)의 사이에 배치하는 것에 있다. 반도체 칩(12)의 아래로는 리드(1)가 지나고 있고, 이 리드(1)는 고주파 신호 라인이 되기 때문에, 반도체 칩 표면의 고주파 신호 라인과 전기적 간섭을 일으켜, 5㎓ 이상의 주파수에서는 아이솔레이션이 악화된다. 이 때문에, 적어도 고주파 신호 라인이 되는 리드(1)와 반도체 칩(12)이 중첩되는 부분에 리드(2h)를 배치함으로써 고주파의 신호를 실드하는 것이다. 리드(2h)에는 제어 단자 Ctl-1이 접속된다. 제어 단자는 3V 또는 0V의 전압이 인가되며, 고주파적으로 GND가 된다. 즉, 이 리드(2h)에 의해, 리드(1)와 반도체 칩의 고주파 신호 라인을 실드하여, 전기적 간섭에 의한 아이솔레이션의 악화를 억제 할 수 있다.
여기서, 이 도전 패턴(2)은 도금 패턴 형성 시에 두께막 인쇄를 사용하고 있기 때문에, 패턴(리드) 사이의 최소 간격을 75㎛으로 할 수 있다. 리드 사이 거리를 대폭적으로 축소할 수 있기 때문에, 이것에 의해서도, 패키지의 소형화에 크게 기여할 수 있는 것으로 된다.
도 7은 화합물 반도체 칩(12)을 패키지에 조립하여 형성된 화합물 반도체 스위치 회로 장치를 도시하는 측면도(a), 이면의 평면도(b)이다. 또한, 도 7의 (a)는 각 구성 요소를 설명하기 위해서 각각을 기재한 측면도이고, 어떤 일면에서의 단면도가 아니다.
반도체 칩(12)은 리드(2) 또는 절연층(10b) 상에 고착되고, 칩(12)의 각 전극 패드는, 각각 대응한 단자(6)와, 각각 와이어(4), 리드(2), 관통 홀(5a, 5b)를 통해 전기적으로 접속되어 있다.
절연 기판(10a), 절연층(10b)에는, 각 리드(2)에 대응한 관통 홀(5a, 5b)가 형성되어 있다. 리드(2c)를 제외하는 리드에 대응하는 관통 홀(5a, 5b)는 절연층(10b) 및 절연 기판(1)을 모두 관통하고, 내부는 텅스텐 등의 도전 재료에 의해서 매설되어 있다. 그리고, 이면에는 각 관통 홀(5a)에 대응한 단자(6)를 갖는다. 입력 단자용 전극 패드 Ia2가 접속되는 리드(2c)는 절연층(10b)의 관통 홀(5b)를 통해 1층째의 리드(1)와 접속하고 그 리드(1)는 절연 기판(10a) 상의 다른 위치에 형성된 관통 홀(5a)를 통해 입력 단자 INa2에 접속되어 있다(도 7의 (a)).
즉 8개의 단자(6)는, 절연 기판(1)의 중심선에 대하여 좌우 대칭이 되도록 4개씩 배치되고, 또한 절연 기판(1)의 1변을 따라서, 제1 입력 단자 INa1, 제3 입력 단자 INb1, 제2 입력 단자 INa1, 제4 입력 단자 INb2의 순서대로, 또한 절연 기판(1)의 1변의 대변을 따라서, 제1 제어 단자 Ctl-1, 제1 공통 출력 단자 OUTa, 제2 공통 출력 단자 OUTb, 제2 제어 단자 Ctl-2의 순서로 배치되어 있다(도 7의 (b)).
패키지의 주위 4 측면은, 수지층(15)과 절연 기판(1)의 절단면으로 형성되고, 패키지의 상면은 평탄화된 수지층(15)의 표면으로 형성되고, 패키지의 하면은 절연 기판(1)의 이면측으로 형성된다.
이 화합물 반도체 스위치 회로 장치는, 절연 기판(1)의 위에는 0. 3㎜ 정도의 수지층(15)이 피복되어 화합물 반도체 칩(3)을 밀봉하고 있다. 화합물 반도체 칩(3)은 약 130㎛ 정도의 두께를 갖는다.
또 패키지 표면측은 전면 수지층(15)이고, 이면측의 절연 기판(1)의 단자(6)는, 좌우(상하) 대칭이 되는 패턴으로 배치되어 있어, 전극의 극성 판별이 곤란하게되기 때문에, 수지층(15)의 표면측에 오목부를 형성하거나 인쇄하는 등으로, 극성을 표시하는 마크를 각인하는 것이 바람직하다.
여기서, 실드용 리드는 고주파적으로 GND 전위이면 되기 때문에, 제어 단자 Ctl-2용의 리드(2e)를 이용하여도 된다.
또한, 도 8, 도 9를 참조하여 본 발명의 제2 실시 형태를 나타낸다.
본 발명의 실시 형태는, 고주파 신호 라인을 실드하는 리드를, 칩의 전극 패드와 대응하는 리드와는 별도로 형성하는 것이다. 제1 실시 형태에 있어서는, 고주파 신호 라인을 실드하는 리드는 제어 단자 Ctl-1과 접속하는 리드를 이용하고 있었지만, 제2 실시 형태에 있어서는 GND 단자에 접속되는 전용의 리드(22i)를 형성함으로써, 보다 확실하게 고주파 신호를 실드하는 것이다. 여기서, 고착하는 반도체 칩 및 그 동작 원리 등은 제1 실시 형태와 마찬가지이기 때문에, 설명은 생략한다.
도 8은 절연 기판(10a)와 절연층(10b)를 중첩한 도전 패턴의 도면으로, 점선으로 도시하는 제1층째의 리드(21)는 입력 단자의 배열 순을, 그 단자가 접속되는 전극 패드 배열 순과 정역 교체된 배치로 하기 때문에, 단자부를 시단으로 하여, 절연층(10b) 상의 일점쇄선으로 도시하는 반도체 칩 고착 영역(11)의 아래를 통해 칩 고착 영역(11)의 끝으로부터 노출하여 종단까지 연장된다.
2층째의 도전 패턴은, 9개의 리드(22)로 이루어지고, 적어도 단자 부분에 접속되어 있다. 또한, 그 중의 1개인 리드(22i)는 GND 단자와 접속하여, 칩의 복수의 전극 패드와 접속되는 도전 패턴(22a∼22h)과는 별도로 독립하여 형성된다. 각 도전 패턴(22)은 절연층(10b) 및 절연 기판(10a)에 형성한 관통 홀(25b, 25a)을 통해 단자와 접속된다.
리드(22i)는 단자 부분으로부터 연장되어 적어도 반도체 칩의 아래에 배치되며, 적어도 반도체 칩의 아래에 배치된 부분은 점선으로 도시하는 1층째의 리드(21)와 중첩된다. 리드(22i)는 GND 단자와 접속하기 때문에, 이에 의해, 1 층째의 리드(21)와, 반도체 칩을 통과하는 고주파 신호를 실드할 수 있다.
도 9는 반도체 칩을 고착한 예를 나타낸다. 칩은 도 5에 도시한 것이며, 고착하는 방향도 도 5에 도시하는 방향으로 한다. 도 5에 도시한 바와 같이, 리드(22a∼22h)는 반도체 칩의 각각의 전극 패드와 본딩 와이어로 접속된다. 각 리드(22)에는 각각이 접속되는 단자의 부호를 표시한다.
리드(22i)는 절연층(10b) 및 절연 기판(10a)을 모두 관통하는 관통 홀(25a, 25b)을 통해 GND 단자에 접속된다. 리드(22i)는 적어도 리드(21)와 반도체 칩(12)이 중첩되는 부분에 형성하면 되고, 본딩 와이어에 의한 전극 패드와의 접속은 없다.
제2 실시 형태에 의한 특징은, 고주파 신호의 실드용으로 칩의 전극 패드와 대응하는 리드와는 별도로 실드 전용의 리드를 형성하여, GND 단자에 접속하는 것에 있다. 리드(21)를, 인접하는 리드(22b)를 우회하도록 칩의 아래로 연장하여 노출 부분에 전극 패드를 접속함으로써, 상술한 바와 같이, 입력 단자 INa2 및 INb1의 배열 순을, 각각이 접속되는 전극 패드의 배열 순(Ia2-Ib1)과 같은 것(INa2-INb1)을 정(正)으로 한 경우, 그 역의 배열 순(INb1-INa2)으로 배치하여, 패키지 내에서 신호 경로를 실질적으로 교차시킨 칩 사이즈 패키지의 스위치 회로가 실현된다. 또한 이 스위치 회로 장치에서, 고주파 신호 라인이 되는 리드(21)와 반도체 칩(12)이 중첩되는 부분에 실드용의 리드(22i)를 배치하여, GND 단자에 접속함으로써, 제1 실시 형태의 구조와 비교하여, 고주파 노이즈가 전혀 없는 실드를 할 수 있다. 이에 의해, 단자 수는 증가하지만, 보다 신뢰성이 높은 실드할 수 있기 때문에, 고주파 용도에 있어서, 확실하게 아이솔레이션의 악화를 억제하고, 고성능의 반도체 장치를 제공할 수 있는 이점을 갖는다.
이어서, 도 10을 참조하여 본 발명의 제3 실시 형태를 설명한다.
본 실시 형태는, RF 신호의 입력 단자 INb1이 되는 1층째의 리드(1)와 접속되는 2층째의 리드를, 리드(120c1) 외에 다른 1 개소(리드(120c2)) 형성하는 것으로, 도 10에, 2층째의 도전 패턴을 도시한다. 1층째의 리드(1)(점선으로 도시한다) 및 2층째의 다른 리드(120a, 120b, 120d∼120h)는 제1 실시 형태와 동일한 패턴이다. 리드(120c1) 및 리드(120c2)는 리드(1)의 반도체 칩(12)의 일부를 끼운 시단측 및 종단측의 2 개소의 노출부와 적어도 일부가 중첩되어 접속될 수 있도록, 절연층(10b) 상의 2 개소에 형성된다. 이 리드(120b)와, 리드(120c1) 및 리드(120c2) 중 어느 하나를 선택하여, 입력 단자용 전극 패드 Ia2, Ib1을 접속함으로써, 2개의 전극 패드 Ia2, Ib1과 각각 접속되는 입력 단자 INa2 및 INb1의 배열 순을 전극 패드의 배열 순과 정역의 배치에 용이하게 전환할 수 있다.
즉, 도 10의 (a)와 같이, 입력 단자용 전극 패드 Ia2를 근방의 리드(120b)에 접속하고, 입력 단자용 전극 패드 Ib1을 리드(120c2)에 접속함으로써, 입력 단자 INa2 및 INb1의 배열 순을, 각각이 접속되는 전극 패드의 배열 순(Ia2-Ib1)과 동일한 정(正)의 배치(INa2-INb1)로 할 수 있다.
한편, 도 10의 (b)에 도시한 바와 같이 입력 단자용 전극 패드 Ia2를 리드(120c1)에 접속하고, 입력 단자용 전극 패드 Ib1을 근방의 리드(120b)에 접속함으로써, 본 발명의 제1 실시 형태와 동일 패턴이 된다. 즉, 입력 단자 INa2 및INb1의 배열 순을, 각각이 접속되는 전극 패드의 배열 순(Ia2-Ib1)을 교체한 역의 배치(INb1-INa2)로 할 수 있다.
즉, 절연 기판 상에 형성한 1층째의 입력 단자용 리드를 칩의 아래로 연장하여 종단을 칩으로부터 노출하여, 그 1층째의 리드와 접속하고 또한 반도체 칩의 전극 패드가 접속되는 2층째의 리드를 2 개소에 형성하여, 본딩 와이어가 접속되는 리드를 전환함으로써, 동일한 칩 패턴, 동일 도전 패턴이면서, 전극 패드와 대응하는 입력 단자의 배치가 정역 가능, 즉 본래의 배치와 그것을 역으로 한 배치에 용이하게 전환할 수 있다. 따라서, 본딩 와이어의 접속처의 전환만으로 용이하게 RF 신호 경로를 전환할 수 있으며, 사용자의 요구에 신속하면서도 유연하게 대응할 수 있는 이점을 갖는다.
이 제3 실시 형태는, 제1 실시 형태의 패턴에 있어서, 1층째의 리드와 접속되는 2층째의 리드를 2 개소에 형성한 구조를 설명하였지만, 당연히 제2 실시 형태의 패턴에 있어서도 리드(1)와 접속되는 2층째의 리드(도 9 리드(22c))를 2 개소에 형성함으로써 마찬가지로 실시할 수 있다.
본 발명의 특징은, 2층의 도전 패턴을 갖는 칩 사이즈 패키지의 스위치 회로 장치에서, 입력 단자와 접속하여, 고주파 신호 라인이 되는 1층째의 리드와 2층째에 형성되는 반도체 칩이 중첩되는 부분에, GND 전위 또는 직류 전위가 되는 2층째의 리드를 형성하여, 양자를 실드하는 것에 있다.
이에 의해, 첫째로, 입력의 고주파 신호 라인과 반도체 칩 상의 고주파 신호라인의 전기적 간섭을 억제할 수 있다. 입력 단자와 접속되는 리드와 반도체 칩이 중첩되는 부분의 사이에, 3V 또는 0V의 전압이 인가되는 제어 단자와 접속되는 리드를 배치함으로써, 고주파적으로 GND 전위가 되는 리드에 의해 입력의 고주파 신호 라인과 반도체 칩 표면의 고주파 신호 라인을 실드할 수 있다. 즉 전기적 간섭이 발생하지 않고, 아이솔레이션의 악화를 억제할 수 있는 것이다.
둘째로, 실드용 리드를, 반도체 칩의 각 전극 패드에 접속되는 리드와는 별도로 형성하여, GND 단자와 접속함으로써, 고주파 노이즈가 전혀 없는 실드를 달성할 수 있기 때문에, 아이솔레이션의 악화를 확실하게 억제할 수 있고, 특히 5㎓ 이상의 고주파 용도에서의 특성이 향상하는 이점을 갖는다.
셋째로, 1층째의 1개의 리드를 반도체 칩 아래에서 인접하는 2층째의 리드를 우회하도록 연장하여 노출하고, 그 노출부에 다른 2층째의 리드를 접속하여 와이어 본드함으로써, 입력 단자의 배열 순을, 각각 접속되는 전극 패드의 배열 순과 같은 것을 정(正)으로 한 경우, 전극 패드의 배열 순을 교체한 역의 배열 순으로 할 수 있다. 즉, 종래는 RF 신호 경로를 사용자측에서 교차하여 세트할 필요가 있었기 때문에, 사용자측에서 기판의 점유 면적이 커져 버리거나, 기판 설계에 제한이 생기는 등의 문제가 있었지만, 본 발명에 따르면, CSP의 패키지 내에서 실질적으로 배선을 교차할 수 있기 때문에, 사용자측은 그대로 세트할 수 있어, 실장 시의 소형화에 크게 기여할 수 있는 이점을 갖는다.
넷째로, 1층째의 리드와 접속되는 2층째의 리드를 2 개소에 형성하여, 어느 한쪽의 리드를 와이어 본드에 의해 선택함으로써, 입력 단자의 배열 순을, 각각 접속되는 전극 패드의 배열 순과 동일한 배열 순(정(正))과 전극 패드의 배열 순을 교체한 배열 순(역)으로 전환할 수 있다. 즉 동일 패턴의 칩 및 도전 패턴을 이용하여, 입력 단자의 배열 순을 용이하게 정역으로 전환할 수 있다. 구체적으로는, CSP의 패키지 내에서, RF 신호 경로를 실질적으로 교차시킨 패턴과 교차시키지 않은 패턴의 스위치 회로 장치가, 본딩 위치의 변경만으로 실현할 수 있기 때문에, 사용자의 요망에 대하여, 신속하고 또한 매우 저렴함 비용으로 유연하게 대응할 수 있는 이점을 갖는다.
여기서, 세라믹은 2층이 되지만, 반도체 칩 내의 배치에 심혈을 기울이고 있고, 칩 사이즈 자체가 작기 때문에, 세라믹은 2층이 되지만 그다지 문제는 생기지 않는다.

Claims (8)

  1. 절연 기판과,
    상기 절연 기판에 형성된 1층째의 도전 패턴과,
    상기 1층째의 도전 패턴을 피복하는 절연층과,
    상기 절연층에 형성된 복수의 2층째의 도전 패턴과,
    상기 절연층 상에 형성되고 표면에 복수의 전극 패드를 갖는 반도체 칩과,
    상기 복수의 전극 패드와 상기 2층째의 도전 패턴을 접속하는 접속 수단과,
    상기 복수의 전극 패드와 접속되는 단자를 구비하며,
    상기 1층째의 도전 패턴은, 상기 단자 부분을 시단으로 하여 적어도 상기 반도체 칩의 아래를 통해 해당 칩의 끝으로부터 노출하여 종단까지 연장하여 해당 노출부에 상기 전극 패드가 접속되고, 상기 2층째의 도전 패턴 중 1개는 적어도 상기 반도체 칩의 아래에 배치되는 상기 1층째의 도전 패턴과 중첩되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 2층째의 도전 패턴 중 1개는 GND 단자 또는 직류 전압 단자와 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 2층째의 도전 패턴 중 1개는 GND 단자와 접속되며, 상기 복수의 전극 패드와 접속되는 도전 패턴과는 별도로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 칩은 이면이 반절연성인 화합물 반도체 기판으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 1층째의 도전 패턴은, 인접하는 다른 단자와 대응하여 형성된 상기 2층째의 도전 패턴을 우회하도록 그 양측에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 1층째의 도전 패턴의 종단측의 노출부와 접속되는 상기 2층째의 다른 도전 패턴을 상기 접속 수단에 의해 상기 전극 패드 중 1개와 접속함으로써, 적어도 2개의 상기 전극 패드에 각각 접속되는 단자의 배열 순이 상기 전극 패드의 배열 순과 정역(正逆)의 배치가 되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 1층째의 도전 패턴과 접속되는 상기 2층째의 다른 도전 패턴은, 상기 1층째의 도전 패턴의 상기 칩의 일부를 끼운 시단측의 노출부 및 종단측의 노출부와 접속되는 2 개소에 형성되고, 어느 한쪽의 상기 2층째의 다른 도전 패턴을 상기 전극 패드의 1개와 접속함으로써, 2개의 상기 전극 패드와 각각 접속되는 단자의 배열 순을 상기 전극 패드의 배열 순과 정역의 배치로 전환할 수 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 칩은 2개의 스위치 회로 장치를 1칩 상에 형성한 2연(連) 스위치 회로 장치인 것을 특징으로 하는 반도체 장치.
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