KR20030037113A - Ｌｃｄ 및 ｏｅｌｄ용 스토리지 캐패시터 구조 및 제작방법 - Google Patents

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Abstract

본 발명은 LCD 또는 OELD 등의 디스플레이 패널의 픽셀 영역에 형성되는 스토리지 캐패시터의 구조 및 제작 방법에 관한 것이다. 본 발명은 MILC에 의하여 LCD 또는 OELD용 TFT 패널의 단위 화소 영역에 결정질 실리콘 박막을 포함하는 박막트랜지스터와 스토리지 캐패시터를 형성함에 있어서, 스토리지 캐패시터의 적어도 2면 이상에 MILC를 유도하는 금속을 인가하고 열처리를 진행하여 스토리지 캐패시터의 실리콘층의 결정화에 소요되는 시간을 크게 단축시킬 수 있다.

Description

ＬＣＤ 및 ＯＥＬＤ용 스토리지 캐패시터 구조 및 제작 방법{Structure and Fabrication Method of a Storage Capacitor for LCD and OELD Panels}
본 발명은 액정디스플레이(LCD; Liquid Crystal Display) 및 유기발광디스플레이(OELD; Organic Electro Luminescent Display)의 픽셀 영역(pixel region)에사용되는 스토리지 캐패시터(storage capacitor)의 구조 및 제작 방법에 관한 것으로서, 보다 상세하게는 금속유도측면결정화(MILC; Metal Induced Lateral Crystallization)를 이용하여 LCD 및 OELD에 사용되는 박막트랜지스터(TFT; Thin Film Transistor) 패널의 픽셀 영역에 다결정 실리콘 픽셀 트랜지스터와 함께 스토리지 캐패시터를 동시에 형성하면서 스토리지 캐패시터의 제작 시간을 단축할 수 있는 기법에 관한 것이다.
도 1은 LCD용 TFT 패널(10) 상에 픽셀 영역(11)과 주변 영역, 즉 구동회로 영역(12)이 형성된 상태를 보여주는 개략도이다. MILC에 의하여 기판에 형성되는 TFT의 비정질 실리콘층을 결정화시키면 실리콘층의 전자이동도가 커져서 픽셀 영역(11) 내에는 픽셀 트랜지스터, 스토리지 캐패시터 등을 포함하는 다수의 픽셀의 어레이가 형성하는 동시에 구동회로 영역(12)에는 픽셀을 구동하는 구동 소자를 형성할 수 있다. 다결정 실리콘 TFT LCD에서는 모든 구동 소자를 기판의 구동회로 영역(12)에 형성하는 대신에 연산증폭기(OP Amplifier)나 디지털-아날로그 변환기(DAC) 같이 다결정 실리콘 TFT로 제작하기 어려운 아날로그 회로는 별도의 집적회로를 사용하고 기판에는 멀티플렉서(multiplexer)와 같은 스위칭 소자를 형성하는 하이브리드 구동방식이 흔히 사용된다.
도 2는 도 1의 LCD용 TFT 패널(10)의 픽셀 영역에 형성되는 단위 픽셀의 등가회로도이다. 각 단위 픽셀은 데이터 버스선(Vd)과 게이트 버스선(Vg), 게이트 버스라인에 연결된 게이트와 데이터 버스선과 화소 전극에 연결되는 소스와 드레인으로 구성되는 픽셀 TFT(21), 픽셀 TFT에 인가된 신호 상태를 다음 신호가 주어질때까지 유지시키는 스토리지 캐패시터(Cst; 22), 스토리지 캐패시터와 병렬로 연결된 액정주입부(CLC; 23)로 이루어진다. 스토리지 캐패시터와 액정 주입부는 각각 공통 전극(Vcom; 24)에 연결된다. LCD의 단위 픽셀에서 게이트 버스신호에 의하여 해당 픽셀이 선택되고 데이터 버스신호에 의하여 전압이 인가되면 픽셀 트랜지스터(21)의 드레인에 연결된 스토리지 캐패시터(22)는 전하를 축적하여 다음 신호 주기가 될 때까지 액정주입부(23)에 인가되는 전압을 유지한다. 스토리지 캐패시터가 없으면 픽셀 트랜지스터에 의하여 주어진 구동 전압이 다음 신호 주기까지 유지될 수 없어 연속적인 화면 구동이 이루어질 수 없게된다.
OELD 패널은 통상 투명 유리와 양극으로 사용되는 투명 전극으로 구성된 표면측 유리판과 음극으로 사용된 금속전극 사이에 유기 발광층을 개장시킨 컨덴서 구조로 구성되어 전극 사이의 발광층에 전압을 인가하여 투명 전극을 통하여 빛이 발산되도록 하는 고체발광소자이다. 기존에 널리 사용되고 있는 TFT LCD를 비롯한 액정 디스플레이는 응답속도가 늦고, 시야각이 제한되며, 특히 자체 발광형이 아니라 화면이 어둡고 백라이트를 사용하는 경우 전력 소비가 크다는 문제점이 있다. OELD는 전압이 인가되었을 때 자체 발광을 하는 유기 발광체를 사용하여 응답속도가 빠르고 휘도가 높으며 초박형 설계가 가능하고 소비 전력을 크게 낮출 수 있어 유망한 차세대 디스플레이 수단으로 주목받고 있다.
도 3은 OELD용 TFT 패널(30) 상에 픽셀 영역(31)과 주변 영역, 즉 구동회로 영역(32)이 형성된 상태를 보여주는 개략도이다. LCD용 TFT 패널의 경우와 마찬가지고 OELD 패널의 TFT의 실리콘 활성층을 MILC에 의하여 결정화시키면 활성층의 전자이동도가 커져 픽셀 영역(31) 내에 어드레싱 트랜지스터, 스토리지 캐패시터, 픽셀구동 트랜지스터 등을 포함하는 다수의 픽셀의 어레이를 형성하는 동시에 구동회로 영역(32)에 빠른 동작 속도를 요구하는 구동 소자를 형성할 수 있다. OELD용 TFT 패널에서도 LCD 패널과 관련한 바와 동일한 하이브리드 구동방식이 종종 사용된다.
도 4a는 전압 구동형 OELD용 TFT 패널(30)의 픽셀 영역에 형성되는 단위 픽셀의 등가회로도의 한 예를 보여주는 도면이다. 각 단위 픽셀은 데이터 버스선(Vd)과 게이트 버스선(Vg), 게이트 버스라인에 연결된 게이트와 데이터 버스선에 연결된 소스와 드레인으로 구성되는 어드레싱(스위칭) TFT(41)을 포함한다. 또한, 어드레싱 TFT(41)의 드레인은 어드레싱 TFT에 인가된 신호 상태를 다음 신호가 주어질 때까지 유지시키는 스토리지 캐패시터(42)와 기준 전압(Vdd)을 인가 받아 유기 발광체의 구동 전압(Vc)를 출력하는 픽셀구동 TFT(43)의 게이트에 병렬로 연결된다. TFT LCD의 경우는 자체 발광형이 아니므로 단위 픽셀에는 픽셀 전극에 전압을 인가하는 하나의 픽셀 TFT만이 사용되나, OELD의 경우에는 데이터 신호 전압만으로는 유기 발광체의 발광 현상을 유도하는 수준의 전압을 얻을 수 없으므로, 어드레싱 TFT(41)의 출력을 게이트 신호로 입력받는 픽셀구동 TFT(43)가 별도로 사용되는 특징이 있다.
도 4b는 전류 구동형 OELD용 TFT 패널(30)의 픽셀 영역에 형성되는 단위 픽셀의 등가회로도의 한 예를 보여주는 도면이다. 전류 구동형 OELD용 TFT 패널의단위 픽셀에는 2개의 어드레싱 TFT(44, 45)와 2개의 픽셀 구동 TFT(47, 48)와 하나의 스토리지 캐패시터(46)가 형성된다. 제1 어드레싱 TFT(44)는 제1 게이트 버스선(Vg1)의 신호에 의하여 턴온되어 데이터 버스선(Vd)의 신호를 수신하고, 제2 어드레싱 TFT(45)는 제2 게이트 버스선(Vg2)의 신호에 의하여 턴온되어 제1 어드레싱 TFT(44)의 출력을 한 쌍의 픽셀구동 TFT(47, 48)의 게이트와 스토리지 캐패시터(46)에 제공한다. 제1 어드레싱 TFT(44)와 제2 어드레싱 TFT(45)가 턴온되어 스토리지 캐패시터(46)에 전하가 축적되어 전압이 발생하면, 이 전압은 제1 및 제2 픽셀 구동 TFT(47, 48)의 게이트에 인가되어 픽셀 구동 TFT 들을 턴온시킨다. 스토리지 캐패시터에 인가된 전압은 제2 어드레싱 TFT(45)가 턴오프되어도 다음 신호 주기까지 픽셀 구동 트랜지스터(47, 48)의 턴온 상태를 유지하여 OELD의 단위 픽셀에 구동 전류를 지속적으로 공급할 수 있도록 한다.
도 2, 도 4a 및 4b에서 볼 수 있는 바와 같이, LCD용 TFT 패널과 OELD용 TFT 패널에서 스토리지 캐패시터는 LCD의 픽셀 TFT 또는 OELD의 어드레싱 TFT(전류 구동형 OELD의 경우 제2 어드레싱 TFT)의 드레인과 연결되도록 형성된다. 도 5a 및 도 5b는 MILC를 이용하여 다결정 실리콘 활성층을 포함하는 LCD의 픽셀 TFT 또는 OELD의 어드레싱 TFT와 함께 스토리지 캐패시터를 형성한 상태의 개략적 평면도 및 단면도이다. 도 5a 및 도 5b의 좌측에는 하나의 박막트랜지스터가 형성되어 있고, 우측에는 캐패시터 구조가 형성되어 있음을 보여주는데, 이 구조가 LCD 패널에 적용될 때 좌측의 박막트랜지스터는 픽셀 TFT 사용되고 OELD 패널에 적용될 때에는좌측의 박막트랜지스터는 OELD의 단위 픽셀의 어드레싱 TFT로 사용된다. 또한, 도 4b의 전류 구동형 OELD 패널의 단위 픽셀에서 상기 박막트랜지스터는 제2 어드레싱 TFT(45)로 사용된다. 도 5a와 도 5b에서 박막트랜지스터의 드레인과 캐패시터의 실리콘층이 직접 연결된 구조로 도시되어 있으나, 실제 LCD 또는 OELD의 픽셀 배치에서는 이들이 직접 연결되지 않고 도선을 통하여 전기적으로만 연결되도록 구성할 수도 있다.
투명 기판(51) 위에는 불순물의 확산을 막기 위한 버퍼층(52)이 형성되고 버퍼층 위에는 비정질 실리콘층(53)이 패터닝되고 비정질 실리콘층 위에 게이트 절연층(54) 및 캐패시터 유전체층(55)이 형성되고 이 위에 각각 게이트 전극층(56)과 캐패시터 전극(57)이 형성된다. 이와 같은 방법으로 도면의 좌측에는 비정질 실리콘층(53), 게이트 절연층(54) 및 게이트 전극(56)으로 구성되는 LCD의 픽셀 TFT 또는 OELD의 어드레싱 TFT로 사용되는 TFT 구조가 형성되고, TFT의 우측에는 TFT의 드레인과 연결되어 비정질 실리콘층(53), 유전체층(55) 및 캐패시터 전극(57)으로 구성되는 스토리지 캐패시터 구조가 형성된다. 위와 같이 TFT와 캐패시터 구조를 형성한 후에 이하에서 구체적으로 설명하는 방법으로 게이트 절연층(54), 게이트 전극층(56), 유전체층(55) 및 캐패시터 전극(57)을 마스크로 사용하여 N형 또는 P형 도펀트를 저에너지 고농도와 고에너지 저농도로 나누어 주입하면 TFT의 채널 영역 주위에 게이트 절연층으로 덮인 TFT 영역에는 LDD(Lightly Doped Drain) 영역을 포함하는 저농도 도핑 영역(58)이 형성된다. LDD 영역은 TFT의 오프 전류를 감소시키고 다른 전기적 특성을 개선하는 효과가 있다. 캐패시터 유전체층(55) 아래의일부 영역에도 저농도 도핑 영역(59)이 형성되는데 캐패시터에 형성된 저농도 도핑 영역은 캐패시터의 성능에 별다른 영향을 주지 않는다. 이러한 방식으로 게이트 절연층(54) 양측의 비정질 실리콘 영역(60, 60')에는 고농도로 불순물이 도핑되어 트랜지스터의 소스(60)와 드레인(60') 영역이 형성된다.
이하에서는 도 5a 및 도 5b의 구조의 비정질 실리콘층을 MILC에 의하여 결정화시키는 공정을 설명한다. 종래에는 LCD 또는 OELD에 사용되는 다결정 실리콘 TFT 패널을 제작하기 위해서 기판 상에 비정질 실리콘 층을 형성하고, 비정질 실리콘을 고상결정화, 레이저 결정화, 직접증착법, 급속열처리 등의 방법을 사용하여 다결정화시키는 방법이 사용되었다. 그러한 이러한 방법들은 기판의 손상을 유발하거나 결정화의 균일성을 유지하기 어려운 문제가 있어 다결정 실리콘 TFT 패널의 제작에 큰 제약이 있었다. 이러한 종래의 비정질 실리콘 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 200oC 정도의 저온에서도 비정질 실리콘이 폴리실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막트랜지스터를 제조하였을 경우에 박막트랜지스터의 활성층을 구성하는 폴리실리콘 내에 금속이 잔류하여 특히 박막트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다. 최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다. (S. W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조) 이러한 MILC 현상을 일으키는 금속으로는 특히 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 형상을 이용하여 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300oC내지 600oC의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 일반적 유리 기판을 사용하더라도 기판의 손상없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
도 6은 도 5a 및 도 5b와 같은 구조가 형성된 후에 기판 전체에 Ni, Pd 등의 MILC를 유도하는 금속을 스퍼터링 등의 방법을 사용하여 인가하여 MILC 유도 금속층(61)이 형성된 상태를 도시한다. 도 6에서 MILC 유도 금속은 금속이 직접 인가된 비정질 실리콘에 MIC에 의한 결정화를 일으키고, MILC 유도 금속이 인가되지 않은 비정질 실리콘, 즉 게이트 절연층(54) 및 유전체층(55) 아래 부분의 비정질 실리콘은 MIC에 의하여 결정화되는 영역으로부터 전파되는 MILC에 의하여 결정화된다. 트랜지스터의 게이트 절연층(54)과 게이트 전극(56) 그리고 캐패시터의 유전체층(55)과 캐패시터 전극(57) 상에 인가된 MILC 유도 금속은 이들을 형성하는 절연물질 또는 금속과 반응하지 않으므로 비정질 실리콘의 결정화에 영향을 미치지 않는다.
도 6과 같이 기판 전체에 MILC 유도금속을 인가한 상태에서 300oC내지 600oC의 온도로 열처리하면 MILC 금속이 직접 인가된 부분에서는 MIC에 의한 결정화가 일어나고, MILC 유도 금속이 직접 인가되지 않은 영역에서는 MILC 유도 금속이 인가된 부분으로부터 전파되는 MILC에 의하여 결정화가 이루어진다. 도 6에 표시된 화살표는 이들 영역에서 일어나는 MILC의 전파 방향을 나타낸다. 도 6에서 트랜지스터의 게이트 전극의 폭에 대응하는 채널 폭 a는 대략 10㎛ 정도인데 반하여 스토리지 캐패시터의 유전체층의 폭 b는 대략 15-30㎛ 정도가 된다. 도 6에 도시된 바와 같이 결정화 열처리 공정에서 TFT의 채널 영역은 채널 영역 양측에서 전파되는 MILC에 의하여 결정화되고 스토리지 캐패시터 영역의 비정질 실리콘층은 한쪽, 즉 박막트랜지스터의 드레인 방향으로부터 전파되는 MILC에 의하여 결정화된다. 이 경우, 박막트랜지스터의 채널 영역은 MILC가 비정질 실리콘에서 5㎛ 만큼 전파되는 시간에 모두 결정화될 수 있는데 반하여 캐패시터 영역의 비정질 실리콘을 모두 결정화시키기 위해서는 MILC가 비정질 실리콘에서 15-30㎛ 만큼 전파되는 시간이 소요된다. 도 6의 구조에서 캐패시터 영역의 실리콘층은 MILC에 의하여 결정화되어 유전체층(55)을 사이에 두고 캐패시터 전극(57)과 마주보는 하나의 도전층을 형성하는데, 캐패시터 영역의 비정질 실리콘이 모두 결정화되지 않은 상태에서 MILC에의한 결정화가 중단되면 도전층의 면적이 좁아져 의도된 스토리지 캐패시터의 정전용량을 얻을 수 없게 된다. 한편, 위에서 설명한 바와 같이 캐패시터의 유전체층의 한쪽으로부터만 전파되는 MILC에 의하여 캐패시터 영역의 비정질 실리콘을 결정화시키려면 캐패시터의 유전체층을 완전히 횡단하여 MILC에 의한 결정화가 전파될 때까지 결정화 공정을 지속하여야 하므로 공정 시간이 길어져 생산성이 떨어지고, 열처리 시간이 연장되어 기판이 열적 손상을 입을 가능성이 높아지는 문제가 있다.
본 발명은 위와 같은 문제를 해결하기 위해서 MILC를 이용하여 LCD 또는 OELD에 사용되는 다결정 실리콘 TFT 패널을 제작함에 있어서, LCD의 픽셀 TFT 또는 OELD의 어드레싱 TFT와 동시에 스토리지 캐패시터를 형성할 수 있고 스토리지 캐패시터의 비정질 실리콘층을 신속하게 결정화시켜 TFT 패널의 제작 시간을 단축시킬 수 있는 스토리지 캐패시터의 구조 및 제작 방법을 제공하는 것을 목적으로 한다.
도 1은 LCD용 TFT 패널의 영역 배치를 보여주는 개략도.
도 2는 LCD용 TFT 패널의 단위 화소의 구성을 보여주는 등가회로도
도 3은 OELD용 TFT 패널의 영역 배치를 보여주는 개략도.
도 4a는 전압 구동형 OELD용 TFT 패널의 단위 화소의 구성을 보여주는 등가회로도.
도 4b는 전류 구동형 OELD용 TFT 패널의 단위 화소의 구성을 보여주는 등가회로도.
도 5a 및 도 5b는 종래의 기술에 의하여 형성된 단위 화소의 트랜지스터와 스토리지 캐패시터의 구성을 보여주는 평면도 및 단면도.
도 6은 도 5b의 트랜지스터와 캐패시터 영역의 실리콘층이 MIC 및 MILC에 의하여 결정화되는 상태를 도시하는 도면.
도 7a 내지 도 7l는 본 발명에 따라 LCD 또는 OELD에 사용되는 TFT 패널의 단위 화소에 박막트랜지스터와 스토리지 캐패시터를 형성하는 공정을 보여주는 도면.
도 8a 내지 도 8d는 본 발명이 적용될 수 있는 캐패시터의 형태를 예시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
21: 픽셀 트랜지스터22, 42, 46: 스토리지 캐패시터
41, 44, 45: 어드레싱 트랜지스터43, 47, 48: 픽셀구동 트랜지스터
70: 투명 기판71: 차단층
72: 비정질실리콘층73: 절연층
74: 금속층 75: 포토리지스트
76: 게이트 전극77: 캐패시터 전극
78: 게이트 절연층 79: 캐패시터 유전층
80: 저농도 도핑 영역81: MILC 유도 금속
82: 금속 오프셋 영역83: 중간 절연층
84: 콘택트 전극
이하에서는 첨부된 도면을 참조하여 본 발명에 따라 MILC를 이용하여 LCD 또는 OELD TFT 패널에 다결정 실리콘 픽셀 TFT 또는 어드레싱 TFT와 함께 스토리지 캐패시터를 형성하는 과정을 설명한다.
도 7a는 기판(70) 위에 기판으로부터 오염 물질이 확산되는 것을 방지하기 위한 차단층(71)이 형성된 상태를 보여주는 단면도이다. 기판(70)은 무알칼리 유리, 석영 또는 산화 실리콘 등의 투명 절연 물질로 구성된다. 차단층(71)은 산화실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD (plasma-enhanced chemical vapor deposition), LPCVD (low-pressure chemical vapor deposition), APCVD (atmosphere pressure chemical vapor deposition), ECR CVD (Electron Cyclotron Resonance CVD), 스퍼터링 등의 증착법을 이용하여 600oC 이하의 온도에서 300 내지 10,000Å 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다.
차단층(71) 위에는 도 7b와 같이 박막트랜지스터의 활성층 및 스토리지 캐패시터의 도전층을 구성하는 비정질 실리콘층(a-Si:H; 72)이 형성된다. 비정질 실리콘층(72)는 PECVD, LPCVD 또는 스퍼터링을 이용하여 수소와 결합된 비정질 실리콘을 100 내지 3,000Å 양호하게는 300 내지 1,000Å 두께로 증착시켜 형성된다. 비정질 실리콘 층은 도 7c와 같이 박막트랜지스터의 활성층 및 스토리지 캐패시터의 도전층을 형성하기 위한 면적으로 포토리소그래피에 의하여 형성된 패턴을 사용하여 에칭 가스의 플라즈마에 의한 건식 에칭에 의하여 패터닝 된다.
도 7b 이하의 도면은 LCD 또는 OELD 패널의 픽셀 영역의 단위 픽셀에 LCD의 픽셀 TFT 또는 OELD의 어드레싱 TFT와 함께 스토리지 캐패시터를 형성하는 과정을 도시한다. 본 발명에 따라 LCD 및 OELD 패널의 픽셀 소자를 형성하는 동시에 구동회로 영역에 CMOS 등을 포함하는 구동회로 소자를 형성할 수도 있으나, 구동회로 소자에 대한 설명은 본 명세서에서 생략하기로 한다. 또한, OELD에 사용되는 TFT패널을 제작하기 위해서는 위에서 설명한 바와 같이 단위 픽셀 영역에 픽셀구동 TFT를 추가로 형성할 필요가 있으나, 픽셀구동 TFT는 픽셀 영역의 어드레싱 TFT와 동일한 구조와 공정으로 형성되므로 OELD용 TFT 패널의 픽셀 영역의 픽셀구동 TFT의 구조에 대한 도시와 설명은 생략한다. 본 명세서에서 별도의 설명이 없는 한 OELD의 픽셀 영역의 어드레싱 TFT와 픽셀구동 TFT는 동일한 구조와 공정으로 형성되는 것으로 이해하여야 한다.
비정질 실리콘(72)을 패터닝하여 단위 픽셀 영역 내에 소정의 크기로 실리콘 아일랜드(72)를 형성한 후에는 도 7c와 같이 트랜지스터의 게이트 절연층과 스토리지 캐패시터의 유전체층을 형성할 절연층(73)과 트랜지스터의 게이트 전극과 캐패시터의 전극을 형성할 금속층(74)이 형성된다. 절연층(73)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 절연층 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 방법을 사용하여 1,000 내지 8,000Å 양호하게는 2,000 내지 4,000Å 두께로 금속층(74)이 증착된다.
도 7d 및 도 7e는 픽셀 트랜지스터를 형성할 비정질 실리콘 아일랜드 위의 금속층(74)에 포토리소그래피에 의하여 만들어진 포토리지스트 패턴(75)를 형성하고 습식 또는 건식 에칭에 의하여 게이트 전극(76)과 캐패시터 전극(77)을 형성과는 과정을 보여준다. 도 7e에서 보는 바와 같이 본 발명의 실시예에서는 게이트전극(76)과 캐패시터 전극(77)이 각각 패터닝된 포토리지스트의 내측으로 일정한 거리 c 만큼 과도 에칭된 언더컷 구조를 형성한다. 게이트 전극층(76)을 과도 에칭시키는 이유는 이하에서 설명하는 바와 같이 트랜지스터의 채널 영역 주위에 LDD(Lightly Doped Drain) 영역과 MILC 유도 금속이 인가되지 않은 메탈 오프셋(metal offset) 영역을 형성하기 위함인데 이 점에 대하여는 후술하기로 한다. 도 7e에서 특히 캐패시터 전극(77) 상에 형성된 포토리지스트 패턴이 캐패시터 전극 영역의 비정질 실리콘(72)의 외측 경계로부터 일정한 거리 d 만큼 내측으로 오프셋 되어 형성된다. 그리하여 이후의 공정에서 포토리지스트를 마스크로 하여 캐패시터 유전체층이 패터닝 되었을 때 캐패시터 유전체층 외측으로 거리 d 만큼 비정질 실리콘이 연장되는 구조를 가지게 되는데 그 이유에 대하여는 후술하기로 한다. 도시된 실시예에서는 박막트랜지터와 캐패시터 영역의 실리콘 박막이 물리적으로 연속되도록 형성되어 있으나, 실제 픽셀 영역을 구성함에 있어서는 박막트랜지스터 영역과 캐패시터 영역의 실리콘 박막이 상호 분리되어 형성되고 박막트랜지스터의 드레인과 캐패시터의 실리콘 박막이 도선등에 의하여 전기적으로 접속되도록 구성할 수도 있다. 이러한 구성은 당업자에게 자명한 기술적 사항으로 추가의 설명이나 도시를 생략하며, 이러한 점은 이하에서 설명하는 모든 실시예에 동일하게 적용된다.
도 7f는 패턴화된 포토리지스트를 마스크로 사용하여 절연층(73)을 등방성 에칭하여 게이트 절연층(78) 및 캐패시터의 유전체층(79)를 형성한 상태를 보여준다. 앞에서 설명한 바와 같이 게이트 전극이 포토리스트에 대하여 과도 에칭 되어있으므로 게이트 절연층(78) 및 캐패시터의 유전체층(79)은 도 7f에 도시된 바와 같이 게이트 전극(76) 및 캐패시터 전극(77) 보다 넓은 폭을 가지도록 형성된다. 그 후 게이트 절연층과 캐패시터 유전체층 위의 포토리지스트를 리프트오프 등의 방법을 사용하여 제거하면 도 7g와 같은 박막트랜지스터와 스토리지 캐패시터가 결합된 구조가 형성된다. LCD 또는 OELD에 사용되는 TFT 패널의 픽셀 영역에 형성되는 스토리지 캐패시터는 양호하게는 0.1-0.5㎊ 정도의 의 정정용량을 가지는데 이러한 정정 용량을 얻기 위해서 캐패시터 유전체층은 양호하게는 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성되며, 스토리지 캐패시터에 요구되는 정전용량에 따라 캐패시터의 면적이 적절히 선택된다.
도 7h는 도 7g과 같이 형성된 박막트랜지스터와 캐패시터의 레이아웃을 보여주는 평면도이다. 도 7h에서 보는 바와 같이 트랜지스터 영역은 앞서 설명한 도 5a와 동일한 구조를 가지나 캐패시터 영역에서는 도 5a와 비교하여 캐패시터 유전체층의 주변을 따라 비정질실리콘이 일정한 폭으로 연장되어 있는 차이가 있다. 이는 앞서 도 7e에 대한 설명에서 언급되었듯이 캐패시터 유전체층을 형성하는 마스크로 사용되는 포토리지스를 캐패시터 영역의 비정질 실리콘층의 외주보다 폭 d 만큼 내측으로 오프셋되도록 형성하였기 때문이다. 비정질 실리콘이 캐패시터 유전체층의 외주로부터 연장되는 거리 d는 이후의 공정에서 이 부분의 비정질 실리콘층에 MILC 유도 금속을 인가하여 캐패시터 유전체층 하부의 비정질 실리콘의 결정화를 유도하기에 적절한 폭이 되어야 하는데 통상 0.1 내지 10㎛ 정도의 범위 이내인 것이 적절하다. 본 실시예에서는 실리콘 박막의 모든 측면이 캐패시터 유전체층 외측으로 노출되어 있으나, 이하에서 설명하는 바와 같이 실리콘 박막의 일부 측면만이 유전체층 외부로 노출되도록 구성할 수도 있다.
도 7i는 도 7g의 트랜지스터와 캐패시터에 게이트 전극(76)과 캐피시터 전극(77)을 마스크로 사용하여 불순물을 도핑하는 과정을 보여준다. 예를 들어 도면과 같이 픽셀 영역에 N-MOS TFT를 제작하는 경우에는 이온 샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 대략 10-200 KeV(양호하게는 10-30 KeV)의 에너지로 대략 1E14-IE22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 대략 10-70 KeV(양호하게는 10-30 KeV)의 에너지로 대략 1E13-1E22/cm3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다. 도 7i는 실리콘에 N형 불순물을 주입하여 픽셀 영역에 N-MOS를 제작하는 공정의 예를 보여준다. 그러나 필요에 따라 픽셀 영역에 P-MOS를 제작할 수도 있음은 주지의 사실이다. 이 공정에서 주입되는 고농도 불순물은 저에너지로 주입되기 때문에 게이트 절연층 또는 캐패시터 유전체층을 통과하지 못하고 이들에 의하여 덮여있지 않은 실리콘 영역에만 불순물이 고농도로 주입되어 박막트랜지스터의 소스 및 드레인 영역을 형성한다.
저에너지 고농도 도핑이 실행된 후에는 고에너지 저농도 도핑이 실행된다. 고에너지 저농도 도핑 공정은 N-MOS TFT를 제조하는 경우에는 이온샤워 도핑법, 이온 주입법 또는 기타의 이온 주입 방법을 사용하여 50-150 KeV의 에너지로 PH3, P, As 등의 도펀트를 1E11-1E20/cm3의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 20-100KeV의 에너지로 B2H6, B, BH3등의 도펀트를 1E11-1E20/cm3의 도우즈로 도핑하여 실행된다. 저농도 도핑에서는 저농도의 불순물이 게이트 절연층을 통과할 수 있는 높은 에너지로 주입되기 때문에 게이트 절연층으로 덮인 채널 영역 주위의 비정질 실리콘층에 저농도 도핑영역(80)이 형성된다. 픽셀 트랜지스터의 오프 전류 및 기타 전기적 안정화시키기 위해서는 저농도 도핑 영역에 주입된 불순물의 농도가 1E19/㎤ 이하로 유지되고 1,000 내지 20,000Å, 바람직하게는 5,000 내지 20,000Å 의 폭으로 형성되는 것이 바람직하다. 이상의 설명에서는 저에너지 고농도 도핑을 먼저 실행하고 고에너지 저농도 도핑을 나중에 실행하는 것으로 되어 있으나, 본 발명의 범위 내에서 이들의 순서가 뒤바뀔 수도 있음을 본 발명이 속하는 분야의 통상을 지식을 가진 자라면 쉽게 이해할 수 있다.
도 7j는 도핑 공정이 완료된 후 박막트랜지스터 영역과 캐피시터 영역의 비정질 실리콘을 결정화시키는 MILC 유도 금속(81)을 인가하는 공정을 보여준다. 비정질 실리콘에 MILC 현상을 유도하는 금속으로서 양호하게는 니켈(Ni) 또는 팔라듐(Pd)이 사용되나 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 금속이 사용될 수 있다. 본 발명의 실시예에서는 MILC 유도 금속으로 니켈을 사용하는 예를 보여준다. 니켈 또는 팔라듐 등의 MILC 유도 금속은 스퍼터링, 가열 증발, PECVD 또는 이온 주입법에 의하여 활성층에 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 인가되는 금속층의 두께는 비정질 실리콘층의 MILC를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으며 대략 1-10,000Å 양호하게는 10-200Å의 두께로 형성된다.
도 7j에서 보는 바와 같이 박막트랜지스터의 채널 영역의 주변은 게이트 절연층으로 덮여 있어 트랜지스터의 채널 영역 주위에 MILC 유도 금속(81)이 증착되지 않은 메탈 오프셋(metal offset) 영역(82)이 형성된다. 채널 영역 주위에 메탈 오프셋 영역(82)이 형성되지 않으면 니켈 등의 MILC 유도 금속이 직접 증착된 영역에서 발생하는 MIC 현상에 의하여 실리콘 층에 유입된 금속 성분이 채널 영역에서 전류 누설을 발생시키고 동작 특성을 저하시키는 문제를 발생시킨다. 본 실시예에서는 게이트 전극보다 넓은 폭으로 패터닝된 게이트 절연층이 채널 영역 주위에 저농도 도핑 영역과 메탈 오프셋 영역을 형성하는 역할을 동시에 수행하는 역할을 하나, 경우에 따라서는 별도의 마스크를 사용하여 메탈 오프셋 영역을 형성할 수도 있다. 따라서, 저농도 도핑 영역과 메탈 오프셋 영역이 반드시 일치할 필요가 없고 메탈 오프셋 영역의 일부에 저농도 도핑 영역이 형성될 수도 있다. 본 발명에서는 픽셀 박막트랜지스터와 스토리지 캐패시터와 동일한 공정에 의하여 형성되기 때문에 캐패시터 영역의 실리콘층에도 박막트랜지스터와 동일하게 저농도 도핑 영역과 메탈 오프셋 영역이 형성되나 이들은 캐패시터의 동작과 성능에 큰 영향을 미치지 않는다. 이상에서는 불순물 도핑 공정이 MILC 유도 금속을 인가하는 공정보다 먼저 실행되는 것으로 설명되었으나, MILC 유도 금속을 먼저 형성하고 불순물을도핑하는 공정을 실행할 수도 있다.
박막트랜지스터와 캐패시터에 니켈이 인가된 후에는 도 7k에 도시된 바와 같이 트랜지스터 영역과 캐패시터 영역의 비정질 실리콘층을 결정화시키는 열처리 공정이 실행된다. 결정화 열처리 공정은 비정질실리콘에 MILC 현상을 일으키는 임의의 방법을 사용할 수 있는데, 예를 들어 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 500 내지 1,200oC정도의 온도에서 수초 내지 수분 이내의 짧은 시간 동안 가열하는 고속어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELA법 등을 사용할 수 있다. 본 발명에서는 양호하게는 고로(furnace) 내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 가열하여 실리콘을 결정화하는 방법을 사용할 수 있다. 고로를 이용하여 비정질실리콘을 결정화하는 방법은 유리 기판의 변형 온도보다 낮은 온도를 사용하므로 기판의 변형 또는 손상을 방지할 수 있고, 많은 기판을 고로에서 동시에 열처리 할 수 있으므로 대량 공정이 가능하여 생산성을 높일 수 있는 장점이 있다. 열처리 공정을 통하여 MILC 유도 금속이 직접 인가된 비정질 실리콘 영역에서는 MIC 현상에 의한 결정화가 진행되고 금속이 인가되지 않은 부분은 금속이 인가된 부분으로부터 전파되는 MILC 현상에 의하여 결정화가 진행된다. 또한, 본 발명에서는 MILC 유도 금속에 의하여 비정질실리콘을 결정화시키는 열처리 조건이 활성층에 주입된 도펀트를 활성화시키는 어닐링 조건과 유사하기 때문에 활성층의 결정화와 도펀트의 활성화를 한번의 공정으로 처리할 수도 있다.
열처리 과정 동안 트랜지스터의 소스 및 드레인 영역은 이들 영역에 직접 인가된 Ni에 의하여 MIC에 의한 결정화가 이루어지고 트랜지스터의 저농도 도핑 영역과 채널 영역은 소스와 드레인 영역으로부터 양쪽에서 진행되는 MILC에 의하여 결정화가 이루어진다. 한편 캐패시터 영역의 실리콘층은 캐패시터 유전체층의 외측으로 연장된 실리콘 영역에 인가된 Ni에 의하여 유도되어 실리콘 영역의 양측에서 전파되는 MILC에 의하여 결정화된다. 본 발명의 특징은 도 6과 도 7k를 비교하면 극명하게 드러난다. 종래의 공정에서 통상 15-30㎛의 폭 b를 가진 캐패시터 영역의 실리콘층을 도 6과 같이 한쪽에서만 전파되는 MILC에 의하여 결정화시키기 위해서는 통상 10㎛ 내외의 폭 a를 가지는 채널 영역을 채널 양방에서 전파되는 MILC에 의하여 결정화시키기 위한 시간보다 훨씬 긴 시간이 소요된다. 그러나, 본 발명의 방법을 사용하면 캐패시터 영역의 실리콘층이 캐패시터 영역 양측에 인가된 Ni에 의하여 유도되는 MILC에 의하여 양쪽에서 결정화되지 때문에 캐패시터 영역의 실리콘층을 결정화시키기 위하여 소요되는 시간을 약 절반 이하로 단축시킬 수 있다. 본 발명에 따르면 Ni를 인가한 후의 열처리에 의하여 박막트랜지스터의 채널 영역의 비정질 실리콘과 캐패시터의 비정질 실리콘이 동시에 결정화된다. 비정질 실리콘이 다결정화되면 전자이동도가 커져서 트랜지스터의 동작 속도를 높일 수 있는 한편, 캐패시터 영역의 실리콘층은 도전성이 양호해져 유전체층을 사이에 두고 하나의 캐패시터 전극 역할을 할 수 있게 된다. 그리하여 스토리지 캐패시터는 픽셀 트랜지스터의 게이트 절연층과 동일한 재료로 형성된 유전체층이 전자이동도가 양호한 다결정 실리콘층과 게이트 전극과 동일한 재료로 형성된 캐패시터 전극 사이에 개장된 구조를 가져 양호한 정전 용량과 정전 특성을 발휘할 수 있다.
기판의 픽셀 영역 및 구동회로 영역의 트랜지스터의 활성층이 결정화된 후에는 도 7l와 같이 중간 절연층(82)이 형성된다. 중간 절연층은 PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 복합층을 1,000 내지 15,000Å 양호하게는 3,000 내지 7,000Å 두께로 증착시켜 형성된다. 도 7k는 또한 중간 절연층을 포토리소그래피에 의하여 형성된 패턴을 마스크로 사용하여 습식 또는 건식 에칭하여 콘택트 홀을 형성하고, 콘택트 홀을 통하여 트랜지스터의 소스, 드레인 및 게이트와 외부 회로를 접속시키는 콘택트 전극(83)을 형성한 상태를 보여준다. 콘택트 전극은 스퍼터링, 가열 증착, CVD 등의 방법을 사용하여 중간 절연층 전체에 금속 또는 도핑된 폴리실리콘 등의 도전성 재료를 500-10,000Å, 양호하게는 2,000-6,000Å의 두께로 증착시키고 이 도전성 재료를 건식 또는 습식 에칭법에 의하여 원하는 형태로 패터닝하여 형성된다.
이후에는 콘택트 전극 위에 절연막을 형성하고 픽셀 전극을 형성하여 LCD용 TFT 패널을 형성하거나 OELD 단위 화소의 유기 발광체에 전계를 인가하는 음전극(Cathode Electrode)인 금속전극과 양전극으로 사용되는 ITO 투명전극을 형성하여 OELD용 TFT 패널이 형성된다. 이러한 공정은 본 발명의 특징과 밀접한 관련이 없고, 본 발명이 속하는 기술분야에서 주지 또는 관용된 기술 내용이므로 이점에 대한 상세한 설명은 생략한다.
도 7h에는 본 발명에 따라 MILC를 유도하는 니켈을 인가하는 실리콘층이 캐패시터의 유전체층 주위로 연장되도록 형성된 하나의 실시예가 도시되었다. 그러나, 캐패시터 영역의 실리콘층의 결정화를 신속화하기 위하여 유전체층의 형태와 유전체층 주위의 실리콘층의 형태를 여러 가지로 변형할 수 있다. 예를 들어, 도 8a는 실리콘층(81)이 캐패시터 유전체층(82)의 양측에서 연장되도록 형성된 상태를 보여준다. 유전체층의 폭이 게이트 전극을 따른 방향의 길이보다 짧은 경우에는 도 8a와 같이 유전체층의 양측에만 니켈을 인가하더라도 도 7h와 같이 4변 모두에 니켈을 인가하는 경우와 거의 동일한 결정화 시간 단축효과가 있다. 또한, 도 8b와 같이 유전체층(82)의 3변을 따라 니켈이 인가되는 실리콘층(81)이 연장되도록 할 수도 있는데 이 경우도 유전체층의 4변 또는 2변에 실리콘층이 연장되도록 형성하는 경우와 실질적으로 동일한 효과를 얻을 수 있다. 도 8c는 캐패시터의 유전체층(82)을 장방형으로 형성하지 아니하고 한 측이 함입된 ㄷ자 형태로 형성할 수 있다. 이 경우 유전체층 전체를 결정화시키기 위해서 주위로부터 전파되는 MILC에 의하여 결정화되어야 하는 실리콘층의 폭이 실질적으로 감소되어 캐패시터 영역의 실리콘층을 결정화시키는 시간이 단축될 수 있다. 선택적으로는 캐패시터 유전체층의 양측을 함입 시켜 ㄹ자 형태로 형성할 수도 있다. 또한, 도 8d에 도시한 바와 같이 캐패시터의 유전체층(82)을 세장형으로 형성하더라도 MILC에 의하여 결정화될 실리콘층의 폭이 감소되어 결정화에 소요되는 시간을 단축시킬 수 있다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 아니된다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다.
본 발명은 MILC를 이용하여 LCD 또는 OELD 등의 디스플레이 장치에 사용되는 TFT 패널의 픽셀 영역에 다결정 실리콘 박막트랜지스터와 스토리지 캐피시터를 동시에 형성할 수 있는 효과가 있다. 또한, 본 발명은 픽셀 영역에 다결정 실리콘 박막트랜지스터와 함께 스토리지 캐패시터를 제작함에 있어서 캐패시터 영역의 비정질 실리콘을 MILC에 의하여 결정화시켜 하나의 캐패시터 전극(도전판)으로 사용할 수 있고, 캐패시터의 유전체층과 유전체층 주위의 실리콘층의 형태를 적절히 선택하여 캐패시터 영역의 실리콘층을 결정화시키기 위해서 소요되는 시간을 단축시킬 수 있다.

Claims (28)

  1. TFT LCD에 사용되는 결정질 실리콘 TFT 패널에 있어서,
    다수의 단위 픽셀 영역을 포함하는 투명 기판;
    상기 단위 픽셀마다 형성되고, 상기 기판 상에 형성된 결정질 실리콘 활성층 및 상기 활성층 위에 순차로 형성된 게이트 절연층 및 게이트 전극을 포함하는 픽셀 트랜지스터;
    상기 단위 픽셀마다 형성되고, 상기 기판 상에 형성된 결정질 실리콘층 및 그 위에 순차로 형성된 유전체층 및 캐패시터 전극을 포함하는 스토리지 캐패시터를 포함하고,
    상기 픽셀 트랜지스터와 상기 스토리지 캐패시터의 상기 결정질 실리콘층이 비정질 실리콘층의 최소한 일부에 MILC를 유도하는 금속을 인가하여 열처리하여 결정화되고, 상기 스토리지 캐패시터의 상기 결정질 실리콘층이 적어도 2 이상의 방향에서 상기 유전체층의 경계보다 외측으로 연장된 부분을 포함하고 그 연장된 부분에 상기 MILC를 유도하는 금속이 인가되어 결정화된 것을 특징으로 하는 TFT 패널.
  2. 제1항에 있어서, 상기 유전체층이 장방형 형태이고 그 아래의 상기 결정질 실리콘층이 상기 유전체층의 적어도 2 변에서 상기 유전체층의 경계 외측으로 연장된 것을 특징으로 하는 TFT 패널.
  3. 제1항에 있어서, 상기 스토리지 캐패시터의 상기 유전체층이 ㄷ자 또는 ㄹ자 형태로 형성된 것을 특징으로 하는 TFT 패널.
  4. 제1항에 있어서, 상기 결정질 실리콘층이 상기 캐패시터의 유전체층의 외측으로 연장된 거리가 0.1 내지 10㎛인 것을 특징으로 하는 TFT 패널.
  5. 제1항에 있어서, 상기 유전체층의 두께가 300 내지 3,000Å인 것을 특징으로 하는 TFT 패널.
  6. 제1항에 있어서, 상기 트랜지스터의 결정질 실리콘층과 상기 캐패시터의 결정질 실리콘층이 상호 연결되도록 형성되고, 상기 트랜지스터의 게이트 절연층과 상기 캐패시터의 유전체층이 동일한 재료로 동시에 형성되고 상기 트랜지스터의 게이트 전극과 상기 캐패시터 전극이 동일한 재료로 동시에 형성된 것을 특징으로 하는 TFT 패널.
  7. 제1항에 있어서, 상기 실리콘의 결정화를 유도하는 금속물질이 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 스퍼터링, 가열 증착(evaporation) 또는 CVD 방법을 사용하여 1 내지 200Å의두께로 증착시켜 인가되고, 상기 열처리는 고로(furnace)를 이용하여 400-600oC의 온도에서 0.1 내지 50시간 동안 이루어져 형성된 것을 특징으로 하는 TFT 패널.
  8. 유기발광디스플레이장치(OELD)에 사용되는 결정질 실리콘 TFT 패널에 있어서,
    다수의 단위 픽셀 영역을 포함하는 투명 기판;
    상기 단위 픽셀마다 형성되고, 상기 기판 상에 형성된 결정질 실리콘 활성층 및 상기 활성층 위에 순차로 형성된 게이트 절연층 및 게이트 전극을 포함하는 2개 이상의 박막트랜지스터;
    상기 단위 픽셀마다 형성되고, 상기 기판 상에 형성된 결정질 실리콘층 및 그 위에 순차로 형성된 유전체층 및 캐패시터 전극을 포함하는 스토리지 캐패시터를 포함하고,
    상기 박막트랜지스터들 및 상기 스토리지 캐패시터의 상기 결정질 실리콘층이 비정질 실리콘층의 최소한 일부에 MILC를 유도하는 금속을 인가하여 열처리하여 결정화되고, 상기 스토리지 캐패시터의 상기 결정질 실리콘층이 적어도 2 이상의 방향에서 상기 유전체층의 경계보다 외측으로 연장된 부분을 포함하고 그 연장된 부분에 상기 MILC를 유도하는 금속이 인가되어 결정화된 된 것을 특징으로 하는 TFT 패널.
  9. 제8항에 있어서, 상기 유전체층이 장방형 형태이고 그 아래의 상기 결정질 실리콘층이 상기 유전체층의 적어도 2 변에서 상기 유전체층의 경계 외측으로 연장된 것을 특징으로 하는 TFT 패널.
  10. 제8항에 있어서, 상기 스토리지 캐패시터의 상기 유전체층이 ㄷ자 또는 ㄹ자 형태로 형성된 것을 특징으로 하는 TFT 패널.
  11. 제8항에 있어서, 상기 결정질 실리콘층이 상기 캐패시터의 유전체층의 외측으로 연장된 거리가 0.1 내지 10㎛인 것을 특징으로 하는 TFT 패널.
  12. 제8항에 있어서, 상기 유전체층의 두께가 300 내지 3,000Å인 것을 특징으로 하는 TFT 패널.
  13. 제8항에 있어서, 하나 이상의 상기 박막트랜지스터의 결정질 실리콘층과 상기 캐패시터의 결정질 실리콘층이 상호 연결되도록 형성되고, 상기 박막트랜지스터의 게이트 절연층과 상기 캐패시터의 유전체층이 동일한 재료로 동시에 형성되고 상기 박막트랜지스터의 게이트 전극과 상기 캐패시터 전극이 동일한 재료로 동시에 형성된 것을 특징으로 하는 TFT 패널.
  14. 제8항에 있어서, 상기 실리콘의 결정화를 유도하는 금속물질이 Ni, Pd, Ti,Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 스퍼터링, 가열 증착(evaporation) 또는 CVD 방법을 사용하여 1 내지 200Å의 두께로 증착시켜 인가되고, 상기 열처리는 고로(furnace)를 이용하여 400-600oC의 온도에서 0.1 내지 50시간 동안 이루어져 형성된 것을 특징으로 하는 TFT 패널.
  15. 단위 픽셀마다 결정질 실리콘 픽셀 트랜지스터와 스토리지 캐패시터가 형성된 TFT LCD에 사용되는 결정질 실리콘 TFT 패널의 제작 방법에 있어서,
    (a) 다수의 단위 픽셀 영역을 포함하는 투명 기판을 제공하는 단계;
    (b) 상기 투명 기판 상에 비정질 실리콘층을 형성하고 각 단위 픽셀 내의 상기 비정실 실리콘층을 상기 픽셀 트랜지스터와 상기 스토리지 캐패시터가 형성될 영역으로 패터닝하는 단계;
    (c) 패터닝된 상기 비정질 실리콘층과 기판 전체를 덮도록 절연층을 형성하는 단계;
    (d) 상기 절연층 위에 금속층을 인가하는 단계;
    (e) 상기 절연층과 금속층을 패터닝하여 상기 픽셀 트랜지스터의 게이트 절연층 및 게이트 전극을 각각 형성하고, 상기 스토리지 캐패시터의 캐패시터의 유전체층 및 캐패시터 전극을 각각 형성하는 단계;
    (f) 패터닝된 상기 절연층과 금속층을 마스크로 하여 상기 비정질 실리콘층에 불순물을 주입하는 단계;
    (g) 상기 픽셀 트랜지스터와 상기 스토리지 캐패시터 영역 각각의 상기 비정질 실리콘층의 최소한 일부에 MILC를 유도하는 금속 물질을 인가하는 단계;
    (h) 상기 MILC 유도 금속이 인가된 상기 비정질 실리콘층을 열처리하여 결정화시키는 단계;
    (i) 상기 기판 전체에 중간 절연층을 형성하고 콘택트 전극을 패터닝하는 단계를 포함하고,
    상기 단계 (e)에서 상기 캐패시터 영역의 상기 비정질 실리콘층이 적어도 상기 유전체층의 2 이상의 측면에서 상기 유전체층의 외측으로 연장되도록 상기 유전체층을 형성하여, 상기 단계 (f)에서 유전체층의 외측으로 연장된 상기 비정질 실리콘 영역에 상기 MILC 유도 금속이 인가되어 상기 단계 (g)에서 2 이상의 방향에서 캐패시터 영역의 상기 비정질 실리콘층의 결정화가 진행되는 것을 특징으로 하는 TFT 패널의 제작 방법.
  16. 제15항에 있어서, 상기 유전체층의 모든 주위에서 비정질 실리콘층이 상기 유전체층의 외측으로 연장되도록 상기 유전체층을 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  17. 제15항에 있어서, 상기 캐패시터 유전체층 및 상기 캐패시터 전극을 ㄷ자 또는 ㄹ자 형태로 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 캐패시터 영역의 상기 비정질 실리콘층이 상기 캐패시터 유전체층의 경계보다 0.1 내지 10㎛ 외측으로 연장된 것을 특징으로 하는 TFT 패널의 제작 방법.
  19. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 유전체층의 두께가 300 내지 3,000Å로 형성되는 것을 특징으로 하는 TFT 패널의 제작 방법.
  20. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 MILC 유도 금속은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 스퍼터링, 가열 증착 또는 CVD 방법을 사용하여 1 내지 200Å의 두께로 증착시켜 인가되고, 상기 열처리는 고로를 이용하여 400-600oC의 온도에서 0.1 내지 50시간 동안 이루어져 형성된 것을 특징으로 하는 TFT 패널의 제작 방법.
  21. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 단계 (g)가 상기 단계 (f)를 실행하기 이전에 실행되는 것을 특징으로 하는 TFT 패널의 제작 방법.
  22. 단위 픽셀마다 2개 이상의 결정질 실리콘 박막트랜지스터와 스토리지 캐패시터가 형성된 유기발광디스플레이(OELD)에 사용되는 결정질 실리콘 TFT 패널의 제작 방법에 있어서,
    (a) 다수의 단위 픽셀 영역을 포함하는 투명 기판을 제공하는 단계;
    (b) 상기 투명 기판 상에 비정질 실리콘층을 형성하고 각 단위 픽셀 내의 상기 비정실 실리콘층을 상기 2개 이상의 박막트랜지스터 및 스토리지 캐패시터가 형성될 영역으로 패터닝하는 단계;
    (c) 패터닝된 상기 비정질 실리콘층과 기판 전체를 덮도록 절연층을 형성하는 단계;
    (d) 상기 절연층 위에 금속층을 인가하는 단계;
    (e) 상기 절연층과 금속층을 패터닝하여 상기 2개 이상의 박막트랜지스터의 게이트 절연층 및 게이트 전극을 각각 형성하고, 상기 스토리지 캐패시터의 캐패시터의 유전체층 및 캐패시터 전극을 각각 형성하는 단계;
    (f) 패터닝된 상기 절연층과 금속층을 마스크로 하여 상기 비정질 실리콘층에 불순물을 주입하는 단계;
    (g) 불순물이 주입된 상기 2개 이상의 박막트랜지스터 및 상기 스토리지 캐패시터 영역 각각의 상기 비정질 실리콘층의 최소한 일부에 MILC를 유도하는 금속 물질을 인가하는 단계;
    (h) 상기 MILC 유도 금속이 인가된 상기 비정질 실리콘층을 열처리하여 결정화시키는 단계;
    (i) 상기 기판 전체에 중간 절연층을 형성하고 콘택트 전극을 패터닝하는 단계를 포함하고,
    상기 단계 (e)에서 상기 캐패시터 영역의 상기 비정질 실리콘층이 적어도 상기 유전체층의 2 이상의 측면에서 상기 유전체층의 외측으로 연장되도록 상기 유전체층을 형성하여, 상기 단계 (f)에서 유전체층의 외측으로 연장된 상기 비정질 실리콘 영역에 상기 MILC 유도 금속이 인가되어 상기 단계 (g)에서 2 이상의 방향에서 캐패시터 영역의 상기 비정질 실리콘층의 결정화가 진행되는 것을 특징으로 하는 TFT 패널의 제작 방법.
  23. 제22항에 있어서, 상기 유전체층의 모든 주위에서 비정질 실리콘층이 상기 유전체층의 외측으로 연장되도록 상기 유전체층을 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  24. 제22항에 있어서, 상기 캐패시터 유전체층 및 상기 캐패시터 전극을 ㄷ자 또는 ㄹ자 형태로 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 캐패시터 영역의 상기 비정질 실리콘층이 상기 캐패시터 유전체층의 경계보다 0.1 내지 10㎛ 외측으로 연장된 것을 특징으로 하는 TFT 패널의 제작 방법.
  26. 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 유전체층의 두께가 300 내지 3,000Å로 형성되는 것을 특징으로 하는 TFT 패널의 제작 방법.
  27. 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 MILC 유도 금속은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 스퍼터링, 가열 증착 또는 CVD 방법을 사용하여 1 내지 200Å의 두께로 증착시켜 인가되고, 상기 열처리는 고로를 이용하여 400-600oC의 온도에서 0.1 내지 50시간 동안 이루어져 형성된 것을 특징으로 하는 TFT 패널의 제작 방법.
  28. 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 단계 (g)가 상기 단계 (f)를 실행하기 이전에 실행되는 것을 특징으로 하는 TFT 패널의 제작 방법.
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