KR20030008702A - 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치및 이 장치의 데이터 처리 방법 - Google Patents

4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치및 이 장치의 데이터 처리 방법 Download PDF

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Abstract

본 발명은 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치 및 이 장치의 데이터 처리 방법을 공개한다. 이 장치는 라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 직/병렬 변환회로, 라이트 동작시에 2비트의 컬럼 어드레스를 디코딩한 제1, 2, 3, 4디코딩 신호에 응답하여 직/병렬 변환회로로부터 출력되는 복수개의 4비트의 병렬 데이터 각각을 순차 방식인 경우에는 순차 방식에 따라 위치를 제어하여 출력하고, 인터리브 방식의 경우에는 인터리브 방식에 따라 위치를 제어하여 제1, 2, 3, 4메모리 셀 어레이들로 출력하는 데이터 위치 제어회로, 리드 동작시에 제1, 2, 3, 4메모리 셀 어레이들 각각으로부터 출력되는 복수개의 4비트의 데이터를 증폭하고 제1, 2, 3, 4디코딩 신호에 응답하여 순차 방식의 경우에는 순차 방식에 따라 위치를 제어하여 출력하고, 인터리브 방식의 경우에는 인터리브 방식에 따라 위치를 제어하여 출력하는 센스 증폭회로, 및 리드 동작시에 센스 증폭회로로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환회로로 구성되어 있다. 따라서, 간단한 회로 구성으로 버스트 길이가 4인 동작을 수행할 수 있다.

Description

4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치 및 이 장치의 데이터 처리 방법{Synchronous semiconductor memory device comprising four bit prefetch function and data processing method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치 및 이 장치의 데이터 처리 방법에 관한 것이다.
동기형 반도체 메모리 장치는 데스크 탑 및 휴대용 컴퓨터 시스템을 포함하는 다양한 응용 분야에서 메인 메모리로 주로 사용되어 왔다. 이러한 시스템에 사용되던 동기형 반도체 메모리 장치의 종류로는 싱글 데이터 레이트 동기형 반도체 메모리 장치와 더블 데이터 레이트 동기형 반도체 메모리 장치가 있다.
싱글 데이터 레이트 동기형 반도체 메모리 장치는 클럭신호의 상승 엣지에서 데이터를 입력하는 것을 말하고, 더블 데이터 레이트 동기형 반도체 메모리 장치는 클럭신호의 상승 엣지 및 하강 엣지에서 데이터를 입력하는 것을 말한다. 이중, 더블 데이터 동기형 레이트 반도체 메모리 장치는 짝수번째 메모리 셀 어레이와 홀수번째 메모리 셀 어레이로 구분된 메모리 셀 어레이를 구비하고, 라이트 동작시에 하나의 클럭 사이클내에서 2개의 데이터를 연속적으로 입력한 후에, 짝수번째 메모리 셀 어레이와 홀수번째 메모리 셀 어레이에 해당 메모리 셀 어레이에 해당하는 데이터를 동시에 라이트하는 것을 말한다. 따라서, 더블 데이터 레이트 동기형 반도체 메모리 장치는 2비트 프리페치 기능을 가지는 반도체 메모리 장치라고 할 수 있다.
따라서, 싱글 데이터 레이트 동기형 반도체 메모리 장치에 비해서 더블 데이터 레이트 반도체 메모리 장치가 고속으로 데이터를 입출력할 수 있다는 장점이 있다.
그런데, 시스템이 고속화됨에 따라 고속의 반도체 메모리 장치가 요구되게 되고, 이에 따라, 더블 데이터 레이트 반도체 메모리 장치로는 안정적인 동작을 수행할 수가 없게 되었다.
그래서, 최근에 4비트 프리페치 기능을 가지는 동기형 반도체 메모리 장치가 개발되게 되었다.
4비트 프리페치 기능을 가지는 반도체 메모리 장치는 4개로 구분된 메모리 셀 어레이들을 구비하고, 클럭신호의 상승 엣지와 하강 엣지에서 4개의 데이터를 연속적으로 입력하는 것을 말한다.
종래의 4비트 프리페치 기능을 가지는 동기형 반도체 메모리 장치의 버스트 길이가 4인 경우의 동작을 설명하면 다음과 같다.
로우 어드레스를 디코딩하여 4개의 메모리 셀 어레이들의 공통 워드 라인을 선택하고, 하위 2비트의 컬럼 어드레스를 제외한 컬럼 어드레스를 디코딩하여 4개의 메모리 셀 어레이들 각각의 해당 비트 라인쌍들을 선택한다. 그리고, 클럭신호의 상승 엣지와 하강 엣지에서 4개의 데이터가 연속적으로 입력되면 이들 데이터를 병렬로 정렬하고, 입력된 하위 2비트의 컬럼 어드레스에 응답하여 4개의 병렬 데이터를 해당 메모리 셀 어레이들로 입력한다.
그런데, 종래의 4비트 프리페치 기능을 가지는 반도체 메모리 장치의 회로 구성이 복잡하다는 문제점이 있었다.
본 발명의 목적은 버스트 길이가 4인 동작을 수행하기 위한 회로 구성이 간단한 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 데이터 처리 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치는 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들, 라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 직/병렬 변환수단, 라이트 동작시에 2비트의 컬럼 어드레스를 디코딩한 제1, 2, 3, 4디코딩 신호에 응답하여 상기 직/병렬 변환수단으로부터 출력되는 복수개의 4비트의 병렬 데이터 각각을 순차 방식인 경우에는 순차 방식에 따라 위치를 제어하여 출력하고, 인터리브 방식의 경우에는 인터리브 방식에 따라 위치를 제어하여 상기 4개의 메모리 셀 어레이들로 출력하는 데이터 위치 제어수단, 리드 동작시에 상기 4개의 메모리 셀 어레이들 각각으로부터 출력되는 복수개의 4비트의 데이터를 증폭하고 상기 제1, 2, 3, 4디코딩 신호에 응답하여 순차 방식의 경우에는 순차 방식에 따라 위치를 제어하여 출력하고, 인터리브 방식의 경우에는 인터리브 방식에 따라 위치를 제어하여 출력하는 센스 증폭수단, 및 리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 제1실시예는 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 및 4메모리 셀 어레이들, 라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 직/병렬 변환수단, 및 상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하고, 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하고, 상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하고, 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 데이터 위치 제어수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 제2실시예는 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들, 상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하고, 상기 제3디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 센스 증폭수단, 및 리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 제3실시예는 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들, 라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 직/병렬 변환수단, 라이트 동작시에 2비트의 컬럼 어드레스를 디코딩한 제1, 2, 3, 4디코딩 신호중 상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하고, 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하고, 상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하고, 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 데이터 위치 제어수단, 리드 동작시에 상기 4개의 메모리 셀 어레이들 각각으로부터 출력되는 복수개의 4비트의 데이터를 증폭하고 상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하고, 상기 제3디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 센스 증폭수단, 및 리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 4비트 프리페치 기능을 가진 반도체 메모리 장치의 데이터 처리 방법은 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들을 구비한 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 데이터 처리 방법에 있어서, 라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 단계, 라이트 동작시에 2비트의 컬럼 어드레스를 디코딩한 제1, 2, 3, 4디코딩 신호중 상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하고, 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하고, 상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하고, 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 단계, 리드 동작시에 상기 4개의 메모리 셀 어레이들 각각으로부터 출력되는 복수개의 4비트의 데이터를 증폭하고 상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하고, 상기 제3디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 단계, 및 리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 단계를 구비하는 것을 특징으로 한다.
도1은 본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 블록도이다.
도2는 도1에 나타낸 데이터 위치 제어회로의 외부로부터 입력되는 2비트의 컬럼 어드레스에 따른 데이터 위치 제어동작을 나타내는 표이다.
도3은 도1에 나타낸 데이터 위치 제어회로를 개략적으로 설명하기 위한 것이다.
도4는 도1에 나타낸 데이터 위치 제어회로의 실시예의 상세 회로도이다.
도5는 도1에 나타낸 센스 증폭기의 외부로부터 입력되는 2비트의 컬럼 어드레스에 따른 데이터 위치 제어동작을 나타내는 표이다.
도6은 도1에 나타낸 센스 증폭기의 동작을 개략적으로 설명하기 위한 것이다.
도7은 도1에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것이다.
도8은 도7에 나타낸 래치 및 드라이버의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 블록도로서, 로우 어드레스 입력버퍼(10), 컬럼 어드레스 입력버퍼(12), 클록 버퍼(14), DS버퍼(16), 데이터 입력버퍼들(18-1 ~ 18-k), 데이터 출력버퍼들(20-1 ~ 20-k), 직/병렬 변환회로들(22-1 ~ 22-k), 병/직렬 변환회로들(24-1 ~ 24-k), 데이터 위치 제어회로들(26-1 ~ 26-k), 센스 증폭기들(28-1 ~ 28-k), 제1 ~ 제4컬럼 디코더들(30), 로우 디코더(32), 및 메모리 셀 어레이(34)로 구성되어 있다. 메모리 셀 어레이(34)는 제1 ~ 제4의 메모리 셀 어레이들로 구성되고, 컬럼 디코더(30)는 제1 ~ 제4컬럼 디코더들로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
4개의 메모리 셀 어레이들(34) 각각은 워드 라인 선택신호들(WL1, ..., WLi)과 열 선택신호들(Y1, ..., Yj)에 의해서 선택되는 메모리 셀들을 구비하고, 해당 메모리 셀들이 선택되면 라이트 동작시에는 데이터((DF11, DF12, DF13, DF14) ~ (DFk1, DFk2, DFk3, DFk4))를 저장하고, 리드 동작시에는 데이터((DS11, DS12, DS13, DS14) ~ (DSk1, DSk2, DSk3, DSk4))를 출력한다. 로우 어드레스 입력버퍼(10)는 로우 어드레스(RA1 ~ RAn)를 입력하여 버퍼한다. 컬럼 어드레스 입력버퍼(12)는 컬럼 어드레스(CA3 ~ CAm)를 입력하여 버퍼한다. 클록 버퍼(14)는 클럭신호(CLK)를 버퍼하여 버퍼된 클럭신호(PCLK)를 발생한다. DS버퍼(16)는 데이터 스트로우브 신호(DS)를 버퍼하여 버퍼된 데이터 스트로우브 신호(PDS)를 발생한다. 데이터 입력버퍼들(18-1 ~ 18-k)은 버퍼된 데이터 스트로우브 신호(PDS)의 상승 엣지와 하강 엣지에서 4개의 직렬 데이터(DATA1 ~ DATAk)를 버퍼하여 버퍼된 데이터(PDATA1 ~ PDATAk)를 발생한다. 데이터 출력버퍼들(20-1 ~ 20-k)은 데이터(QDATA1 ~ QDATAk)를 버퍼하여 데이터(DATA1 ~ DATAk)를 발생한다. 직/병렬 변환회로들(22-1 ~ 22-k)은 직렬로 입력되는 버퍼된 데이터(PDATA1 ~ PDATAk)를 병렬로 변환하여 데이터((DI11, DI12, DI13, DI14) ~ (DIk1, DIk2, DIk3, DIk4))를 발생한다. 병/직렬 변환회로들(24-1 ~ 24-k)은 병렬로 입력되는 데이터((DO11, DO12, DO13, DO14) ~ (DOk1, DOk2, DOk3, DOk4))를 직렬로 변환하여 데이터(QDATA1 ~ QDATAk)를 발생한다. 데이터 위치 제어회로들(26-1 ~ 26-k)은 라이트 클럭신호(PCLKW), 인터리브 제어신호(INT), 및 2비트의 컬럼 어드레스(CA1, CA2)에 응답하여 데이터((DI11, DI12, DI13, DI14) ~ (DIk1, DIk2, DIk3, DIk4))의 위치를제어하여 데이터((DF11, DF12, DF13, DF14) ~ (DFk1, DFk2, DFk3, DFk4))를 발생한다. 라이트 클럭신호(PCLKW)는 외부로부터 인가되는 미도시된 라이트 명령(WE)과 클럭신호(PCLK)를 조합함에 의해서 발생되는 신호이고, 인터리브 제어신호(INT)는 모드 설정 레지스터(미도시)로 인터리브 제어신호(INT)의 상태를 결정하기 위한 신호를 입력함에 의해서 설정되는 신호이다. 센스 증폭기들(28-1 ~ 28-k)은 센스 증폭기 인에이블 신호(SE)에 응답하여 데이터((DS11, DS12, DS13, DS14) ~ (DSk1, DSk2, DSk3, DSk4))를 증폭하고, 제어신호(FRP)에 응답하여 증폭된 데이터를 데이터((DO11, DO12, DO13, DO14) ~ (DOk1, DOk2, DOk3, DOk4))로 출력한다. 디코더(36)는 2비트의 컬럼 어드레스(CA1, CA2)를 디코딩하여 디코딩 신호들(CA2B1B, CA2B1, CA21B, CA21)을 발생한다.
도1에서, 직/병렬 변환회로들(22-1 ~ 22-k), 및 병/직렬 변환회로들(24-1 ~ 24-k) 및 다른 회로들의 구성은 일반적으로 공개된 회로를 이용하여 구성하면 되므로 공개하지 않고, 여기에서는 단지 데이터 위치 제어회로들(26-1 ~ 26-k) 및 센스 증폭기들(28-1 ~ 28-k)의 구성 및 동작에 대해서 설명하기로 한다.
먼저, 도1에 나타낸 데이터 위치 제어회로들(26-1 ~ 26-k)의 구성 및 동작을 설명하면 다음과 같다.
입력되는 2비트의 컬럼 어드레스에 따라 순차(sequential) 방식과 인터리브(interleave) 방식의 데이터가 입력되는 방법을 아래의 표와 같이 나타낼 수 있다.
외부로부터 입력되는 어드레스(CA2, CA1) 순차 방식 외부로부터 입력되는 어드레스(CA2, CA1) 인터리브 방식
D1 D2 D3 D4 D1 D2 D3 D4
00 01 10 11 00 01 10 11
01 10 11 00 01 00 11 10
10 11 00 01 10 11 00 01
11 00 01 10 11 10 01 00
상술한 표로부터 알 수 있듯이, 즉, 외부로부터 입력되는 컬럼 어드레스(CA2, CA1)가 "00"이고, 순차 또는 인터리브 방식에 의해서 데이터가 입력되면 데이터(D1)는 제1메모리 셀 어레이에, 데이터(D2)는 제2메모리 셀 어레이에, 데이터(D3)는 제3메모리 셀 어레이에, 데이터(D4)는 제4메모리 셀 어레이에 저장되어야 한다. 만일 외부로부터 입력되는 컬럼 어드레스(CA2, CA1)가 "01"이고, 순차 방식에 의해서 데이터가 입력되면 데이터(D1)는 제2메모리 셀 어레이에, 데이터(D2)는 제3메모리 셀 어레이에, 데이터(D3)는 제4메모리 셀 어레이에, 데이터(D4)는 제1메모리 셀 어레이에 저장되어야 한다. 인터리브 방식에 의해서 데이터가 입력되면 데이터(D1)는 제2메모리 셀 어레이에, 데이터(D2)는 제1메모리 셀 어레이에, 데이터(D3)는 제4메모리 셀 어레이에, 데이터(D4)는 제3메모리 셀 어레이에 각각 저장되어야 한다.
도2는 도1에 나타낸 데이터 위치 제어회로의 외부로부터 입력되는 2비트의 컬럼 어드레스에 따른 데이터 위치 제어동작을 나타내는 표로서, 순차 방식과 인터리브 방식의 경우에 외부로부터 입력되는 컬럼 어드레스(CA2, CA1)가 "00"인 경우에는 데이터(DI1, DI2, DI3, DI4)를 데이터(DF1, DF2, DF3, DF4)로 출력한다. "10"인 경우에는 데이터(DI1, DI2, DI3, DI4)를 데이터(DF3, DF4, DF1, DF2)로 출력한다. 그리고, 순차 방식과 인터리브 방식의 경우에 외부로부터 인가되는 컬럼 어드레스(CA2, CA1)가 "01"인 경우에는 데이터(DI1, DI3)를 데이터(DF2, DF4)로 출력하고, 순차 방식의 경우에는 데이터(DI2, DI4)를 데이터(DF3, DF1)로 출력하고, 인터리브 방식의 경우에는 데이터(DI2, DI4)를 데이터(DF1, DF3)로 출력한다. 순차 방식과 인터리브 방식의 경우에 외부로부터 인가되는 어드레스(CA2, CA1)가 "11"인 경우에는 데이터(DI1, DI3)를 데이터(DF4, DF2)로 출력하고, 순차 방식의 경우에는 데이터(DI2, DI4)를 데이터(DF1, DF3)로 출력하고, 인터리브 방식의 경우에는 데이터(DI2, DI4)를 데이터(DF3, DF1)로 출력한다.
도2에 나타낸 표로부터 알 수 있듯이, 컬럼 어드레스(CA2, CA1)가 "01"인 경우에 데이터(DI2, DI4)를 전송하는 경로와 컬럼 어드레스가 "11"인 경우에 데이터(DI2, DI4)를 전송하는 경로가 순차 방식과 인터리브 방식의 경우에 따라 달라질 뿐 다른 모든 경우의 데이터 전송 경로는 컬럼 어드레스(CA2, CA1)의 변화에 따라 동일한 데이터 전송 경로를 가진다.
도3은 도1에 나타낸 데이터 위치 제어회로를 개략적으로 설명하기 위한 것으로서, 스위치들(SW1, SW2, SW3, SW4)로 구성되어 있다. 도3에서, ×로 나타낸 접점은 인터리브 방식의 경우에 스위치들(SW2, SW4)로 인가되는 신호의 접점을 나타내는 것이다.
도3에서, 스위치(SW1)는 디코딩 신호(CA2B1B)에 응답하여 데이터(DI1, DI2, DI3, DI4)를 데이터(DF1, DF2, DF3, DF4)로 전송한다. 스위치(SW2)는 순차 방식인경우에 디코딩 신호(CA2B1)에 응답하여 데이터(DI1, DI2, DI3, DI4)를 데이터(DF2, DF3, DF4, DF1)로 전송하고, 인터리브 방식인 경우에 디코딩 신호(CA2B1)에 응답하여 데이터(DI1, DI3)를 데이터(DF2, DF4)로 전송하고, 디코딩 신호(CA21)에 응답하여 데이터(DI2, DI4)를 데이터(DF3, DF1)로 전송한다. 스위치(SW3)는 순차 또는 인터리브 방식인 경우에 디코딩 신호(CA21B)에 응답하여 데이터(DI1, DI2, DI3, DI4)를 데이터(DF1, DF2, DF3, DF4)로 전송한다. 스위치(SW4)는 순차 방식인 경우에 디코딩 신호(CA21)에 응답하여 데이터(DI1, DI2, DI3, DI4)를 데이터(DF4, DF1, DF2, DF3)로 전송하고, 인터리브 방식인 경우에 디코딩 신호(CA21)에 응답하여 데이터(DI1, DI3)를 데이터(DF4, DF2)로 전송하고, 디코딩 신호(CA2B1)에 응답하여 데이터(DI2, DI4)를 데이터(DF2, DF3)로 전송한다.
도4는 도1에 나타낸 데이터 위치 제어회로의 실시예의 상세 회로도로서, CMOS전송 게이트들(C1 ~ C4)과 인버터들(I1, I2)로 구성된 스위치(SW1), CMOS전송 게이트들(C5 ~ C8)과 인버터들(I3, I4)로 구성된 스위치(SW2), CMOS전송 게이트들(C9 ~ C12)과 인버터들(I5, I6)로 구성된 스위치(SW3), CMOS전송 게이트들(C13 ~ C16)과 인버터(I7, I8)로 구성된 스위치(SW4), NAND게이트들(NA1 ~ NA4), AND게이트들(AN1 ~ AN4), NOR게이트들(NOR1, NOR2), 및 인버터들(I9 ~ I11)로 구성되어 있다.
도1에 나타낸 데이터 위치 제어회로들(26-1 ~ 26-k) 각각이 도4에 나타낸 것과 같이 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
NAND게이트(NA1)는 라이트 클럭신호(PCLKW)와 어드레스(CA2B1B)를 비논리곱하여 제어신호(CO1)를 발생한다. CMOS전송 게이트들(C1, C2, C3, C4)은 "로우"레벨의 제어신호(CO1)에 응답하여 데이터(DI1, DI2, DI3, DI4)를 데이터(DF1, DF2, DF3, DF4)로 발생한다. NAND게이트(NA2)는 라이트 클럭신호(PCLKW)와 어드레스(CA2B1)를 비논리곱하여 제어신호(CO2)를 발생한다. CMOS전송 게이트들(C5, C6)은 "로우"레벨의 제어신호(CO2)에 응답하여 데이터(DI1, DI3)를 데이터(DF2, DF4)로 발생한다. AND게이트(AND1)는 디코딩 신호(CA2B1), 라이트 클럭신호(PCLKW), 및 순차 제어신호(SEQ)를 논리곱한다. AND게이트(AND2)는 디코딩 신호(CA21), 라이트 클럭신호(PCLKW), 및 제어신호(SEQB)를 논리곱한다. NOR게이트(NOR1)는 AND게이트들(AND1, AND2)의 출력신호들을 비논리합하여 제어신호(CO3)를 발생한다. CMOS전송 게이트들(C7, C8)은 "로우"레벨의 제어신호(CO3)에 응답하여 데이터(DI2, DI4)를 데이터(DF3, DF1)로 발생한다. NAND게이트(NA3)는 디코딩 신호(CA21B)와 라이트 클럭신호(PCLKW)를 비논리곱하여 제어신호(CO4)를 발생한다. CMOS전송 게이트들(C9, C10, C11, C12)은 데이터(DI1, DI3, DI2, DI4)를 데이터(DF3, DF1, DF4, DF2)로 발생한다. NAND게이트(NA4)는 디코딩 신호(CA21)와 라이트 클럭신호(PCLKW)를 비논리곱하여 제어신호(CO5)를 발생한다. AND게이트(AND3)는 디코딩 신호(CA21), 라이트 클럭신호(PCLKW), 및 순차 제어신호(SEQ)를 논리곱한다. AND게이트(AND4)는 디코딩 신호(CA2B1), 라이트 클럭신호(PCLKW), 및 제어신호(SEQB)를 논리곱한다. NOR게이트(NOR2)는 AND게이트들(AND3, AND4)의 출력신호를 비논리합하여 제어신호(CO6)를 발생한다.
즉, 도4에 나타낸 데이터 위치 제어회로에 의해서 입력되는 데이터를 해당 메모리 셀 어레이로 전송할 수 있다.
도5는 도1에 나타낸 센스 증폭기의 외부로부터 입력되는 2비트의 컬럼 어드레스에 따른 데이터 위치 제어동작을 나타내는 표로서, 순차 방식과 인터리브 방식의 경우에 외부로부터 입력되는 컬럼 어드레스(CA2, CA1)가 "00", "10"인 경우에는 도2의 표에 나타낸 바와 마찬가지로 데이터를 전송한다. 순차 방식과 인터리브 방식의 경우에 외부로부터 인가되는 컬럼 어드레스(CA2, CA1)가 "01"인 경우에는 데이터(DS2, DI4)를 데이터(DO1, DO3)로 출력하고, 순차 방식의 경우에는 데이터(DI1, DI3)를 데이터(DO4, DO2)로 출력하고, 인터리브 방식의 경우에는 데이터(DI1, DI3)를 데이터(DO2, DO4)로 출력한다. 순차 방식과 인터리브 방식의 경우에 외부로부터 인가되는 어드레스(CA2, CA1)가 "11"인 경우에는 데이터(DS2, DS4)를 데이터(DO3, DO1)로 출력하고, 순차 방식의 경우에는 데이터(DS1, DS3)를 데이터(DO2, DO4)로 출력하고, 인터리브 방식의 경우에는 데이터(DS1, DS3)를 데이터(DO4, DO2)로 출력한다.
도5에 나타낸 표로부터 알 수 있듯이, 컬럼 어드레스(CA2, CA1)가 "01"인 경우에 데이터(DS1, DS3)를 전송하는 경로와 컬럼 어드레스가 "11"인 경우에 데이터(DS1, DS3)를 전송하는 경로가 순차 방식과 인터리브 방식의 경우에 따라 달라질 뿐 다른 모든 경우의 데이터 전송 경로는 컬럼 어드레스(CA2, CA1)의 변화에 따라 동일한 데이터 전송 경로를 가진다.
도6은 도1에 나타낸 센스 증폭기의 동작을 개략적으로 설명하기 위한 것으로서, 스위치들(SW5, SW6, SW7, SW8)로 구성되어 있다. 도6에서, ×로 나타낸 접점은 인터리브 방식의 경우에 스위치들(SW5, SW7)로 인가되는 신호의 접점을 나타내는 것이다.
도6에서, 스위치들(SW5 ~ SW8)은 순차 방식 또는 인터리브 방식인 경우에 디코딩 신호(CA2B1B)에 응답하여 데이터(DS1, DS2, DS3, DS4)를 데이터(DO1, DO2, DO3, DO4)로 출력한다. 스위치들(SW5 ~ SW8)은 순차 방식 또는 인터리브 방식인 경우에 디코딩 신호(CA2B1)에 응답하여 데이터(DS2, DS4)를 데이터(DO1, DO3)로 출력하고, 순차 방식인 경우에 디코딩 신호(CA2B1)에 응답하여 데이터(DS1, DS3)를 데이터(DO4, DO2)로 출력하고, 인터리브 방식인 경우에 디코딩 신호(CA2B1)에 응답하여 데이터(DS1, DS3)를 데이터(DO2, DO4)로 출력한다. 스위치들(SW5 ~ SW8)은 순차 방식 또는 인터리브 방식인 경우에 디코딩 신호(CA21B)에 응답하여 데이터(DS1, DS2, DS3, DS4)를 데이터(DO3, DO4, DO1, DO2)로 출력한다. 스위치들(SW5 ~ SW8)은 순차 방식 또는 인터리브 방식의 경우에 디코딩 신호(CA21)에 응답하여 데이터(DS2, DS4)를 데이터(DO3, DO1)로 출력하고, 순차 방식의 경우에 디코딩 신호(CA21)에 응답하여 데이터(DS1, DS3)를 데이터(DO2, DO4)로 출력하고, 인터리브 방식의 경우에 디코딩 신호(CA21)에 응답하여 데이터(DS1, DS3)를 데이터(DO4, DO2)로 출력한다.
도6에 나타낸 표로부터 알 수 있듯이, 컬럼 어드레스(CA2, CA1)가 "01"인 경우에 데이터(DS1, DS3)를 전송하는 경로와 컬럼 어드레스가 "11"인 경우에 데이터(DS1, DS3)를 전송하는 경로가 순차 방식과 인터리브 방식의 경우에 따라 달라질 뿐 다른 모든 경우의 데이터 전송 경로는 컬럼 어드레스(CA2, CA1)의 변화에 따라 동일한 데이터 전송 경로를 가진다.
도7은 도1에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것으로, 전류 센스 증폭기들(50-1 ~ 50-4), 래치 및 드라이버들(52-1 ~ 52-16), AND게이트들(AND5 ~ AND12), OR게이트들(OR1, OR2), 및 인버터들(I12, I13, I14)로 구성되어 있다.
도1에 나타낸 센스 증폭기들(28-1 ~ 28-k) 각각이 도7에 나타낸 것과 같이 구성되어 있다.
도7에 나타낸 구성의 동작을 설명하면 다음과 같다.
전류 센스 증폭기들(50-1 ~ 50-4) 각각은 센스 증폭기 인에이블 신호(SE)에 응답하여 쌍으로 출력되는 데이터((DS1, DS1B), (DS2, DS2B), (DS3, DS3B), (DS4, DS4B)) 각각의 전류 차를 증폭하여 데이터((DSO1, DSO1B), (DSO2, DSO2B), (DSO3, DSO3B), (DS4, DSO4B))를 각각 발생한다. AND게이트(AND5)는 디코딩 신호(CA2B1B)와 제어신호(FRP)를 논리곱하여 제어신호(CO7)를 발생한다. AND게이트(AND6)는 디코딩 신호(CA2B1)와 제어신호(FRP)를 논리곱하여 제어신호(CO8)를 발생한다. AND게이트(AND7)는 디코딩 신호(CA21B)와 제어신호(FRP)를 논리곱하여 제어신호(CO9)를 발생한다. AND게이트(AND8)는 디코딩 신호(CA21)와 제어신호(FRP)를 논리곱하여 제어신호(CO10)를 발생한다. AND게이트(AND9)는 디코딩 신호(CA21), 제어신호(FRP), 및 순차 제어신호(SEQ)를 논리곱한다. AND게이트(AND10)는 디코딩 신호(CA2B1), 제어신호(FRP), 및 제어신호(SEQB)를 논리곱한다. OR게이트(OR1)는AND게이트들(AND9, AND10)의 출력신호들을 논리합하여 제어신호(CO11)를 발생한다. AND게이트(AND11)는 디코딩 신호(CA2B1), 제어신호(FRP), 및 순차 제어신호(SEQ)를 논리곱한다. AND게이트(AND12)는 디코딩 신호(CA21), 제어신호(FRP), 및 제어신호(SEQB)를 논리곱한다. OR게이트(OR2)는 AND게이트들(AND11, AND12)의 출력신호들을 논리곱하여 제어신호(CO12)를 발생한다. 래치 및 드라이버들(52-1, 52-5, 52-9, 52-13) 각각은 제어신호(CO7)에 응답하여 데이터((DSO1, DSO1B), (DSO2, DSO2B), (DSO3, DSO3B), (DSO4, DSO4B))를 래치하고 구동하여 데이터(DO1, DO2, DO3, DO4)로 출력한다. 래치 및 드라이버들(52-2, 52-10) 각각은 제어신호(CO11)에 응답하여 데이터((DSO1, DSO1B), (DSO3, DSO3B))를 래치하고 구동하여 데이터(DO4, DO2)로 출력한다. 래치 및 드라이버들(52-6, 52-14) 각각은 제어신호(CO8)에 응답하여 데이터((DSO2, DSO2B), (DSO4, DSO4B))를 래치하고 구동하여 데이터(DO1, DO3)로 출력한다. 래치 및 드라이버들(52-3, 52-7, 52-11, 52-15) 각각은 제어신호(CO9)에 응답하여 데이터((DSO1, DSO1B), (DSO2, DSO2B), (DSO3, DSO3B), (DSO4, DSO4B))를 래치하고 구동하여 데이터(DO3, DO4, DO1, DO2)로 출력한다. 래치 및 드라이버들(52-4, 52-12) 각각은 제어신호(CO12)에 응답하여 데이터((DSO1, DSO1B), (DSO3, DSO3B))를 래치하고 구동하여 데이터(DO2, DO4)로 출력한다. 래치 및 드라이버들(52-8, 52-16) 각각은 제어신호(CO10)에 응답하여 데이터((DSO2, DSO2B), (DSO4, DSO4B))를 래치하고 구동하여 데이터(DO3, DO1)로 출력한다.
도7에서, 데이터(DO1, DO2, DO3, DO4)를 출력하는 라인에 다수개의 신호 접점이 존재하고 있으나, 다수개의 신호들중 하나의 신호만 출력되기 때문에 신호 충돌 문제는 발생하지 않는다.
도7에 나타낸 센스 증폭기들은 순차 방식과 인터리브 방식의 경우에 상술한 바와 같은 동작을 수행함에 의해서 데이터(DS1, DS2, DS3, DS4)를 전류 증폭하고 디코딩 신호, 즉, 외부로부터 입력되는 컬럼 어드레스(CA2, CA1)에 응답하여 데이터(DS1, DS2, DS3, DS4)의 위치를 바꾸어서 출력한다.
도8은 도7에 나타낸 래치 및 드라이버의 실시예의 회로도로서, 래치(60)는 PMOS트랜지스터들(P1, P2)로 구성된 PMOS래치(64), PMOS트랜지스터들(P3, P4, P5)로 구성된 프리차지 회로(66), 및 NMOS트랜지스터들(N1, N2, N3)로 구성되고, 드라이버(62)는 인버터들(I15, I16, I17), PMOS트랜지스터(P6), 및 NMOS트랜지스터(N4)로 구성되어 있다. 도8에 나타낸 실시예의 래치 및 드라이버는 도7에 나타낸 래치 및 드라이버(52-1)의 회로도이다.
도8에 나타낸 회로의 동작을 설명하면 다음과 같다.
제어신호(CO7)가 "로우"레벨인 경우에 PMOS트랜지스터들(P3, P4, P5)이 모두 온되어 노드들(A, B)가 일정 레벨로 프리차지된다. 이때, 프리차지 레벨은 전원전압과 접지전압사이의 레벨이 된다. 제어신호(CO7)가 "하이"레벨로 천이되면 NMOS트랜지스터(N3)가 온되어 래치(60)의 동작이 인에이블된다.
이 상태에서, 만일 "하이"레벨과 "로우"레벨의 데이터(DSO1B, DSO1)가 인가되면 NMOS트랜지스터(N2)가 온되어 노드(B)는 "로우"레벨로 천이되고, 노드(A)는 "하이"레벨로 천이된다. PMOS래치(64)는 노드들(A, B)의 신호에 응답하여 노드들(A, B)의 상태를 래치한다. 인버터들(I15, I16)은 노드(A)의 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 신호를 발생하고, 인버터(I17)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호를 발생한다. PMOS트랜지스터(P6)는 오프되고, NMOS트랜지스터(N4)는 온되어 "로우"레벨의 데이터(DO1)를 발생한다. 반면에, "로우"레벨과 "하이"레벨의 데이터(DSO1B, DSO1)가 인가되면 "하이"레벨의 데이터(DO1)를 발생한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치 및 이 장치의 데이터 처리 방법은 간단한 회로 구성으로 버스트 길이가 4인 동작을 수행할 수 있다.

Claims (13)

  1. 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들;
    라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 직/병렬 변환수단;
    라이트 동작시에 2비트의 컬럼 어드레스를 디코딩한 제1, 2, 3, 4디코딩 신호에 응답하여 상기 직/병렬 변환수단으로부터 출력되는 복수개의 4비트의 병렬 데이터 각각을 순차 방식인 경우에는 순차 방식에 따라 위치를 제어하여 출력하고, 인터리브 방식의 경우에는 인터리브 방식에 따라 위치를 제어하여 상기 제1, 2, 3, 4메모리 셀 어레이들로 출력하는 데이터 위치 제어수단;
    리드 동작시에 상기 제1, 2, 3, 4메모리 셀 어레이들 각각으로부터 출력되는 복수개의 4비트의 데이터를 증폭하고 상기 제1, 2, 3, 4디코딩 신호에 응답하여 순차 방식의 경우에는 순차 방식에 따라 위치를 제어하여 출력하고, 인터리브 방식의 경우에는 인터리브 방식에 따라 위치를 제어하여 출력하는 센스 증폭수단; 및
    리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 위치 제어수단은
    상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하는 제1스위칭 수단;
    상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하는 제2스위칭 수단;
    상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하는 제3스위칭 수단; 및
    상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 제4스위칭 수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1, 2, 3, 4스위칭 수단들 각각은
    CMOS전송 게이트를 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 센스 증폭수단은
    상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하는 제1센스 증폭수단;
    순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하는 제2센스 증폭수단;
    상기 제3디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하는 제3센스 증폭수단; 및
    순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 제4센스 증폭수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1, 2, 3, 4센스 증폭수단들 각각은
    상기 해당 메모리 셀 어레이로부터 출력되는 데이터를 증폭하기 위한 증폭회로;
    리드 동작시에 상기 해당 디코딩 신호에 응답하여 상기 증폭회로로부터 출력되는 데이터를 래치하기 위한 래치; 및
    상기 래치로부터 출력되는 데이터를 구동하기 위한 드라이버를 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  6. 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 및 4메모리 셀 어레이들;
    라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 직/병렬 변환수단; 및
    상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하고, 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하고, 상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째,세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하고, 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 데이터 위치 제어수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 데이터 위치 제어수단은
    상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하는 제1스위칭 수단;
    상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하는 제2스위칭 수단;
    상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하는 제3스위칭 수단; 및
    상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 제4스위칭 수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1, 2, 3, 4스위칭 수단들 각각은
    CMOS전송 게이트를 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 반도체 메모리 장치.
  9. 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들;
    상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하고, 상기 제3디코딩 신호에 응답하여 상기제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 센스 증폭수단; 및
    리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 센스 증폭수단은
    상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하는 제1센스 증폭수단;
    순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하는 제2센스 증폭수단;
    상기 제3디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하는 제3센스 증폭수단; 및
    순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 제4센스 증폭수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1, 2, 3, 4센스 증폭수단들 각각은
    상기 해당 메모리 셀 어레이로부터 출력되는 데이터를 증폭하기 위한 증폭회로;
    리드 동작시에 상기 해당 디코딩 신호에 응답하여 상기 증폭회로로부터 출력되는 데이터를 래치하기 위한 래치; 및
    상기 래치로부터 출력되는 데이터를 구동하기 위한 드라이버를 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  12. 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들;
    라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 직/병렬 변환수단;
    라이트 동작시에 2비트의 컬럼 어드레스를 디코딩한 제1, 2, 3, 4디코딩 신호중 상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하고, 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하고, 상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하고, 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 데이터 위치 제어수단;
    리드 동작시에 상기 4개의 메모리 셀 어레이들 각각으로부터 출력되는 복수개의 4비트의 데이터를 증폭하고 상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하고, 상기 제3디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 센스 증폭수단; 및
    리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 병/직렬 변환수단을 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치.
  13. 복수개의 로우 어드레스와 2비트의 컬럼 어드레스를 제외한 나머지 비트의 컬럼 어드레스를 디코딩한 신호에 응답하여 동시에 억세스되는 메모리 셀들을 구비한 4개의 영역으로 구분된 제1, 2, 3, 4메모리 셀 어레이들을 구비한 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 데이터 처리 방법에 있어서,
    라이트 동작시에 직렬로 인가되는 복수개의 4비트의 데이터를 병렬로 변환하는 단계;
    라이트 동작시에 2비트의 컬럼 어드레스를 디코딩한 제1, 2, 3, 4디코딩 신호중 상기 제1디코딩 신호에 응답하여 상기 4비트의 데이터를 그대로 전송하고, 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제2, 4메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고, 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제3, 1메모리 셀 어레이로 각각 전송하고, 상기 제3디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째, 두 번째, 네 번째 비트를 상기 제3, 1, 4, 2메모리 셀 어레이로 각각 전송하고, 상기 제4디코딩 신호에 응답하여 상기 4비트의 데이터중 첫 번째, 세 번째 비트를 상기 제4, 2메모리 셀 어레이로 각각 전송하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제2디코딩 신호에 응답하여 상기 4비트의 데이터중 두 번째, 네 번째 비트를 상기 제1, 3메모리 셀 어레이로 각각 전송하는 단계;
    리드 동작시에 상기 4개의 메모리 셀 어레이들 각각으로부터 출력되는 복수개의 4비트의 데이터를 증폭하고 상기 제1디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 제1, 2, 3, 4출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제2디코딩 신호에 응답하고 인터리브 방식의 경우에는 상기 제4디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제4, 2출력 데이터로 각각 출력하고, 상기 제2디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제1, 3출력 데이터로 각각 출력하고, 상기 제3디코딩 신호에 응답하여 상기 제1, 2, 3, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 4, 1, 2출력 데이터로 각각 출력하고, 순차 방식의 경우에는 상기 제4디코딩 신호에 응답하고 인터리브 방식의 경우에는 제2디코딩 신호에 응답하여 상기 제1, 3메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제2, 4출력 데이터로 각각 출력하고, 상기 제4디코딩 신호에 응답하여 상기 제2, 4메모리 셀 어레이로부터 전송되는 비트 데이터를 증폭하여 상기 제3, 1출력 데이터로 각각 출력하는 단계; 및
    리드 동작시에 상기 센스 증폭수단으로부터 출력되는 복수개의 4비트의 병렬 데이터를 직렬로 변환하여 출력하는 단계를 구비하는 것을 특징으로 하는 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치의 데이터 처리 방법.
KR10-2001-0043549A 2001-07-19 2001-07-19 4비트 프리페치 기능을 가진 동기형 반도체 메모리 장치및 이 장치의 데이터 처리 방법 KR100419012B1 (ko)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100498466B1 (ko) * 2002-11-30 2005-07-01 삼성전자주식회사 개선된 데이터 기입 제어 회로를 가지는 4비트 프리페치방식 ｆｃｒａｍ 및 이에 대한 데이터 마스킹 방법
US6987704B2 (en) 2003-05-30 2006-01-17 Hynix Semiconductor Inc. Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
KR100596799B1 (ko) * 2005-04-27 2006-07-04 주식회사 하이닉스반도체 메모리 장치용 입력 데이타 분배 장치
KR101039853B1 (ko) * 2009-10-30 2011-06-09 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 압축 테스트 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7003643B1 (en) 2001-04-16 2006-02-21 Micron Technology, Inc. Burst counter controller and method in a memory device operable in a 2-bit prefetch mode
US6785168B2 (en) * 2002-12-27 2004-08-31 Hynix Semiconductor Inc. Semiconductor memory device having advanced prefetch block
US7313639B2 (en) * 2003-01-13 2007-12-25 Rambus Inc. Memory system and device with serialized data transfer
KR100522426B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
US20060161743A1 (en) * 2005-01-18 2006-07-20 Khaled Fekih-Romdhane Intelligent memory array switching logic
JPWO2007091541A1 (ja) * 2006-02-08 2009-07-02 株式会社ルネサステクノロジ 半導体記憶装置
US20090272150A1 (en) * 2007-11-02 2009-11-05 Lawrence Henry Kotacska Corrosion-resistant cradle and castable materials for glass production
KR20100106142A (ko) * 2009-03-23 2010-10-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US9013930B2 (en) 2012-12-20 2015-04-21 Winbond Electronics Corp. Memory device with interleaved high-speed reading function and method thereof
TWI493569B (zh) * 2013-03-25 2015-07-21 Winbond Electronics Corp 記憶體裝置以及由記憶體裝置中讀取資料之方法
JP2018156715A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置
US10838732B2 (en) 2018-12-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for ordering bits in a memory device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3492268B2 (ja) * 2000-01-18 2004-02-03 日本電気株式会社 半導体記憶装置
US6515914B2 (en) * 2001-03-21 2003-02-04 Micron Technology, Inc. Memory device and method having data path with multiple prefetch I/O configurations

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100498466B1 (ko) * 2002-11-30 2005-07-01 삼성전자주식회사 개선된 데이터 기입 제어 회로를 가지는 4비트 프리페치방식 ｆｃｒａｍ 및 이에 대한 데이터 마스킹 방법
US6987704B2 (en) 2003-05-30 2006-01-17 Hynix Semiconductor Inc. Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
KR100596799B1 (ko) * 2005-04-27 2006-07-04 주식회사 하이닉스반도체 메모리 장치용 입력 데이타 분배 장치
US7298666B2 (en) 2005-04-27 2007-11-20 Hynix Semiconductor Inc. Device for distributing input data for memory device
KR101039853B1 (ko) * 2009-10-30 2011-06-09 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 압축 테스트 방법
US8547764B2 (en) 2009-10-30 2013-10-01 Hynix Semiconductor Inc. Semiconductor memory device and method for performing data compression test of the same

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