KR20030005910A - 비정질막의 결정화방법 및 이를 이용한 액정표시소자의제조방법 - Google Patents

비정질막의 결정화방법 및 이를 이용한 액정표시소자의제조방법 Download PDF

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Abstract

본 발명은 결정화된 다결정실리콘 박막의 잔류 금속의 양을 최소화시키고 결정성을 향상시키고자 하는 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법에 관한 것으로서, 특히 비정질막의 결정화방법은 기판 상에 비정질막을 형성하는 단계와, 박막의 제 1 금속층을 형성하는 단계와, 상기 비정질막 상부의 소정 부위에 제 2 금속층을 형성하는 단계와, 상기 비정질막을 열처리하여 결정화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

비정질막의 결정화방법 및 이를 이용한 액정표시소자의 제조방법{Method For Crystallizing Amorphous Layer And Method For Fabricating Liquid Crystal Display Device By Using Said Method}
본 발명은 비정질막 결정화 방법에 관한 것으로, 특히 결정성을 향상시키고자 하는 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법에 관한 것이다.
소자가 대면적, 고집적화됨에 따라 스위칭 소자의 박막화가 이루어지며, 이에 따라서 기존의 비정질실리콘 박막트랜지스터가 다결정실리콘 박막트랜지스터로대체되고 있는 추세이다.
비정질실리콘 박막트랜지스터의 공정온도는 350℃ 이하로 유리기판에 쉽게 만들 수 있지만, 이동도(mobility)가 낮아 고속동작 회로에는 사용하기 어렵다.
그러나, 다결정실리콘은 비정질실리콘에 비하여 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있다. 따라서, 다결정실리콘은 고해상도, 대면적 소자의 스위칭소자로 유리하다.
다결정실리콘을 형성하는 방법에는 다결정실리콘을 직접 증착하는 방법과, 비정질실리콘을 증착한 후 다결정으로 결정화하는 방법이 있는데, 후자의 방법으로는 고상결정화법(SPC법 : Solid Phase Crystallization), 엑시머 레이저 어닐링법(ELA법 : Eximer Lazer Annealing), 금속유도 결정화방법(MIC법 : Metal Induced Crystallization) 등이 있다.
여기서, SPC법은 600℃ 이상의 반응로(furnace) 속에서 장시간 열처리하여 다결정 실리콘막을 제작하는 비교적 간단한 결정화 방법이나 높은 결정화 온도와 긴 열처리 시간이 필수적이다. 그리고, 결정화된 결정립 내부에 많은 결함이 있어 소자 제작에 어려움이 있으며, 높은 결정화 온도로 인하여 유리기판을 사용할 수 없다는 단점이 있다.
ELA법은 짧은 파장의 강한 에너지를 가지는 엑시머 레이저를 순간적으로 조사하여 박막을 결정화하는 방법으로 400℃이하의 저온 결정화가 가능하고, 결정립의 크기가 크고 우수한 특성을 가진 결정립의 제조가 가능하다. 그러나, 결정화가 불균일하게 진행되고 고가의 부대장비를 필요로 하기 때문에 대량생산 및 대면적의소자를 제작하기 어렵다.
금속유도 결정화방법은 결정화 온도를 낮추기 위한 연구를 통해 도입된 방법으로, 500℃ 이하의 온도에서 결정화할 수 있으며, 대면적의 액정표시장치 제작에 유리하다.
상기 금속유도결정화법을 발전된 형태로 FE-MIC(Field Enhanced - Metal Induced Crystallization)법이 있는데, FE-MIC법은 촉매 금속을 이용한 저온 결정화 공정으로서, 비정질실리콘막에 금속 불순물을 첨가하는 경우, 금속의 자유전자의 작용으로 인하여 실리콘의 결합 에너지가 작아지기 때문에 박막의 결정화 온도가 현저히 낮아진다는 사실에 착안한 것이다.
FE-MIC법은 촉매 금속이 포함된 비정질실리콘 박막에 전기장을 인가할 경우 기존의 금속유도 결정화방법에 비하여 결정화 시간이 휠씬 단축되고, 결정화 온도가 낮아지므로 특히, 대면적 유리기판의 적용에 유리하다. 일반적으로 FE-MIC법은 촉매 금속의 양에 영향을 받는데, 촉매 금속의 양이 증가함에 따라 결정화 온도는 낮아지는 경향이 있다.
이하, 첨부된 도면을 참조하여 종래 기술의 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 비정질막의 결정화방법을
설명하기 위한 공정단면도이다.
먼저, 비정질막의 결정화방법을 살펴보면, 도 1a에서와 같이, 기판(1) 상에 버퍼층(2)을 형성하고, 그 위에 실란 가스를 사용하는 PECVD(Plasma-EnhancedCVD), LPCVD(Low-Pressure CVD), Sputter 등의 방법을 이용하여 300 - 400℃에서 비정질실리콘(Amorphous Silicon)을 증착하여 비정질실리콘 박막(3)을 형성한다.
다음, 도 1b에서와 같이, 상기 비정질실리콘 박막(3) 상에 비반응성 기체의 플라즈마를 이용하여 니켈(Ni) 등의 금속을 증착함으로써 촉매금속층(4)을 형성한다.
이어, 상기 촉매금속층(4)의 양 끝에 전극(5)을 설치하여 전계를 인가함으로써 촉매금속층(4)의 자유전자가 활동하게 한다. 그러면, 니켈원자의 자유전자에 의해 실리콘의 결합에너지가 작아져 결정화 온도를 낮출 수 있고, 니켈원자가 실리콘 박막에 확산하여 니켈실리사이드를 형성한다.
상기 니켈실리사이드를 이용한 비정질실리콘의 결정화의 경우, 니켈실리사이드에 의해 <111>방향의 막대모양의 결정상이 성장하여 이러한 막대모양의 결정성장에 의해 박막이 결정화된다.
이로써, 기판(1) 상의 비정질실리콘 박막(3)이 결정립(Grain)을 가지는 다결정실리콘으로 결정화된다.
이러한 금속유도결정화법은 촉매 금속이 포함된 비정질실리콘 박막에 전기장을 인가할 경우, 기존의 금속유도결정화법에서 요구되는 결정화시간이 극적으로 짧아지고, 결정화온도도 낮아진다.
이와같은 비정질막의 결정화방법은 반도체 소자, 액정표시소자 등에 적용하여 이동도 높은 소자로 제작할 수 있다.
이어, 상기 촉매금속층(4)이 형성된 비정질실리콘 박막(3)의 양 끝에 전극을설치하여 전계를 인가한다. 그러면, 니켈 실리사이드의 이동에 의해서 <111>방향의 막대 모양 결정립이 성장한다.
이 때, 니켈 원자의 자유전자에 의해 비정질실리콘 박막의 결합에너지가 작아져 결정화온도를 낮출 수 있고, 니켈원자가 결정화의 씨드(seed)로 작용하므로 결정화시간을 줄일 수 있다.
이로써, 비정질실리콘 박막(3)은 결정립을 가지는 다결정실리콘으로 결정화된다.
이와같이, 촉매 금속을 이용한 저온 결정화 방법인 FE-MIC법을 이용하면, 결정화 속도가 빠르고 비용이 적게 들며 대면적 유리기판에 적용이 가능하다는 장점이 있다.
상기 결정화방법을 적용한 액정표시소자의 제조방법은 먼저, 박막 어레이 기판 상에 실리콘산화물을 재료로 한 버퍼층을 형성하고, 그 위에 비정질실리콘 박막을 형성한 뒤, 상기 비정질 실리콘 박막에 열을 가하면서 전계를 인가하여 다결정실리콘으로 결정화한다.
다음, 결정화된 다결정실리콘 박막을 패터닝하여 활성 반도체층을 형성하고, 상기 반도체층을 포함한 전면에 실리콘질화물(SiNx)을 증착하여 게이트 절연막을 형성한다.
이 후, 상기 게이트 절연막 상에 저저항의 금속막을 증착하고 사진식각(photolithography) 방법으로 패터닝하여 게이트 배선 및 게이트 전극을 형성하고, 상기 게이트 패턴들을 마스크로 하여 상기 반도체층에 불순물을 이온 주입함으로써 소스/드레인 영역을 형성한다.
다음, 상기 게이트 배선에 교차하는 데이터 배선과 상기 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성한다. 이 때, 상기 데이터 패턴들은 층간절연막에 의해 상기 게이트 패턴들과 절연된다.
이어, 상기 소스/드레인 전극을 포함한 전면에 보호막을 형성하고, 상기 보호막을 관통하여 상기 드레인 전극과 연결되는 화소전극을 형성하면 액정표시소자의 어레이 기판이 완성된다.
상기 박막 어레이 기판에 컬러필터층과 공통전극을 가지는 컬러필터기판을 대향합착하고, 두 기판 사이에 액정층을 형성하면 액정표시소자가 된다.
상기와 같은 종래의 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법은 다음과 같은 문제점이 있다.
즉, 촉매금속을 이용한 금속유도 결정화방법은 촉매금속의 양에 의해서 영향을 받는데, 촉매금속의 양이 증가함에 따라 결정화온도가 낮아지는 경향이 있다.
그러나, 촉매금속의 양을 증가시키면, 결정립의 크기가 충분히 커지지 못하고, 잔류하는 촉매금속으로 인해 전류가 누설되는 문제가 발생한다.
따라서, 대면적 소자에 응용하기 위해서 결정화에 사용된 금속이 결정화된 실리콘 박막 내에 남아있는 잔류금속의 양을 최소화하는 것이 매우 중요하다.
이러한 문제점을 해소하고자, 금속유도측면 결정화(MILC;Metal Induced Lateral Crystallization)방법이 사용되고 있으나, 500℃에서 ∼2㎛/h 의 결정화속도로, 결정화에 필요한 시간이 상대적으로 증가하는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 결정화된 박막의 결정성을 향상시키고 결정화시간을 단축시키기 위한 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 의한 비정질막의 결정화방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 공정단면도.
도 3은 본 발명의 제 1 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 사시도.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 단면도 및 사시도.
도 5a 및 도 5b는 본 발명의 제 3 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 단면도 및 사시도.
도 6a 및 도 6b는 본 발명의 제 4 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 단면도 및 사시도.
도 7은 본 발명에 의한 다결정실리콘 박막의 광학 현미경 사진도.
도 8은 본 발명에 의한 다결정실리콘 박막의 라만 스펙트럼을 나타낸그래프.
도 9a 내지 도 9f는 본 발명에 의한 액정표시소자의 제조방법을 설명하기 위한 공정단면도.
*도면의 주요 부분에 대한 부호설명
11,111 : 기판 12, 112 : 실리콘산화막
13, 113 : 비정질실리콘 박막 14, 114 : 제 1 촉매금속
15, 115 : 전극 16, 116 : 제 2 촉매금속
123 : 반도체층 123a,123b : 소스/드레인 영역
123b : 채널 영역 124 : 게이트 절연막
125 : 게이트전극 126 : 층간절연막
127 : 데이터 배선 127a,127b : 소스/드레인전극
128 : 보호막 129 : 화소전극
상기와 같은 목적을 달성하기 위한 본 발명의 비정질막의 결정화방법은 기판 상에 비정질막을 형성하는 단계와, 박막의 제 1 금속층을 형성하는 단계와, 상기 비정질막 상부의 소정 부위에 제 2 금속층을 형성하는 단계와, 상기 비정질막을 열처리하여 결정화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
그리고, 상기 결정화방법을 적용한 액정표시소자의 제조방법은 제 1 기판 상에 비정질막을 형성하는 단계와, 박막의 제 1 금속층을 형성하는 단계와, 상기 비정질막 상부의 소정 부위에 제 2 금속층을 형성하는 단계와, 상기 비정질막을 열처리하여 다결정막으로 결정화하는 단계와, 상기 다결정막을 패터닝하여 반도체층을 형성하는 단계와, 상기 반도체층의 소정부위에 상기 반도체층과 절연된 게이트 전극을 형성하는 단계와, 상기 반도체층에 불순물을 주입하여 채널영역 및 소스/드레인 영역을 형성하는 단계와, 상기 소스/드레인 영역에 연결된 소스/드레인 전극을 형성하는 단계와, 상기 드레인 전극과 연결되는 화소전극을 형성하는 단계와, 상기 제 1 기판에 대향하는 제 2 기판 사이에 액정층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
즉, 본 발명은 박막의 제 1 금속층과 독립된 복수 패턴의 제 2 금속층을 형성한 후, 열처리와 전계인가를 통해 결정화하는 방법을 제공하여 잔류금속의 양을 최대한으로 줄이고 결정화된 박막의 결정성을 향상시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 의한 비정질막의 결정화방법을 상세히 설명하면 다음과 같다.
제 1 실시예
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 공정단면도이고, 도 3은 본 발명의 제 1 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 사시도이다.
먼저, 본 발명의 제 1 실시예에 의한 결정화방법은 도 2a에서와 같이, 기판(11) 상에 800∼1200℃의 고온에서 산소(O2)나 수증기를 접촉시켜 버퍼층인 실리콘 산화막(SiO2)(12)을 형성한다.
이 때, 상기 실리콘 산화막(12)은 기판(11)의 불순물들이 비정질실리콘 박막(13)으로 확산하는 것을 방지하고, 향후 결정화 공정시 기판(11)으로의 열유입을 차단한다.
이후, 도 2b에서와 같이, 상기 실리콘 산화막(12) 상에 실란 가스를 사용하는 PECVD(Plasma-Enhanced CVD), LPCVD(Low-Pressure CVD), Sputter 등의 방법을 이용하여 300 - 400 ℃ 에서 비정질실리콘(Amorphous Silicon)을 증착하여 비정질실리콘 박막(13)을 형성한 뒤, 촉매 금속과 전기장을 이용하여 비정질실리콘 박막(13)을 결정화한다.
구체적으로, 도 2c에서와 같이, 상기 비정질실리콘 박막(13) 전면에 니켈(Ni) 또는 코발트(Co) 등의 제 1 촉매금속(14)을 아주 얇은 두께로 균일하게 증착시킨 뒤, 상기 제 1 촉매금속(14)이 배치된 비정질실리콘 박막(13) 상부의 소정 부위에 니켈 또는 코발트 등의 제 2 촉매금속(16)을 균일하게 증착한다.
이 때, 상기 제 2 촉매금속은 복수개의 독립된 섬모양으로 형성하는데, 상기 비정질실리콘 박막(13)에 복수개의 독립된 패턴이 형성된 마스크를 씌운 후 제 2 촉매금속을 증착하거나 또는, 비정질실리콘 박막에 제 2 촉매금속을 증착한 후 식각공정을 이용하여 불필요한 곳의 제 2 촉매금속을 선택적으로 제거하여도 된다.
이와같이, 제 1 촉매금속을 얇은 두께로 증착한 뒤, 소정 부위에 섬모양으로 제 2 촉매금속을 증착하면, 상기 제 2 촉매금속을 중심으로 결정화가 일어나며, 이로써 결정성이 향상된다.
한편, 상기 제 1 ,제 2 촉매금속(14,16)은 비반응성 기체의 플라즈마를 이용하여 증착하는 외에, 이온 빔을 이용하거나 금속용액을 이용하여 증착할 수도 있다. 상기의 방법들은 촉매금속을 소량 증착하는데 적합하다.
일예로, 스퍼터링 기술을 적용하여 설명하면, 플라즈마 상태로 변환된 비반응성 기체가 진공챔버 내에 형성된 전기장에 의해 가속되어 타겟 상에 정렬된 니켈 원자에 충격을 준 후, 이탈되게 함으로써 비정질막 상에 배치되게 한다.
이 때, 제 1 촉매금속(14)의 입사량은 단위 면적(㎝2)당 5×1012∼5×1014이 되도록 하고, 제 2 촉매금속(16)의 입사량은 단위면적(㎝2)당 1014∼1016이 되도록한다. 또한, 제 2 촉매금속(16)의 면적이 제 1 촉매금속(14) 면적의 1/2이하가 되도록 한다.
이 때, 촉매금속의 양을 제어하는 것이 중요하다. 촉매금속의 양이 많아지면 결정화온도는 낮아지지만, 결정립의 크기가 커지지 못하고 또한 소자의 구동시, 잔류하는 촉매금속으로 인하여 누설전류가 발생할 수 있기 때문이다.
계속하여, 도 2d에서와 같이, 제 1 ,제 2 촉매금속(14,16)이 배치된 비정질실리콘 박막(13) 양쪽 끝에 전극(15)을 설치하여 전압을 인가한다.
이 때, 상기 전극용 물질로는 몰리브덴(Mo), 그라파이트(Graphite) 등을 사용하고, 전계의 세기는 0∼500V/㎝ 정도 되도록 하며, 상기 전계는 경시에 따라 변화시킨다.
여기서, 제 1 촉매금속(14)을 증착한 후의 비정질실리콘 박막(13)에 대한 제 1 어닐링공정과, 제 2 촉매금속(16)을 증착한 후의, 비정질실리콘 박막(13)에 대한 제 2 어닐링공정을 수행하여 비정질실리콘 박막(13)의 온도를 상승시킨다.
비정질실리콘 박막이 일정 온도 이상으로 오르면, 제 1 ,제 2 촉매금속이 실리콘 박막 경계면에서 실리콘 박막 방향으로 확산하여 실리사이드상(NiSi2)을 형성하고, 이러한 실리사이드가 결정화를 촉진하여 결정화온도를 낮춘다.
상기 제 1 ,제 2 어닐링공정은 전계 인가와 동시에 이루어져도 되는데, 비정질실리콘 박막(13)에 전계가 인가되면 제 1 ,제 2 촉매금속의 자유전자의 작용으로 인하여 실리콘의 결합 에너지가 작아지기 때문에 박막의 결정화 온도가 현저히 낮아진다.
이로써, 제 1 ,제 2 촉매금속과 전기장과 어닐링공정에 의해 제 2 촉매금속을 메인 씨드(main seed)로 하는 결정립의 성장이 일어나서, 비정질실리콘 박막이 다결정실리콘 박막으로 결정화된다.
제 2 실시예
도 4a 및 도 4b는 본 발명의 제 2 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 단면도 및 사시도이다.
도 4a 및 도 4b를 참고로 하여, 본 발명의 제 2 실시예에 의한 결정화방법을 설명하면, 먼저 기판(21) 상에 버퍼층으로서 실리콘 산화막(SiO2)(22)을 형성한다.
다음, 상기 실리콘 산화막(22)을 포함한 전면에 니켈 또는 코발트 등의 제 1 촉매금속(24)을 아주 얇은 두께로 균일하게 배치시키고, 상기 제 1 촉매금속(24)을 포함한 전면에 플라즈마 CVD로써 비정질실리콘을 증착하여 비정질실리콘 박막(23)을 형성한다.
이후, 상기 비정질실리콘 박막(23) 상에 니켈 또는 코발트 등의 제 2 촉매금속(26)을 복수개의 독립된 패턴으로 증착한다. 상기 제 2 촉매금속(26)을 독립된 섬모양 형태로 형성하기 위해서 마스크를 사용하거나 식각공정을 사용할 수 있다.
여기서, 상기 제 1 ,제 2 촉매금속(24,26)을 증착하는 방법에는 비반응성 기체의 플라즈마를 이용하는 방법과 이온 빔을 이용하는 방법과 금속용액을 이용하는 방법이 있다.
이 때, 상기 제 1 촉매금속(24)이 배치되는 면적은 단위면적(㎝2)당 5×1012∼5×1014이 되도록 하며, 제 2 촉매금속(26)은 상기 제 1 촉매금속(24) 면적의 1/2이하가 되도록 단위면적(㎝2)당 1014∼1016이 되게 증착한다. 그리고, 결정립의 크기를 증가시키고 잔류하는 촉매금속에 의한 누설전류를 막기 위해 촉매금속의 양을 제어한다.
그 후, 촉매 금속과 전기장을 이용한 저온 결정화 방법으로 비정질실리콘 박막을 다결정실리콘으로 결정화한다.
구체적으로, 그 저부에 제 1 촉매금속(24)이 배치되고 그 상부에 제 2 촉매금속(26)이 배치된 비정질실리콘 박막(23)를 열처리하는 어닐링(annealing) 공정을 수행하여 기판의 온도를 상승시켜 제 1 ,제 2 촉매금속(24,26)이 실리콘 박막 경계면에서 실리콘 박막 방향으로 확산하여 실리사이드상을 형성하게 한다.
다음, 상기 비정질실리콘 박막(23)의 양끝 쪽에 전극(25)을 설치하고 1∼1000V/㎝ 정도 세기의 전계을 인가하여, 실리사이드를 중심으로 결정립이 성장하도록 한다.
이 때, 상기 전극용 물질로는 몰리브덴(Mo), 그라파이트(Graphite) 등을 사용하며, 상기 전계의 세기는 시간이 지남에 따라 변하는 것을 특징으로 한다.
이로써, 기판(21) 상에 성막되었던 비정질실리콘 박막(23)이 메인 씨드인 제 2 촉매금속을 중심으로 결정화되어 다결정실리콘 박막이 된다.
여기서, 상기 어닐링공정과 동시에 전계를 인가하여도 된다.
제 3 실시예
도 5a 및 도 5b는 본 발명의 제 3 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 단면도 및 사시도이다.
도 5a 및 도 5b를 참고로 하여, 본 발명의 제 3 실시예에 의한 결정화방법을 설명하면, 먼저 기판(31) 상에 버퍼층으로서 실리콘 산화막(SiO2)(32)을 형성한다.
여기서, 상기 실리콘 산화막(32)은 기판 상에 증착된 실리콘 박막에 산소나 수증기를 접촉시킨 후, 화학반응시켜 얻는다.
이후, 상기 실리콘 산화막(32) 상에 플라즈마 CVD로써 비정질실리콘을 증착하여 제 1 비정질실리콘 박막(33a)을 형성하고, 상기 제 1 비정질실리콘 박막(33a) 전면에 니켈 또는 코발트 등의 제 1 촉매금속(34)을 아주 얇은 두께로 균일하게 배치시킨다.
상기 제 1 촉매금속을 증착한 후에는 비정질막을 열처리하여 온도를 상승시킨다.
다음, 상기 제 1 촉매금속(34)을 포함한 전면에 플라즈마 CVD로써 비정질실리콘을 증착하여 제 2 비정질실리콘 박막(33b)을 형성하고, 상기 제 2 비정질실리콘 박막(33b) 상에 니켈 또는 코발트 등의 제 2 촉매금속을 복수개의 독립된 패턴의 형태로 증착한다.
여기서, 상기 제 1 촉매금속(34)은 단위면적(㎝2)당 5×1012∼5×1014이 되도록 하며, 제 2 촉매금속(36)은 상기 제 1 촉매금속(34) 면적의 1/2이하가 되도록단위면적(㎝2)당 1014∼1016이 되게 증착한다. 이 때, 결정립의 크기를 증가시키고 잔류하는 촉매금속에 의한 누설전류를 막기 위해 촉매금속의 양을 제어하는 것이 중요하다.
이 후, 상기 제 2 비정질실리콘 박막(33b) 상부에서 열을 가하여 제 1 ,제 2 비정실리콘 박막(33a,33b)의 온도를 상승시킨다. 이 때, 제 1 ,제 2 촉매금속이 실리콘 박막으로 확산하여 실리사이드상을 형성한다.
다음, 상기 제 2 비정질실리콘 박막(33b)의 양끝 쪽에 전극(35)을 설치하고 1∼1000V/㎝ 정도 세기의 전계을 인가하여, 상기 실리사이드를 중심으로 결정립이 성장하도록 한다. 이 때, 제 2 촉매금속을 메인 씨드로 하여 결정립이 크게 성장한다.
이로써, 기판(31) 상에 성막되었던 제 1 ,제 2 비정질실리콘 박막(33a,33b)이 결정화되어 다결정실리콘 박막이 된다.
제 4 실시예
도 6a 및 도 6b는 본 발명의 제 4 실시예에 의한 비정질막의 결정화방법을 설명하기 위한 단면도 및 사시도이다.
도 6a 및 도 6b를 참고로 하여, 본 발명의 제 4 실시예에 의한 결정화방법을 설명하면, 먼저 기판(41) 상에 버퍼층으로서 실리콘 산화막(SiO2)(42)을 형성한다.
이후, 상기 실리콘 산화막(42) 상에 플라즈마 CVD로써 비정질실리콘을 증착하여 비정질실리콘 박막(43)을 형성한다. 이 때, 상기 비정질실리콘 박막(43)은 니켈 또는 코발트 등의 제 1 촉매금속을 균일하게 포함하는 것을 특징으로 한다.
다음, 상기 제 1 촉매금속을 포함하는 비정질실리콘 박막(43) 상에 복수개의 독립된 패턴이 형성된 마스크를 씌운 후, 니켈 또는 코발트 등의 제 2 촉매금속(46)을 소정부위에 증착한다.
여기서, 상기 제 2 촉매금속(46)을 증착하는 방법에는 비반응성 기체의 플라즈마를 이용하는 방법과 이온 빔을 이용하는 방법과 금속용액을 이용하는 방법이 있으며, 단위면적(㎝2)당 1014∼1016의 입사량을 가지도록 증착한다. 이 때, 결정립의 크기를 증가시키고 잔류하는 촉매금속에 의한 누설전류를 막기 위해 촉매금속의 양을 제어하는 것이 중요하다.
그 후, 제 1 촉매금속이 포함된 비정질실리콘 박막(43)을 가열하는 어닐링공정을 수행한 뒤, 상기 비정질실리콘 박막(43)의 양끝 쪽에 전극(45)을 설치하고 1∼1000V/㎝ 정도 세기의 전계을 인가하여, 비정질실리콘 박막을 다결정실리콘으로 결정화한다.
상기의 실시예에서 어닐링공정과 전계인가는 동시에 하여도 되고, 이시에 하여도 되며, 공정 상황에 따라서 전계인가를 생략하여도 무방하다.
한편, 본 발명의 일 실시예에 의해서 제작된 다결정실리콘 박막을 인가한 전계의 세기에 따라 각각 촬영한 광학현미경 사진을 살펴보면, 도 7에서와 같다.
이 때, 상기 다결정실리콘 박막은 200nm의 비정질실리콘을 증착한 후, 비정질실리콘 박막 위에 제 1 촉매금속인 니켈을 평균 5×1013㎝-2로 증착하고, 마스크를 이용하여 제 2 촉매금속인 니켈을 비정질실리콘 박막의 일부분 위에 평균 5×1014㎝-2로 증착하여 500℃에서 인가한 전계를 변화시키면서 30분 동안 열처리하는 방법으로 결정화시킨 것이다.
결정화되기 전의 비정질실리콘 박막에 비해 결정화된 다결정실리콘의 광학적 투과도가 훨씬 증가했음을 알 수 있는데, 도 7은 본 발명에 의한 다결정실리콘 박막의 광학 현미경 사진도이다.
즉, 도 7의 (a)는 전계를 인가하지 않은 상태에서 결정화시킨 다결정실리콘 박막의 광학현미경 사진으로, 비정질실리콘 박막 위의 일부분에 형성된 제 2 촉매금속인 니켈을 증착한 부분에서의 광학적 투과도가 높은 것을 알수 있다. 광학적 투과도는 결정화 정도와 비례관계에 있으므로, 제 2 촉매금속을 증착한 부분에서 결정화가 시작됨을 확인할 수 있다.
도 7의 (b)는 40V/㎝의 전계를 인가하여 결정화시킨 다결정실리콘 박막의 광학현미경 사진으로, 전계를 인가하지 않은 상태에서 촬영한 실리콘 박막의 사진과 큰 차이를 보이지 않고 있다.
도7의 (c)는 60V/㎝의 전계를 인가하여 결정화시킨 다결정실리콘 박막의 광학현미경 사진으로, 제 2 촉매금속인 니켈을 증착한 부분에서 결정화가 먼저 일어나고, 제 1 촉매금속인 니켈을 증착한 부분에서도 결정화가 일어나고 있음을 알 수 있다.
도 7의 (d)는 80V/㎝의 전계를 인가하여 결정화시킨 다결정실리콘 박막의 광학현미경 사진으로, 제 2 촉매금속인 니켈을 증착한 부분이 결정화되고 이러한 영역의 주변에도 결정화되어 결정화 영역이 확대되고 있음이 확인 가능하다. 여기서, 제 2 촉매금속이 증착된 영역 중에서 금속유도측면 결정화처럼 제 1 촉매금속 영역에서 옆으로 결정화가 진행됨을 알 수 있다.
도 7의 (e)는 100V/㎝의 전계를 인가하여 결정화시킨 다결정실리콘 박막의 광학현미경 사진으로, 제 2 촉매금속 영역이 먼저 결정화되고 연속적으로 제 1 촉매금속이 있는 영역에도 모두 결정화가 진행되어 전체의 비정질실리콘이 결정화된 상태이다.
그리고, 도 8은 본 발명에 의한 다결정실리콘 박막의 라만 스펙트럼을 나타낸 그래프이다.
본 발명의 실시예에 의해 제작된 다결정실리콘의 라만 스펙트럼을 살펴보면, 도 8에서와 같이, 520㎝-1부근의 결정질 실리콘에 의한 날카로운 피크와 500㎝-1부근의 미세 결정입자에 의한 부드러운 넓은 피크가 나타남을 알수 있다. 여기서, 480㎝-1부근에서 보이는 비정질실리콘에 의한 피크가 없다는 것은 박막 내에 결정화되지 않은 비정질실리콘이 없다는 증거로써, 완전 결정화 되었음을 알 수 있다. 정확한 수치로써 계산한 결과, 87.01%의 결정화도(Volume Fraction)를 보였다.
이하에서는 상기 제 1 실시예에 의한 비정질막의 결정화방법을 액정표시소자의 제조방법에 적용하여 설명한다.
도 9a 내지 도 9f는 본 발명에 의한 액정표시소자의 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 9a에서와 같이, 기판(111) 상에 실리콘막을 형성하고 800∼1200℃의 고온에서 산소 또는 수증기와 화학 반응시켜 실리콘 산화막(SiO2)(112)을 형성한 뒤, 상기 실리콘 산화막(112) 상에 플라즈마 CVD로 비정질실리콘을 증착하여 비정질실리콘 박막(113)을 형성한다.
다음, 촉매 금속과 전기장을 이용한 결정화방법으로 비정질실리콘 박막을 다결정실리콘으로 결정화한다.
구체적으로, 도 9b에서와 같이, 상기 비정질실리콘 박막(113) 상에 니켈 또는 코발트 등의 제 1 촉매금속(114)을 아주 얇은 두께로 증착하고, 상기 제 1 촉매금속(114)이 증착된 비정질실리콘 박막(113) 상에 니켈 또는 코발트 등의 제 2 촉매금속(116)을 복수의 독립된 패턴 형태로 증착한다.
여기서, 상기 제 1 ,제 2 촉매금속을 증착하는 방법에는 비반응성 기체의 플라즈마를 이용하는 방법과 이온 빔을 이용하는 방법과 금속용액을 이용하는 방법이 있다.
이 때, 상기 제 1 촉매금속(114)은 단위면적(㎝2)당 5×1012∼5×1014의 증착량을 가지도록 하고, 제 2 촉매금속(116)은 상기 제 1 촉매금속 면적의 1/2이하가 되도록 단위면적(㎝2)당 1014∼1016의 증착량을 가지도록 하며, 결정립의 크기를 증가시키고 잔류하는 촉매금속에 의한 누설전류를 막기 위해 촉매금속의 양을 적절히 제어한다.
이후, 도 9c에서와 같이, 상기 비정질실리콘 박막(113)의 양끝 쪽에 전극(115)을 설치하고 1∼500V/㎝ 정도의 세기를 가지는 전계을 인가하여 실리사이드를 중심으로 결정립의 성장이 일어나도록 한다. 이 때, 상기 전극용 물질로는 몰리브덴(Mo), 그라파이트(Graphite) 등을 사용하고, 전계의 세기는 시간이 지남에 따라 변화하는 것을 특징으로 한다.
여기서, 제 1 촉매금속(114)을 증착한 후, 비정질실리콘 박막(113)에 대해 제 1 어닐링공정을 수행하는 단계와, 제 2 촉매금속(116)을 증착한 후, 비정질실리콘 박막(113)에 대해 제 2 어닐링공정을 수행하는 단계를 더 포함하여도 되며, 상기 제 1 ,제 2 어닐링 공정은 전계 인가와 동시에 이루어져도 무방하다.
이와같이 촉매금속과 전기장과 어닐링공정에 의해 촉매금속을 씨드로 하는 결정입자의 성장이 일어나서, 비정질실리콘 박막이 다결정실리콘 박막으로 결정화된다.
상기 결정화 과정 후에는, 도 9d에서와 같이, 상기 다결정실리콘 박막을 패터닝하여 반도체층(123)을 형성한다. 그리고, 상기 반도체층(123)을 포함한 전면에 실리콘질화물 등의 절연막을 스퍼터링방법으로 적층하여 1800Å 두께의 게이트 절연막(124)을 형성한다.
이 후, 상기 게이트 절연막(124) 상에 저저항의 금속을 3000Å 내외로 증착한 후 사진식각(photolithography) 방법으로 패터닝하여 게이트 배선 및 상기 게이트 배선에서 분기하는 게이트 전극(125)을 형성한다.
이어서, 상기 게이트 전극(125)을 마스크로 하여 상기 반도체층(123)에 n+불순물을 이온주입한 후, 레이저 조사나 450℃정도의 고온 열처리하여 주입이온을 활성화시킴으로써, 소스/드레인 영역(123a/123c) 및 채널영역(123b)을 형성한다.
그리고, 도 7e에서와 같이, 상기 게이트 전극(125)을 포함한 전면에 저유전율의 실리콘질화물 등의 절연막을 플라즈마 CVD방법으로 증착하여 층간절연막(126)을 형성하고, 상기 층간절연막(126)과 게이트 절연막(124)을 선택적으로 제거하여 상기 소스/드레인 영역(123a/123c)의 소정 부위가 노출되도록 한다.
이후, 상기 층간절연막(126) 상에 저저항의 금속을 증착한 후, 사진식각방법으로 패터닝하여 상기 게이트 배선에 교차하는 데이터 배선(127) 및 노출된 상기 소스/드레인 영역(123a/123c)에 연결되는 소스/드레인 전극(127a/127b)을 형성한다.
이 때, 상기 다결정실리콘으로 이루어진 반도체층, 게이트 전극, 소스/드레인 전극을 다결정실리콘 박막트랜지스터가 되어 상기 게이트 배선과 데이터 배선이 교차하는 지점에 배치된다.
상기에서 촉매금속의 양을 제어하였기 때문에, 상기 다결정실리콘 박막트랜지스터는 채널영역에 잔존하는 촉매금속이 거의 없어 촉매금속에 의해 전류가 누설되는 현상이 억제된다.
계속하여, 도 7f에서와 같이, 상기 소스/드레인 전극(127a/127b)을 포함한 전면에 BCB, 아크릴 수지, 실리콘질화물 등의 절연막을 소정 두께로 증착하여 보호막(128)을 형성한다.
그리고, 상기 보호막(128) 상에 ITO등의 투명도전막을 증착한 후, 패터닝하여 상기 드레인 전극(127b)과 연결되는 화소전극(122)을 형성한다.
다음, 도시하지는 않았지만 제 2 기판 상에 염색법, 전착법, 안료분산법, 인쇄법 등을 사용하여 R,G,B(red, green, blue)로 이루어진 칼라필터층을 형성하고, 상기 칼라필터층 상에 ITO 재질의 공통전극을 형성한다.
마지막으로, 상기 제 1 기판과 제 2 기판을 대향합착하고 그 사이의 수 μm의 공간에 액정을 주입하고 액정 주입구를 밀봉처리하면 다결정실리콘을 포함하는 액정표시소자가 완성된다.
상기 액정표시소자의 제조방법에서는 제 1 실시예의 결정화방법을 적용하였으나, 상기 결정화방법의 적용에 한정되지 않음은 당연하다.
상기와 같은 본 발명의 비정질막의 결정화방법 및 이를 적용한 액정표시소자의 제조방법은 다음과 같은 효과가 있다.
즉, 비정질막 전면에 아주 얇은 두께로 증착된 제 1 촉매금속과 복수개의 독립된 패턴 형태로 소정 부위에 증착된 제 2 촉매금속을 씨드로 하여 비정질막을 결정화함으로써, 잔류금속의 양을 최대한 줄일 수 있고 결정화된 박막의 결정성을 향상시킬 수 있다.
또한, 촉매금속층이 이중으로 형성되므로 결정화 시간이 단축되고 결정화온도도 낮아진다.
따라서, 현재 사용되어 지고 있는 레이저 다결정실리콘 박막을 대신하여 박막트랜지스터 액정표시소자, 태양전지, 이미지 센서 등에 필요한 다결정실리콘 박막으로 대체될 수 있다. 나아가서 저온에서 제작할 수 있다는 이점으로 인해 고온 고상 결정화방법에 의한 다결정실리콘 박막의 대체도 가능하다.

Claims (37)

  1. 기판 상에 비정질막을 형성하는 단계;
    박막의 제 1 금속층을 형성하는 단계;
    상기 비정질막 상부의 소정 부위에 제 2 금속층을 형성하는 단계;
    상기 비정질막을 열처리하여 결정화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비정질막의 결정화방법.
  2. 제 1 항에서 있어서, 상기 제 1 금속층은 상기 제 2 금속층을 형성하기 전에, 상기 비정질막 상에 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  3. 제 1 항에서 있어서, 상기 제 1 금속층은 상기 비정질막을 형성하기 전에, 기판 상에 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  4. 제 1 항에서 있어서, 상기 제 1 금속층은 상기 비정질막의 중간층에 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  5. 제 4 항에서 있어서, 상기 제 1 금속층을 비정질막의 중간층에 형성하는 단계는,
    상기 기판 상에 제 1 비정질막을 형성하는 단계와,
    상기 제 1 비정질막 상에 제 1 금속층을 형성하는 단계와,
    상기 제 1 금속층을 포함한 전면에 제 2 비정질막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비정질막의 결정화방법.
  6. 제 1 항에서 있어서, 상기 제 2 금속층은 복수개의 독립된 섬모양으로 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  7. 제 1 항에서 있어서, 상기 제 1 금속층을 형성한 후, 상기 비정질막에 열처리하는 단계를 더 포함하는 것을 특징으로 하는 비정질막의 결정화방법.
  8. 제 1 항에서 있어서, 상기 비정질막을 열처리하는 동시에 또는 이시에 전계를 인가하는 단계를 더 포함하는 것을 특징으로 하는 비정질막의 결정화방법.
  9. 제 8 항에서 있어서, 상기 전계는 시간에 따라서 변화하는 것을 특징으로 하는 비정질막의 결정화방법.
  10. 제 8 항에서 있어서, 상기 전계의 세기는 0∼500V/㎝ 인 것을 특징으로 하는 비정질막의 결정화방법.
  11. 제 1 항에서 있어서, 상기 제 1 금속층은 니켈 또는 코발트를 재료로 사용하는 것을 특징으로 하는 비정질막의 결정화방법.
  12. 제 1 항에서 있어서, 상기 제 1 금속층은 단위면적(㎝2)당 5×1012∼5×1014의 증착량을 가지는 것을 특징으로 하는 비정질막의 결정화방법.
  13. 제 1 항에서 있어서, 상기 제 2 금속층은 니켈 또는 코발트를 재료로 사용하는 것을 특징으로 하는 비정질막의 결정화방법.
  14. 제 1 항에서 있어서, 상기 제 2 금속층은 단위면적(㎝2)당 1014∼1016의 증착량은 가지는 것을 특징으로 하는 비정질막의 결정화방법.
  15. 제 1 항에서 있어서, 제 2 금속층의 면적이 제 1 금속층 면적의 1/2이하인 것을 특징으로 하는 비정질막의 결정화방법.
  16. 제 1 항에서 있어서, 상기 비정질막은 비정질실리콘을 재료로 하는 것을 특징으로 하는 비정질막의 결정화방법.
  17. 제 1 항에서 있어서, 상기 제 1 ,제 2 금속층 형성시, 이온 빔을 이용하거나 또는 플라즈마를 이용하거나 또는 금속용액을 이용하는 것을 특징으로 하는 비정질막의 결정화방법.
  18. 제 1 항에서 있어서, 상기 비정질막을 형성하기 전에, 기판 상에 버퍼층을 더 형성하는 것을 특징으로 하는 비정질막의 결정화방법.
  19. 제 1 기판 상에 비정질막을 형성하는 단계;
    박막의 제 1 금속층을 형성하는 단계;
    상기 비정질막 상부의 소정 부위에 제 2 금속층을 형성하는 단계;
    상기 비정질막을 열처리하여 다결정막으로 결정화하는 단계;
    상기 다결정막을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층의 소정부위에 상기 반도체층과 절연된 게이트 전극을 형성하는 단계;
    상기 반도체층에 불순물을 주입하여 채널영역 및 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역에 연결된 소스/드레인 전극을 형성하는 단계;
    상기 드레인 전극과 연결되는 화소전극을 형성하는 단계;
    상기 제 1 기판에 대향하는 제 2 기판 사이에 액정층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시소자의 제조방법.
  20. 제 19 항에서 있어서, 상기 제 1 금속층은 상기 비정질막의 상부에 형성하거나 또는 비정질막의 저부에 형성하거나 또는 비정질막의 중간층에 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  21. 제 19 항에서 있어서, 상기 제 2 금속층은 복수개의 독립된 섬모양으로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  22. 제 19 항에서 있어서, 상기 제 1 금속층을 형성한 후, 상기 비정질막에 열처리하는 단계를 더 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  23. 제 1 항에서 있어서, 상기 비정질막을 열처리하는 동시에 또는 이시에 전계를 인가하는 단계를 더 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  24. 제 23 항에서 있어서, 상기 전계는 시간에 따라서 변화하는 것을 특징으로 하는 액정표시소자의 제조방법.
  25. 제 23 항에서 있어서, 상기 전계의 세기는 0∼500V/㎝ 인 것을 특징으로 하는 액정표시소자의 제조방법.
  26. 제 19 항에서 있어서, 상기 제 1 ,제 2 금속층은 니켈 또는 코발트를 재료로 사용하는 것을 특징으로 하는 액정표시소자의 제조방법.
  27. 제 19 항에서 있어서, 상기 제 1 금속층은 단위면적(㎝2)당 5×1012∼5×1014의 증착량을 가지는 것을 특징으로 하는 액정표시소자의 제조방법.
  28. 제 19 항에서 있어서, 상기 제 2 금속층은 단위면적(㎝2)당 1014∼1016의 증착량은 가지는 것을 특징으로 하는 액정표시소자의 제조방법.
  29. 제 19 항에서 있어서, 제 2 금속층의 면적이 제 1 금속층 면적의 1/2이하인 것을 특징으로 하는 액정표시소자의 제조방법.
  30. 제 1 항에서 있어서, 상기 비정질막은 비정질실리콘을 재료로 하는 것을 특징으로 하는 액정표시소자의 제조방법.
  31. 제 19 항에서 있어서, 상기 제 1 ,제 2 금속층 형성시, 이온 빔을 이용하거나 또는 플라즈마를 이용하거나 또는 금속용액을 이용하는 것을 특징으로 하는 액정표시소자의 제조방법.
  32. 제 19 항에서 있어서, 상기 비정질막을 형성하기 전에, 기판 상에 버퍼층을 더 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  33. 제 19 항에 있어서, 상기 게이트 전극과 동시에 게이트 배선을 형성하는 단계;
    상기 소스/드레인 전극과 동시에 상기 게이트 배선에 교차하는 데이터 배선을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 액정표시소자의 제조방법.
  34. 제 19 항에 있어서, 상기 게이트 전극 형성 후, 상기 게이트 전극을 포함한 전면에 절연막을 더 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  35. 제 34 항에 있어서, 상기 절연막은 실리콘질화물 또는 실리콘산화물을 재료로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  36. 제 19 항에 있어서, 상기 소스/드레인 전극 형성 후, 상기 드레인 전극의 소정 부위를 노출시키는 보호막을 더 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
  37. 제 36 항에 있어서, 상기 보호막은 실리콘질화물, 실리콘산화물, BCB 또는 아크릴 수지를 재료로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
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