KR100425857B1 - 비정질실리콘박막의결정화방법 - Google Patents

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Abstract

본 발명은 비정질 실리콘 박막의 결정화 방법에 관한 것으로, 금속 유도 결정화에 의하여 비정질 실리콘 박막을 결정화하되, 금속 오염을 줄이면서 실리콘의 결정화를 진행하기 위하여 비정질 실리콘 박막 위에 실리콘 결정화 유도를 위한 결정화 유도 박막을 최소의 두께로 형성하거나, 결정화 유도물질을 소정의 금속 농도로 분포되도록 형성한 후 열처리하는 공정을 거치며, 비정질 실리콘 박막 상에 결정화 유도물질을 최소한의 두께 또는 최소한의 농도로 증착하여 실리콘 결정화를 진행함으로써 결정화된 실리콘 박막의 표면 거칠기를 줄일 수 있고, 금속 유도화에 의한 금속 오염을 줄일 수 있다.

Description

비정질 실리콘 박막의 결정화 방법
본 발명은 비정질 실리콘 박막의 결정화 방법에 관한 것으로, 특히 금속 유도화 결정법에 의하여 비정질 실리콘 박막을 결정화하는 과정에서, 비정질 실리콘 박막 상에 결정화 유도물질을 증착하여 결정화 작업을 진행하는 비정질 실리콘 박막의 결정화 방법에 관한 것이다.
다결정질 실리콘(polycrystalline silicon; poly-Si) 박막 트랜지스터(Thin Film Transistor; TFT)는 비정질 실리콘(hydrogenated amorphous silicon: a-Si:H) 박막 트랜지스터에 비해 전계효과 이동도가 크고, 빛 조사에 대한 안정성이 우수하다. 이러한 다결정질 실리콘 박막 트랜지스터는 능동 행렬 액정 디스플레이(Active Matrix Liquid Crystal Display : AMLCD)의 구동소자 및 주변회로의 기본소자로 응용된다. 능동 행렬 액정 디스플레이에 사용되어지는 저온 다결정 실리콘 박막 트랜지스터는 유리기판을 사용할 수 있어 제조단가를 낮추고 대면적화를 가능하게 한다. 또한, 주변회로의 동작 속도가 고온 다결정질 실리콘 박막 트랜지스터와 대등한 특성을 보여주는 등의 이점이 있다.
이러한 다결정질 실리콘을 제작하는 방법은 여러 가지가 보고되어 있는데, 그 방법을 크게 두 가지로 구분하면, 다결정 실리콘을 직접 증착하는 방법과 비정질 실리콘을 증착한 후, 결정화하는 단계를 거쳐서 다결정질 실리콘을 만드는 방법이 있다.
상기 다결정 실리콘을 직접 증착하는 방법에는 열 화학 기상 증착법 (Chemical Vapor Deposition: CVD), Photo CVD, HR(Hydrogen Radical) CVD, Catalytic CVD, ECR(Electron Cyclotron Resonance) CVD, PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD 등의 방법들이 있다.
또한, 비정질 실리콘을 증착하여 결정화하는 방법에는 고상결정화(Solid Phase Crystallization: SPC)법과 액상결정화(Liquid Phase Crystallization: LPC)법이 있다.
특히, RTA(Rapid Thermal Annealing)나 도가니 어닐링(furnace annealing)에 의한 고상결정화법은 비교적 작지 않은 결정립 크기를 가지는 다결정질 실리콘을 형성할 수 있으며, 제작 공정이 단순하다는 등의 장점이 있다. 그러나, 600℃ 이상에서 어닐링해야 하고, 열처리 시간이 길다는 단점이 있다.
다음으로, 엑시머 레이저(excimer laser) 등의 펄스 레이저(pulse laser)를 이용한 결정화법은 400℃ 이하의 낮은 기판 온도에서 성장이 가능하고 전계효과 이동도도 우수한 특성을 보여주나, 레이저빔으로 전 기판을 주사해 가면서 비정질 실리콘을 재결정화해야 하기 때문에, 특성의 균일도가 저하되고, 고가의 장비가 필요하다는 단점이 있다.
최근에는 대면적의 박막 트랜지스터 액정표시장치에 다결정 실리콘을 사용하기 위하여 결정화 온도를 낮추기 위한 많은 연구가 진행되고 있는데, 그 중 하나가 금속 유도 결정화(Metal Induced Crystallization: MIC) 방법이다.
즉, 특정한 종류의 금속을 비정질 실리콘과 접촉시켜 결정화를 진행하면 비정질 실리콘의 결정화 온도를 500℃ 이하로 낮출 수 있게 된다. 이러한 금속 유도 결정화 효과는 많은 금속 원자들에서 나타나는 것으로 알려져 있다.
상기 금속 유도 결정화는 크게 두 종류의 금속 원소들에 의해서 나타나는데, 대표적인 금속물질로는 Au, Ag, Al, Sb, In 등의 귀금속과 Ti, Ni, Cu 등의 실리콘과 실리사이드(silicide)를 형성하는 전이 금속(transition metal)이 있다.
한편, 상기 금속 유도 결정화는 결정화에 사용되는 금속의 종류에 따라 결정화를 일으키는 원인이 다르며, 이를 설명하면 다음과 같다.
먼저, Al, Au, Ag 등의 금속은 실리콘과의 경계면에서 실리콘 원자의 확산에 의해서 결정화가 지배된다. 즉, 상기 금속과 실리콘의 경계면에서 상기 실리콘 원자의 확산에 의한 준안정상태의 실리사이드상이 형성되며, 이러한 실리사이드는 결정화 에너지를 낮추는 역할을 하게 되어 실리콘의 결정화를 촉진하게 된다. 이후, 상기 비정질 형태의 실리콘 원자들이 금속-실리사이드층을 뚫고 확산하여 실리사이드 경계면에 실리콘 결정상을 형성하게 되며, 이러한 경우 꽃모양의 결정상이 표면으로 석출되게 된다.
이에 반하여 Ni, Ti 등의 금속은 어닐링에 의한 금속의 확산이 지배적이다. 즉, 금속-실리콘 경계면에서 상기 실리콘층 방향으로의 금속 확산에 의하여 실리사이드상을 형성하고, 이러한 실리사이드가 결정화를 촉진하여 결정화 온도를 낮추게 된다.
특히, Ni에 의한 금속 유도 결정화는 Ni 실리사이드의 마지막 상인 NiSi2가결정화핵으로 작용하여 결정화를 촉진하게 된다. 실제로 NiSi2의 격자상수는 5.406Å으로 실리콘의 5.430Å과 매우 비슷하여 Ni과 비정질 실리콘층 사이의 NiSi2가 비정질 실리콘의 결정화핵으로 작용하여 결정화를 촉진한다. 상기 Ni 실리사이드는 어닐링 온도가 증가함에 따라 Ni2Si → NiSi → NiSi2로 상변이를 한다. 즉, 200℃ 이하의 온도에서 어닐링하는 경우 사방정계(orthorhombic) 구조의 Ni2Si상을 형성하게 되고 비저항이 감소된다. 어닐링 온도가 증가함에 따라 250～390℃ 사이에서는 Ni 실리사이드 중 가장 낮은 비저항을 갖는 (211), (102) 방향의 NiSi상을 형성하게 된다. 325～450℃의 범위에서는 플루오르화물(fluoride) 타입의 NiSi2상을 형성하고 NiSi2상이 결정성장의 핵으로 작용하여 NiSi2가 비정질 실리콘층을 통과하면서 비정질 실리콘이 다결정질 실리콘으로 변화된다.
이와 같이 니켈 유도 결정화는 1)NiSi2실리사이드의 형성, 2)NiSi2가 비정질 실리콘의 결정화핵으로 작용, 3)NiSi2가 비정질 실리콘층을 통과하면서 비정질 실리콘이 다결정질 실리콘으로 변화하는 세가지 주요한 과정을 거쳐서 이루어지게 된다.
한편, 상술된 금속 유도 결정화에 따른 비정질 실리콘 박막의 결정화 기술에는 비정질 실리콘 박막의 상단에 소정의 두께 예를 들면, 25Å 이상의 두께를 가지는 니켈층을 형성한 후 열처리하는 방법이 있다. 그러나 상기와 같은 방법에 의하여 비정질 실리콘 박막을 결정화하는 경우에는 박막 표면의 거칠기 정도가 크게 되는 단점이 있다(도 11d 참조). 이는 니켈층의 두께가 두껍기 때문에 결정화 핵 사이의 거리가 가까워져 그레인의 크기는 줄어들며, 더 많은 결정화핵에 의한 결정화로 표면이 거칠어지게 되기 때문이다. 즉, 결정화핵을 형성하기 위해서는 일정한 정도의 Ni 원자들이 필요하게 되며, 따라서, 니켈층의 두께가 두거워지면, 핵 사이의 거리가 가까워져 결정화핵에 의한 결정화로 표면이 거칠어지게 된다.
이러한 박막 표면의 거칠기는 박막 트랜지스터의 특성을 불량하게 만든다.
또한, 상술된 금속 유도 결정화에 따른 비정질 실리콘 박막의 결정화 기술에는 비정질 실리콘 박막의 상단에 금속 용액, 예를 들면, 니켈 용액을 코팅법에 의하여 도포한 후 열처리하는 방법이 있다. 그러나, 상기 기술에 의하여 비정질 실리콘 박막을 결정화하는 경우에는 10,000ppm의 니켈 용액을 실리콘에 증착하여 500℃에서 20시간 어닐링하여도 부분적으로 비정질 상태가 존재하여 완전한 결정화가 이루어지지 않는 단점이 있다(도 16b 참조). 즉, 결정핵의 밀도가 낮기 때문에 결정상은 막대 모양으로 자라게 되며 주위에 결정화되지 못한 비정질 영역이 존재하게 된다.(도 17b 참조)
본 발명은 상기한 문제를 해결하기 위한 것으로, 금속 유도 결정화에 의하여 비정질 실리콘 박막을 결정화하되, 비정질 실리콘 위에 실리콘 결정화 유도를 위한 결정화 유도 박막을 최소 두께로 형성하여 금속 오염 없이 실리콘의 결정화를 향상시킬 수 있는 비정질 실리콘 박막의 결정화 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 금속 유도 결정화에 의하여 비정질 실리콘 박막을 결정화하되, 비정질 실리콘 위에 실리콘 결정화 유도를 위한 결정화 유도물질을 소정의 금속 농도로 분포하도록 형성하여 금속 오염 없이 실리콘의 결정화를 향상시킬 수 있는 비정질 실리콘 박막의 결정화 방법을 제공하는데 있다.
기타 본 발명의 다른 특징 및 목적은 이하 발명의 구성 및 특허청구범위에서 상세히 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 비정질 실리콘 박막의 결정화 방법은 비정질 실리콘 박막 위에 1.0nm이하 두께의 결정화 유도 박막을 형성하는 단계와 상기 결정화 유도 박막이 형성된 비정질 실리콘 박막을 520℃ 이하에서 열처리하는 단계를 포함한다.
또한, 본 발명의 비정질 실리콘 박막의 다른 결정화 방법은 비정질 실리콘 박막 위에 결정화 유도물질을 단위 면적당 7×1013cm-2이하의 농도를 가지도록 형성하는 단계와 상기 유도물질이 형성된 비정질 실리콘 박막을 520℃ 이하에서 열처리하는 단계를 포함한다.
상기 결정화 유도물질로 Au, Ag, Al, Sb, In 등의 귀금속 또는, Ti, Ni, Cu 등과 같이 실리콘과 실리사이드를 형성하는 전이 금속을 사용할 수 있다.
도 1은 어닐링 온도에 따라 결정화한 다결정 실리콘 박막의 라만 스펙트럼을 나타내는 그래프.
도 2는 어닐링 온도에 따라 결정화한 다결정 실리콘 박막의 XRD 피크를 나타내는 그래프.
도 3은 도 2에 도시된 다결정 실리콘 박막의 어닐링 온도에 따른〈111〉방향의 피크 세기 및〈111〉피크의 FWHM을 나타내는 그래프.
도 4는 니켈 두께에 따라 결정화한 다결정 실리콘 박막의 전기전도도 특성을 나타내는 그래프.
도 5는 도 4에 도시된 다결정 실리콘 박막의 니켈 두께에 따른 전기전도도 활성화 에너지를 나타내는 그래프.
도 6은 도 4에 도시된 다결정 실리콘 박막의 니켈 두께에 따른 암전기전도도를 나타내는 그래프.
도 7은 니켈 두께에 따라 결정화한 다결정 실리콘 박막의 라만 스펙트럼을 나타내는 그래프.
도 8은 니켈 두께에 따라 결정화한 다결정 실리콘 박막의 XRD 피크를 나타내는 그래프.
도 9는 도 8에 도시된 다결정 실리콘 박막의 니켈 두께에 따른〈111〉방향의 피크 세기 및〈111〉피크의 FWHM를 나타내는 그래프.
도 10은 도 8에 도시된 다결정 실리콘 박막의 니켈 두께에 따른 〈220〉 방향의 피크 세기 및 〈220〉 피크의 FWHM를 나타내는 그래프.
도 11은 니켈 두께에 따라 결정화한 다결정 실리콘 박막 표면의 AFM 사진을 나타내는 그래프.
도 12는 도 11에 도시된 다결정 실리콘 박막의 니켈 두께에 따른 RMS 거칠기를 나타내는 그래프.
도 13a 내지 도 13c는 니켈 두께에 따라 결정화한 다결정 실리콘 박막에서 니켈 두께에 따른 니켈(Ni)과 산소(O)의 depth profile을 나타내는 그래프.
도 14는 니켈 농도에 따라 결정화한 다결정 실리콘 박막의 라만 스펙트럼을 나타내는 그래프.
도 15는 니켈 농도에 따른 결정화한 다결정 실리콘 박막의 전기전도도 특성을 나타내는 그래프.
도 16a 및 도 16b는 각각 니켈을 증착하여 결정화한 다결정 실리콘 박막 및 니켈 용액을 이용하여 결정화한 다결정 실리콘 박막 표면의 TEM 명시야상을 나타내는 그래프.
도 17a 및 도 17b는 각각 니켈 증착에 의한 경우 및 니켈 용액 코팅에 의한 경우의 니켈의 양에 따른 금속 유도 결정화 모델을 나타내는 도면.
이하, 금속 유도 결정화에 있어서 비정질 실리콘 박막 위에 형성된 니켈 박막의 두께 또는 니켈의 농도에 따른 비정질 실리콘의 결정화 정도를 나타내는 실험과 그 결과를 통하여 본 발명의 실시예를 자세히 설명한다.
** 실 험 **
Ⅰ. 실험과정
본 실험에서는 유도 결합형 플라즈마 화학 기상 증착(Inductively Coupled Plasma; ICP) 화학 기상 증착방법으로 비정질 실리콘을 증착하였다. 이 때, 플라즈마는 평판형 안테나를 사용하여 발생시켰으며, 상기 평판형 안테나는 폭 20mm의 평면형 구리 (Cu) 코일로 4회 직사각형으로 감았다.
상기 유도 결합형 플라즈마 화학 기상 증착 장비에는 직경이 260mm인 30mm 두께의 석영 창을 반응실 위에 설치하였고, 상기 석영 창 밑면으로부터 30mm 떨어진 곳에 He, H2, SiH4, 등의 가스가 유입되는 원형의 분산 링을 설치하였다. 또한, 상기 평판형 안테나에는 13.56MHz의 RF(Radio Frequency) 전원이 연결되어 유도 결합형 플라즈마 화학 기상 증착 방식에 의해 높은 이온 밀도와 박막의 이온 손상이 적은 플라즈마를 형성시켰다.
이 때, Corning 7059 유리판과 단결정 실리콘 웨이퍼를 기판으로 사용하여 시료를 제작하였다. 기판 세척은 표면에 흡착되어 있는 유기물을 제거하기 위해 TCE(Trichloethylene) 용액에 넣은 후, ～70℃로 10분간 끓이고 초음파 세척한다. 같은 방법으로 아세톤(acetone)과 메탄올(methanal)로 초음파 세척한 다음 상온에서 DI water로 충분히 세척한 후에 N2가스로 남아 있는 물기를 완전히 제거시킨다.
니켈 유도 결정화를 위하여 먼저 비정질 실리콘을 He/H2/SiH4혼합 가스를 사용하여 유도 결합형 플라즈마 화학 기상 증착법으로 증착하였으며, 자세한 증착 조건은 다음의 표 I에 나타나 있다.
표 Ⅰ. 유도 결합형 플라즈마 화학 기상 증착방법을 이용한 비정질 실리콘 박막의 증착 조건
이 때, 두께 2000Å의 비정질 실리콘 박막이 재결정화를 위해 사용되었다. 상기 비정질 실리콘의 광학적 밴드갭은 1.8eV이고 암 및 광전기전도도는 각각 4.5×10-10S/cm, 3.0×10-6S/cm 이었으며, 전기전도도 활성화 에너지는 0.78eV로 나타났다.
이후, 재결정화를 위하여 준비된 비정질 실리콘 박막 위에 RF 스퍼터링으로 니켈막을 증착한 뒤, 질소 분위기에서 어닐링하여 결정화하였다.
실험은 비정질 실리콘 박막에 증착한 니켈의 두께와 결정화 온도를 변화시켜 다결정 박막을 얻었는데, 어닐링 시간은 5시간으로 고정시켰다. 니켈 박막을 사용하여 비정질 실리콘을 결정화한 경우에는 니켈 박막의 두께를 4～25Å정도로 실험하였고, 박막 형성이 불가능할 정도로 아주 작은 양의 니켈을 증착하는 경우 즉, 니켈을 비정질 실리콘 박막 위에 소정의 농도로 분포시키도록 증착하여 비정질 실리콘을 결정화한 경우에는 2×1011／cm-2내지 7×1013／cm-2정도로 니켈이 비정질 실리콘 박막 위에 분포하도록 하여 실험(이경우, RF power는 10W 이하로 조절하는 것이 바람직함)하였다. 또한, 어닐링 온도는 480～560℃로 변화시키며 비정질 실리콘을 금속 유도 결정화시켜 그 특성을 분석하였다.
Ⅱ. 자료분석
제작된 다결정질 실리콘 박막의 결정화도를 측정하기 위하여 라만(Raman) 스펙트럼을 측정하였다. 측정된 라만 세기를 결정질과 비정질(또는, 그레인이 작은 미세결정질 실리콘)로 분리하였다. 이 때, 480cm-1부근에서 보이는 숄더(shoulder)는 비정질 부분에 의한 TO(Transverse Optical) 포논 모드(Phonon Mode)를 나타내고, 520cm-1부근의 날카로운 피크는 결정질 실리콘에 의한 TO 포논 모드를 나타낸다.
한편, 결정질과 비정질의 피크 세기를 각각 Ic와 Ia로 나타내면 다음 수학식 1과 같다.
[수학식 1]
이 때, 충분히 두꺼운 두께 d를 가정할 때로 근사할 수 있으므로 다결정질 실리콘의 결정화도는 다음 수학식 2와 같다.
[수학식 2]
여기서, σ는 결정화도, α는 흡수계수, ∑는 backscattering cross section을 나타낸다. 상기 수학식에서 a는 비정질을 c는 결정질을 나타내고, α c = 2×104 cm -1, α a = 1×105 cm -1을 사용하였다. 그리고,는 back scattering cross section의 비를 말하며 0.8로 고정시켰다.
Ⅲ. 실험결과
(1) 어닐링 온도에 따른 다결정질 실리콘 박막의 특성
어닐링 온도에 따른 다결정질 실리콘 박막의 특성을 나타내는 하기 결과는 비정질 실리콘 표면의 니켈에 의한 오염을 줄이면서 결정화를 일으킬 수 있도록 하기 위하여 니켈의 두께를 0.4㎚으로 하였다. 이 때, 비정질 실리콘 박막 위에 니켈 박막을 증착하기 위하여 스퍼터링 또는 진공증착 기술이 사용될 수 있다.
도 1은 어닐링 온도에 따라 결정화된 다결정질 실리콘 박막의 라만(Raman) 스펙트럼을 나타내는 그래프이다.
도면에 도시된 바와 같이, 어닐링 온도에 따른 라만 피크에서 ～520cm-1부근의 결정질 피크가 모두 나타나는 것으로 보아 480℃에서도 비정질 실리콘의 결정화가 일어났음을 알 수 있다. 또한, 어닐링 온도가 증가함에 따라 결정질 피크 세기는 증가하고 있다. 즉, 니켈 유도 결정화에 의한 다결정질 실리콘 박막의 결정화는어닐링 온도의 증가에 따라 향상되며, 이는 일반적인 고상결정화의 결과와 일치한다.
또한, 어닐링 온도와 관계없이 비정질 피크는 거의 보이지 않아 90% 이상의 결정화도를 보여 주며, 결정질 피크의 FWHM(Full Width At Half Maximum)은 7～8cm-1로 모든 시료에 대해 비슷하였다.
도 2는 어닐링 온도에 따라 결정화된 다결정질 실리콘 박막의 XRD(X-ray diffraction) 피크를 나타내는 그래프이다.
도면에 도시된 바와 같이, 어닐링 온도 480℃에서는 결정화된 다결정질 실리콘 박막은 〈111〉 방향의 피크만 측정되었으며, 500℃에서부터 〈220〉과 〈311〉 피크가 나타났다. 또한, 어닐링 온도가 증가함에 따라 각각의 피크 크기도 증가하였다.
즉, 어닐링 온도가 증가함에 따라 박막의 결정화는 향상되었고 〈111〉, 〈220〉, 〈311〉의 XRD 피크 세기가 증가하였다.
도 3은 도 2에 도시된 다결정질 실리콘 박막의 어닐링 온도에 따른 〈111〉 방향의 피크 세기 및 〈111〉 피크의 FWHM을 나타내는 그래프이다.
도면에 도시된 바와 같이, 어닐링 온도가 증가함에 따라 〈111〉 피크 세기는 증가하였으며, 〈111〉 피크의 FWHM은 0.25～0.4°사이에서 증가하는 경향을 나타냈다.
이상의 결과에서 니켈 유도 결정화된 다결정질 실리콘 박막은 어닐링 온도가증가할수록 결정화 특성이 우수하게 나타남을 알 수 있다. 즉, 2000Å의 비정질 실리콘에 니켈을 0.4㎚ 증착하여 5시간 어닐링함으로써 니켈 유도 결정화를 한 경우에는 어닐링 온도 480℃에서도 결정화가 되었으며 어닐링 온도가 높을수록 결정화도가 우수한 다결정질 실리콘 박막을 얻을 수 있었다.
(2）니켈 두께에 따른 다결정질 실리콘 박막의 특성
니켈 두께를 변화시켜 비정질 실리콘을 결정화하여 그 특성을 조사하였다.
도 4 내지 도 13c는 니켈 박막의 두께를 0.4㎚에서 2.5㎚로 변화시키면서 비정질 실리콘 박막을 결정화한 실험의 결과를 설명하기 위한 도면이다. 이를 위하여, 두께 2000Å의 비정질 실리콘 위에 니켈을 각각 0.4㎚, 0.7㎚, 1.3㎚, 2.5㎚로 증착하여, 520℃에서 5시간동안 N2분위기에서 어닐링하여 비정질 실리콘을 결정화하였다.
도 4는 니켈 두께에 따라 결정화한 다결정질 실리콘 박막의 전기전도도 특성을 나타내는 그래프로써, 상온에서 각각의 전기전도도는 비슷한 값을 보여주고 있으며, 통상의 다결정 실리콘 박막에서의 전기전도도와 다르지 않음을 보여준다.
도 5는 도 4에 도시된 다결정질 실리콘 박막의 니켈 두께에 따른 전기전도도 활성화 에너지를 나타내는 그래프이다.
도면에 도시된 바와 같이, 동일한 어닐링 조건에서 니켈의 두께가 감소할수록 전기전도도 활성화 에너지는 0.60eV에서 0.39eV로 감소하였다. 참고로, 활성화 에너지는 전도대 dpt지(conduction band edge) 에너지 Ec와 페르미 준위(Fermilevel) EF의 에너지 차이와 그레인 경계 사이의 전위장벽(potential barrier)의 합을 의미한다. 한편, 전위 장벽이 작을 때에 활성화 에너지는 Ec와 EF의 에너지 차이와 거의 같아진다.
도 6은 도 4에 도시된 결정화된 다결정질 실리콘 박막의 니켈 두께에 따른 암전전도도를 나타내는 그래프로써, 니켈 두께가 증가함에 따라 암전기전도도가 2.2×10-5S/cm에서 5.1×10-6S/cm로 감소하였다.
도 7은 니켈 두께에 따라 결정화한 다결정질 실리콘 박막의 라만 스펙트럼을 나타내는 그래프로써, 0.4㎚, 0.7㎚, 1.3㎚ 및 2.5㎚의 두께를 가지는 니켈층을 비정질 실리콘 박막 위에 증착하여 결정화한 경우를 나타낸다.
도면에 도시된 바와 같이, 520cm-1부근에서의 날카로운 피크가 실리콘의 결정화가 이루어졌음을 의미하며, 니켈 두께에 따라 라만 피크의 위치가 거의 변하지 않았음을 알 수 있다.
따라서, 520℃에서 5시간 어닐링하는 경우에 니켈 두께 4～2.5㎚의 변화에서는 결정화 정도에는 큰 영향을 주지 않는다고 볼 수 있으며, 다결정질 실리콘 박막의 결정화도는 90% 이상이었다.
도 8은 니켈 두께에 따라 결정화한 다결정질 실리콘 박막의 XRD 피크를 나타내는 그래프이다.
도면에 도시된 바와 같이, 니켈 두께 4～2.5㎚에서 모두〈111〉, 〈220〉, 〈311〉 방향의 피크가 측정이 되었다. 또한, 니켈 두께가 감소함에 따라 특히〈111〉 방향의 피크가 증가함을 알 수 있다. 〈111〉 방향의 피크 증가는 니켈의 두께 감소에 따른 결정화핵의 밀도가 감소하여 〈111〉 방향의 결정 성장이 증가하기 때문이다.
도 9는 도 8에 도시된 다결정질 실리콘 박막의 니켈 두께에 따른 〈111〉 방향 피크의 세기 및 〈111〉 피크의 FWHM을 나타내는 그래프이다.
도면에 도시된 바와 같이, 동일한 어닐링 조건에서 니켈 두께가 감소함에 따라 〈111〉 피크의 세기는 증가하였고 〈111〉 피크의 FWHM은 0.38～0.416°로 비슷하였다. 즉, 니켈의 두께가 감소함에 따라 〈111〉 방향으로의 결정성장이 증가하는 경향을 나타내었다.
도 10은 도 8에 도시된 다결정질 실리콘 박막의 니켈 두께에 따른 XRD의 〈220〉 피크의 세기 및 〈220〉 피크의 FWHM을 나타내는 그래프로써, 니켈 두께가 변하여도 〈220〉 피크의 세기 및 〈220〉 피크의 FWHM는 0.481～0.493°로 일정함을 알 수 있다.
도 11은 니켈 두께에 따라 결정화한 다결정질 실리콘 박막 표면의 원자힘 현미경(Atomic Force Microscope; AFM) 측정 결과를 나타내는 도면으로써, 가로와 세로의 길이는 모두 1μm 이다.
도면에 도시된 바와 같이, 니켈 두께가 증가함에 따라 결정화된 다결정질 실리콘 박막 표면의 거칠기가 증가하였다. 이는 니켈의 두께가 증가함에 따라 결정화핵 사이의 거리가 가까워져 그레인의 크기는 줄어들고 더 많은 결정화핵에 의한 결정화로 표면이 거칠어졌기 때문이다. 박막의 표면 거칠기는 박막 트랜지스터에 응용시 그 특성에 크게 관계되기 때문에 동일한 어닐링 조건에서는 비정질 실리콘에 대한 니켈층의 두께가 얇아야 한다.
도 12는 도 11에 도시된 다결정질 실리콘 박막의 니켈 두께에 따른 AFM RMS(Root Mean Square) 거칠기를 나타내는 그래프로써, 니켈 두께가 증가함에 따라 8.2Å에서 12Å으로 증가하였다. 즉,니켈 유도 결정화된 다결정질 실리콘 박막의 표면 상태는 사용된 니켈의 양이 적을수록 결정화후의 표면상태가 좋게 된다.
도 13a 내지 도 13c는 니켈 두께에 따라 결정화한 다결정질 실리콘 박막의 SIMS(Secondary Ion Mass Spectroscopy) 측정결과에서 얻은 니켈(Ni), 산소(O)의 depth profile을 나타내는 그래프로써, 니켈 두께는 0.4㎚, 0.7㎚, 1.3㎚이고 500℃에서 10시간 어닐링하여 비정질 실리콘 박막을 결정화하였다.
도면에 도시된 바와 같이, 니켈 두께가 0.4㎚에서 1.3㎚으로 증가할 때 표면에서의 니켈양은 1.5×1020atoms/㎤ 에서 4×1021atoms/㎤으로 증가하였다. 또한, 결정질 실리콘과 유리기판과의 경계면에서 나타난 소량의 니켈 피크는 비정질 실리콘 위에서 기판으로의 NiSi2상의 이동에 의한 결정 성장이 유리기판에서 멈추게 되기 때문이다.
(3）니켈 원자의 농도에 따른 다결정질 실리콘 박막의 특성
이하에서는 비정질 실리콘을 결정화하기 위한 유도물질인 니켈로 박막을 형성하지 않고, 비정질 실리콘 박막 위에 니켈 원자를 소정의 농도로 분포시킨 후, 상기 비정질 실리콘 박막을 결정화한 실험결과를 나타낸 것이다.
도 14 내지 도 16b는 니켈 원자를 비정질 실리콘 박막 위에 형성하되, 상기 니켈 원자가 비정질 실리콘 박막 위에 2×1011cm-2및 7×1013cm-2의 농도로 분포되도록 증착시킨 후 상기 비정질 실리콘 박막을 결정화한 실험 결과를 보여주는 도면이다. 이를 위해, 두께 2000Å의 비정질 실리콘 위에 니켈을 상기 각각의 농도로 증착하여 증착한 후 500℃에서 20시간동안 N2분위기에서 어닐링하여 비정질 실리콘을 결정화하였다.
먼저, 도 14는 니켈 원자의 농도에 따른 결정화한 다결정질 실리콘 박막의 라만 스펙트럼을 나타내는 그래프이다.
도면에 도시된 바와 같이, 520cm-1부근에서의 날카로운 피크가 실리콘의 결정화가 이루어졌음을 의미하며, 니켈 두께에 따라 라만 피크의 위치가 거의 변하지 않았음을 알 수 있다.
따라서, 520℃에서 5시간 어닐링하는 경우에 비정질 실리콘 박막 위에 증착되는 니켈의 농도를 7×1013cm-2에서 2×1011cm-2로 변화시킨 경우에는 결정화 정도에는 큰 영향을 주지 않는다고 볼 수 있다. 이 때, 다결정질 실리콘 박막의 결정화도는 90% 이상이었다.
도 15는 니켈 원자의 농도에 따른 결정화한 다결정질 실리콘 박막의 전기전도도 특성을 나타내는 그래프로써, 상온에서 각각의 전기전도도는 비슷한 값을 보여주고 있으며, 통상의 다결정 실리콘의 전기전도도와 유사하다.
따라서, 상기 실험결과(도 14와 도 15참조)에 의하면, 비정질 실리콘 박막을 결정화하는 경우에 결정화 유도물질로 작용하는 니켈 원자를 다량 증착하여 박막을 형성하는 대신에, 비정질 실리콘 박막 위에 소정의 농도로 분포시킨 경우에도 비정질 실리콘 박막을 결정화할 수 있음을 알 수 있다.
(4) 비정질 실리콘 박막에 니켈용액을 도포한 경우 및 니켈을 증착한 경우에 있어서의 실리콘의 결정화 비교
도 16a 및 도 16b는 각각 니켈을 증착하여 결정화한 다결정 실리콘 박막 및 니켈 용액(solution)을 이용하여 결정화한 다결정질 실리콘 박막 표면의 TEM(Transmision Electron Microscopy) 명시야상을 나타내는 도면이다.
먼저, 도 16a에 도시된 바와 같이, 2.5㎚의 니켈을 스퍼터링 또는 진공증착에 의하여 증착하여 결정화한 다결정질 실리콘 박막에는 50～100nm 크기를 가진 그레인들로 채워져 있음을 알 수 있다. 또한, 도 16b에 도시된 바와 같이, 10,000ppm의 니켈 용액을 실리콘에 코팅증착하여 500℃에서 20시간 어닐링하여 결정화한 다결정 실리콘 박막은 폭이 150nm이고 길이가 수 μm인 막대 모양의 결정의 덩어리들이 네트워크를 구성하고 있다.
도 16a는 실리콘의 결정화가 완전히 이루어진 시료의 사진이고, 도 16b는 실리콘의 결정화가 완전히 이루어지지 않은 시료의 사진으로 막대 모양의 결정질과 상기 막대 모양 결정질 사이의 비정질을 보여준다.
도 17a 및 도 17b는 각각 니켈 증착에 의한 경우 및 니켈 용액 코팅에 의한 경우의 니켈의 양에 따른 금속 유도 결정화 모델을 나타내는 도면으로써, 니켈의양에 따라 그레인 크기와 결정의 형태가 달라지는 것을 나타내고 있다.
먼저, 도 17a에 도시된 바와 같이, 니켈을 증착하여 금속 유도 결정화시의 결정핵의 밀도가 클 때의 결정화 모델로, 결정화 후의 그레인은 주위의 결정핵과의 거리에 따라 그 크기가 결정된다. 다음으로, 도 17b에 도시된 바와 같이, 니켈 용액을 이용하여 결정화하였을 때의 결정화 모델로, 결정핵의 밀도가 낮기 때문에 결정상은 막대 모양 결정상의 성장에 의해 비정질 실리콘 박막을 결정화된다.
이 때, 니켈 용액을 이용하여 결정화한 다결정질 실리콘의 경우, 〈111〉 방향으로 막대 모양의 결정이 성장하여 박막을 결정화시킨다. 상기 막대 모양의 결정상은 폭과 길이가 각각 150～200nm, 수μm이다. 비정질 실리콘에서 결정질 실리콘의 성장은 초기 NiSi2{111}면에 따라 실리콘의 성장 방향이 결정된다. 그러나, 박막의 경우 모든 결정 성장은 〈111〉 방향으로 일어난다. 즉, NiSi2{111}면에 수직한 방향이 박막의 평면상에 존재해야만 NiSi2의 이동에 의한 〈111〉 방향의 막대 모양 결정이 성장하게 된다. 만약 박막 내에 많은 NiSi2상이 존재하면 박막의 전 영역에서 NiSi2에 의한 급격한 결정화로 막대 모양의 결정 성장이 일어나지 않는다.
이상의 실험에서, 비정질 실리콘 박막 상에 니켈을 2.5㎚ 이하의 두께로 증착하여도 비정질 실리콘 박막을 모두 충분히 결정화시켰다. 특히, 니켈 두께가 감소함에 따라 결정화핵으로 작용하는 NiSi2밀도가 줄어들어 결정화핵의 밀도가 감소되고, 〈111〉 방향으로의 결정 성장이 우세하게 되며 AFM 측정에 의한 박막의 표면 거칠기도 감소된다. 또한, 니켈 용액을 이용하여 결정화한 다결정질 실리콘 박막에서는 NiSi2의 이동에 의한 측면이동 결정화 현상이 나타난다. 또한, 니켈 박막을 이용하는 대신에 비정질 실리콘 박막 위에 니켈 원자를 소정의 농도로 예를 들면, 7×1013cm-2에서 2×1011cm-2로 형성한 경우에도 비정질 실리콘 박막의 결정화가 이루어졌다.
이와 같이 본 발명은 비정질 실리콘 상단에 금속 박막, 예를 들면 니켈 박막을 증착하여 금속 유도 결정화에 의하여 비정질 실리콘 박막을 결정화함으로써 결정화된 박막의 표면 거칠기를 작게 할 수 있다.
니켈의 양에 따라 결정화하였을 때 다결정질 실리콘 박막의 그레인 크기와 결정의 형태가 달라지는데, 니켈을 증착하여 금속 유도 결정화시의 결정화 모델에서는 결정화 후의 그레인은 주위의 결정핵과의 거리에 따라 그 크기가 결정됨을 보여 준다. 또한, 니켈 용액을 이용하여 결정화하였을 때의 결정화 모델에서는 낮은 밀도의 결정핵에 의한 결정상은 막대 모양의 결정상이 성장하여 비정질 실리콘 박막을 결정화한다. 따라서, 상술한 바와 같이, 니켈을 비정질 실리콘 박막 위에 증착하여 실리콘의 결정화 작업을 진행하는 경우 니켈 양을 조절하여 실리콘의 결정화를 극대화시킬 수 있다.
한편, 본 발명에서는 니켈을 증착하여 비정질 실리콘 박막을 결정화하는 기술을 제시하였지만, 니켈 이외에 Au, Ag, Al, Sb, In 등의 귀금속과 Ti, Cu 등과 같이 실리콘과 실리사이드를 형성하는 전이 금속을 이용하는 경우에도 본 발명을적용할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 그들은 발명의 범위를 한정하는 것이 아니라 바람직한 실시예로서 해석되어야 한다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아나고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
본 발명은 금속 유도 결정화에 의하여 비정질 실리콘 박막을 결정화하는 과정에서 비정질 실리콘 박막 위에 결정화 유도물질을 최소한의 두께 또는 최소한의 농도로 증착하여 실리콘 결정화를 진행함으로써, 실리콘의 결정화를 극대화할 수 있으며 결정화된 실리콘 박막의 표면 거칠기를 줄일 수 있다.
또한, 종래의 기술에 비하여 실리콘의 결정화 속도를 증가시킬 수 있으며, 금속 유도화에 의한 금속 오염을 줄일 수 있다. 따라서, 본 발명에 의하여 결정화된 다결정 실리콘을 사용하는 박막 트랜지스터의 특성을 향상시킬 수 있게 된다.

Claims (5)

  1. 비정질 실리콘 박막 위에 1.0nm 이하 두께의 결정화 유도 박막을 형성하는 단계; 및
    상기 결정화 유도 박막이 형성된 비정질 실리콘 박막을 520℃ 이하에서 열처리하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법.
  2. 제 1 항에 있어서, 상기 결정화 유도 박막은 Au, Ag, Al, Sb, In 등의 귀금속 또는 Ti, Ni, Cu 등과 같이 실리콘과 실리사이드를 형성하는 전이 금속으로 구성되는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  3. 제 1 항에 있어서, 상기 결정화 유도 박막은 스퍼터링법 또는 진공증착법에 의하여 형성하는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
  4. 비정질 실리콘 박막 위에 결정화 유도물질을 단위 면적당 7×1013cm-2이하의 농도를 가지도록 형성하는 단계; 및
    상기 결정화 유도물질이 형성된 비정질 실리콘 박막을 520℃ 이하에서 열처리하는 단계를 포함하는 비정질 실리콘 박막의 결정화 방법.
  5. 제 4 항에 있어서, 상기 결정화 유도물질은 스퍼터링법, 진공증착법 등에 의한 증착 또는 상기 유도물질의 용액에 의한 도포에 의하여 형성하는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897137A (ja) * 1994-09-21 1996-04-12 Sharp Corp 半導体装置およびその製造方法
JPH08148425A (ja) * 1994-11-22 1996-06-07 Sharp Corp 半導体装置およびその製造方法
JPH1055961A (ja) * 1997-04-24 1998-02-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH10106951A (ja) * 1996-09-27 1998-04-24 Sharp Corp 半導体薄膜、半導体装置および半導体薄膜の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897137A (ja) * 1994-09-21 1996-04-12 Sharp Corp 半導体装置およびその製造方法
JPH08148425A (ja) * 1994-11-22 1996-06-07 Sharp Corp 半導体装置およびその製造方法
JPH10106951A (ja) * 1996-09-27 1998-04-24 Sharp Corp 半導体薄膜、半導体装置および半導体薄膜の製造方法
JPH1055961A (ja) * 1997-04-24 1998-02-24 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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