KR100769201B1 - 비정질 물질의 금속유도 결정화 방법, 그 방법에 의해 제조된 결정 물질을 이용한 소자 - Google Patents
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Abstract
본 발명은 비정질 물질을 결정화하는 데 있어서, 낮은 온도에서 결정화가 가능하고, 결정화 시간을 단축시킬 수 있으며, 제작된 결정질 물질에 존재하는 금속의 양을 최소로 할 수 있도록 하기 위해, 윗면 또는 아랫면에 전이금속이 형성된 비정질 물질을 소정의 형상으로 패터닝 한 후, 전기장를 인가하면서 열처리하여 비정질 물질을 결정화시키는 방법을 제공한다. 또한 상기 방법에 의해 제조된 결정질 물질을 반도체층으로 이용한 소자를 제공한다.
금속유도 결정화, 비정질
Description
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 비정질 물질을 금속유도에 의해 결정화시키는 공정 흐름도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 비정질 물질을 금속유도에 의해 결정화시키는 공정 흐름도이다.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따라 비정질 물질을 금속유도에 의해 결정화시키는 공정 흐름도이다.
도 4는 본 발명에 따라 제작된 다결정 실리콘 박막의 모습이다.
도 5는 본 발명에 따라 제작된 다결정 실리콘 박막의 라만 스펙트럼이다.
도 6은 본 발명에 따라 제작된 다결정 실리콘 박막의 전기적 특성을 나타내는 그래프이다.
도 7은 본 발명에 따라 제작된 다결정 실리콘 박막의 투과 전자 현미경사진 및 전자회절무늬를 나타내는 것이다.
도 8은 본 발명에 따라 제작된 박막트랜지스터의 특성을 나타내는 그래프이 다.
<도면의 주요부에 대한 설명>
1: 절연기판
2: 절연막
10: 비정질 물질
20: 전이금속
본 발명은 비정질 물질을 다결정 물질로 결정화시키는 방법에 관한 것으로, 보다 구체적으로 전이금속을 이용하여 저온에서 비정질 물질을 결정화시키는 금속유도 결정화 방법, 및 그 방법에 의해 제작된 결정질 물질을 이용한 반도체 소자에 관한 것이다.
종래 다결정 물질 형성 방법 중 하나로 고상결정화법(solid phase crystallization: SPC)이 있다. 이 방법은 저가의 장비를 사용할 수 있는 장점이 있으나 결정화 온도가 높고 결정화 시간이 길기 때문에 유리기판을 사용할 수 없는 단점이 있다.
저온에서 결정화할 경우 제조 단가가 낮고, 대면적화가 가능하며 반도체 소자로 이용될 경우 성능면에서 고온 다결정물질과 대등하므로 저온 결정화 방법이 유리하다. 상기와 같은 요구에 의해 400℃이하의 저온에서 결정화 할 수 있는 레이 저 결정화법(laser crystallization)이 제시되었는데[Hiroyaki Kuriyama et at., Jpn. J. Appl. Phys., 31, 4550(1992)], 이방법은 그 산물이 우수한 특성을 갖는 장점이 있으나, 균일한 결정을 얻기 어렵고 고가의 장비 및 낮은 생산성으로 인하여 대면적 기판위에 제작할 경우 문제점이 있다.
다른 저온 결정화 방법으로 금속 유도 결정화법[M.S. Haque et al., J. Appl. Phys., 79, 7529(1996)]이 있는데, 이 방법은 특정 금속을 비정질 물질에 접촉하게 하여 비정질 물질의 결정화 온도를 낮추는 방법이다. 그 예로, 니켈 금속에 의한 다결정 실리콘의 제조방법에 있어서, 니켈 실리사이드의 마지막 상인 NiSi2가 결정화 핵[C. Hayzelden et al., J. Appl. Phys., 73, 8279(1993)]으로 작용하여 결정화를 촉진하게 된다. 실제로 NiSi2는 실리콘과 동일한 구조를 갖으며, 격자상수는 5.406Å으로 5.430Å의 실리콘과 매우 비슷하여, 비정질 실리콘의 결정화 핵으로 작용하여 <111>방향으로 결정화를 촉진한다[C. Hayzelden et al., Appl. Phys. Lett., 60, 225(1992)].
이 같은 금속 유도 결정화 방법에서 전기장을 인가함으로써 열처리 시간이 매우 짧아지고, 열처리 온도도 매우 낮아지게[Jin Jang et al., Nature, Vol. 395, pp. 481-483(1998)]되는데, 인가하는 전기장의 세기가 커질수록 그 효과는 증가된다. 그러나, 전기장의 세기가 커질수록 열처리되는 비정질 물질을 통해 흐르는 전류의 양이 증가하게 되고, 이로 인해 원하지 않는 급격한 온도상승을 초래할 수 있다. 즉, 발열효과(Joule heating)로 인해 전기장의 세기를 크게 하는 데는 한계가 있게 되어, 결정화 시간 단축 및 결정화 온도 감소에도 한계가 있다. 따라서, 일반적으로 금속의 양을 증가시켜 결정화 온도를 낮추고 있다. 그러나, 금속의 양을 증가시키면 많은 양의 금속이 결정화된 물질에 남게 되어 결정화된 물질이 오염됨으로써 본래 특성이 변화되는 단점이 있다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 금속의 양을 감소시키면서도 결정화 온도를 낮출 수 있고, 또한 결정화 시간을 단축시킬 수 있는 금속 유도 결정화 방법을 제공하는 것이다.
본 발명은 상기 목적을 달성하기 위해, 윗면 또는 아랫면에 전이금속이 형성된 비정질 물질을 소정의 형상으로 패터닝 한 후, 전기장를 인가하면서 열처리하여 비정질 물질을 결정화시키는 방법을 제공한다. 또한 상기 방법에 의해 제조된 결정질 물질을 반도체층으로 이용한 소자를 제공한다.
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 자세히 설명한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따라 비정질 물질을 금속유도에 의해 결정화시키는 공정 흐름도이다.
우선, 도 1a에서 알 수 있듯이, 절연기판(1) 위에 절연막(2)을 형성하고, 상기 절연막(2) 위에 비정질 물질(10)을 형성한다.
상기 비정질 물질(10)은 비정질 실리콘, 비정질 게르마늄등 4B족 원소를 증착방법에 의해 형성하는 것이 바람직하고, 증착되는 두께는 100Å 내지 10000Å이 바람직하다.
다음, 도 1b 및 도 1c에서 알 수 있듯이, 상기 비정질 물질(10)을 소정의 형상으로 패터닝한다.
상기 패터닝하는 공정은 도 1b와 같이 비정질 물질(10)만 패터닝하는 공정으로 이루어질 수도 있고, 도 1c와 같이 비정정 물질(10)을 절연막(2)과 함께 패터닝하는 공정으로 이루어질 수도 있다. 이와 같은 패터닝 공정으로 인해 이하의 공정에서 형성되는 전이금속의 양이 감소하게 된다.
다음, 도 1d에서 알 수 있듯이, 상기 패터닝된 비정질 물질(10) 위에 전이금속(20)을 형성한다.
상기 전이금속(20)은 스퍼터링(Sputtering) 등의 증착방법을 통해 비정질 물질(10) 및 절연막(2)을 포함하는 절연기판(1) 전면에 증착된 후, 포토리소그라피(Photo Lithography) 공정과 같은 패터닝 공정을 통해 비정질 물질(10)의 표면(상부)을 제외한 부분이 제거됨으로서 비정질 물질(10) 상에 형성된다. 이때, 전이금속(20)은 니켈, 철, 코발트, 크롬 등으로 형성된다. 또한, 전이금속(20)을 증착하는 두께는 0.03Å 내지 5Å이 바람직하다. 증착되는 두께가 5Å보다 두꺼울 경우, 결정화된 물질에 전이금속의 잔류량이 많아 물질 특성에 영향을 미치게 된다.
다음, 도 1e에서 알 수 있듯이, 상기 전이금속(20)에 두개의 전극(4)을 형성한다. 이때, 두개의 전극(4)은 전압원(6)에서 인가되는 전기에 의해 발생되는 전기장을 비정질 물질(10)에 인가하면서 열처리하여 비정질 물질(10)을 결정화시킨다.
우선, 도 1a에서 알 수 있듯이, 절연기판(1) 위에 절연막(2)을 형성하고, 상기 절연막(2) 위에 비정질 물질(10)을 형성한다.
상기 비정질 물질(10)은 비정질 실리콘, 비정질 게르마늄등 4B족 원소를 증착방법에 의해 형성하는 것이 바람직하고, 증착되는 두께는 100Å 내지 10000Å이 바람직하다.
다음, 도 1b 및 도 1c에서 알 수 있듯이, 상기 비정질 물질(10)을 소정의 형상으로 패터닝한다.
상기 패터닝하는 공정은 도 1b와 같이 비정질 물질(10)만 패터닝하는 공정으로 이루어질 수도 있고, 도 1c와 같이 비정정 물질(10)을 절연막(2)과 함께 패터닝하는 공정으로 이루어질 수도 있다. 이와 같은 패터닝 공정으로 인해 이하의 공정에서 형성되는 전이금속의 양이 감소하게 된다.
다음, 도 1d에서 알 수 있듯이, 상기 패터닝된 비정질 물질(10) 위에 전이금속(20)을 형성한다.
상기 전이금속(20)은 스퍼터링(Sputtering) 등의 증착방법을 통해 비정질 물질(10) 및 절연막(2)을 포함하는 절연기판(1) 전면에 증착된 후, 포토리소그라피(Photo Lithography) 공정과 같은 패터닝 공정을 통해 비정질 물질(10)의 표면(상부)을 제외한 부분이 제거됨으로서 비정질 물질(10) 상에 형성된다. 이때, 전이금속(20)은 니켈, 철, 코발트, 크롬 등으로 형성된다. 또한, 전이금속(20)을 증착하는 두께는 0.03Å 내지 5Å이 바람직하다. 증착되는 두께가 5Å보다 두꺼울 경우, 결정화된 물질에 전이금속의 잔류량이 많아 물질 특성에 영향을 미치게 된다.
다음, 도 1e에서 알 수 있듯이, 상기 전이금속(20)에 두개의 전극(4)을 형성한다. 이때, 두개의 전극(4)은 전압원(6)에서 인가되는 전기에 의해 발생되는 전기장을 비정질 물질(10)에 인가하면서 열처리하여 비정질 물질(10)을 결정화시킨다.
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상기 전기장의 세기는 0.1 V/cm 내지 350 V/cm인 것이 바람직하고, 전기장의 세기를 일정하게 유지할 수도 있고, 시간에 따라 점차로 증가 또는 감소할 수도 있고, 또는 증가 및 감소를 반복적으로 변화시킬 수도 있다. 전기장을 인가하기 위해서 전이금속층(20)에 전극(4)을 형성하기 때문에, 전기장이 비정질 물질(10)에 직접 접촉하지 않아 패터닝된 비정질 물질이 순수한 전기장의 효과에 의해서 결정화가 일어나게 되어, 발열효과(Joule heating)가 생기지 않는다. 이때 도1e와 같이 기판 상에서 전이금속(20) 층에 좌우 두 개의 전극(4)을 형성할 수도 있고, 상하좌우에 위치시켜 두개 이상의 전극을 형성할 수도 있다.
상기 열처리는 500℃이하가 바람직하고, 전기장을 인가한 상태에서 500℃정도로 급속히 온도를 올린 후에 내리는 급속 열처리 방법을 사용하거나, 또는 500℃ 정도까지 서서히 온도를 올리고 열처리 후에 온도를 내리는 것도 가능하다.
도 2a 내지 2d는 본 발명의 다른 실시예에 따라 비정질 물질을 금속유도에 의해 결정화시키는 공정 흐름도이다.
우선, 도 2a에서 알 수 있듯이, 절연기판(1)위에 절연막(2)을 형성하고, 상기 절연막(2) 위에 비정질 물질(10)을 형성한다.
다음, 도 2b에서 알 수 있듯이, 상기 비정질 물질(10) 위에 전이금속(20)을 형성한다.
다음, 도 2c에서 알 수 있듯이, 상기 전이금속(20)과 비정질 물질(10)을 소정의 형상으로 패터닝한다.
다음, 도 2d에서 알 수 있듯이, 상기 전이금속(20)에 전극(4)을 형성하여 비정질 물질(10)에 전기장을 인가하면서 열처리한다.
우선, 도 2a에서 알 수 있듯이, 절연기판(1)위에 절연막(2)을 형성하고, 상기 절연막(2) 위에 비정질 물질(10)을 형성한다.
다음, 도 2b에서 알 수 있듯이, 상기 비정질 물질(10) 위에 전이금속(20)을 형성한다.
다음, 도 2c에서 알 수 있듯이, 상기 전이금속(20)과 비정질 물질(10)을 소정의 형상으로 패터닝한다.
다음, 도 2d에서 알 수 있듯이, 상기 전이금속(20)에 전극(4)을 형성하여 비정질 물질(10)에 전기장을 인가하면서 열처리한다.
상기 비정질 물질의 종류 및 증착 두께, 상기 전이금속의 종류 및 증착 두께, 패턴, 전기장의 세기, 전극의 갯수 등은 상기 도 1a 내지 1e에 따른 공정에 대한 설명에서와 동일하다.
도 3a 내지 3e는 본 발명의 또 다른 실시예에 따라 비정질 물질을 금속유도에 의해 결정화시키는 공정 흐름도이다.
우선, 도 3a에서 알 수 있듯이, 절연기판(1) 위에 절연막(2)을 형성하고, 상기 절연막(2) 위에 제1 비정질 물질(10)을 형성한다.
다음, 도 3b에서 알 수 있듯이, 상기 제1 비정질 물질(10)위에 전이금속(20)을 형성한다.
다음, 도 3c에서 알 수 있듯이, 상기 전이금속(20)위에 상기 제1 비정질 물질(10)과 동일 또는 상이한 제2 비정질 물질(11)을 형성한다.
다음, 도 3d에서 알 수 있듯이, 상기 전이금속(20)이 사이에 개입된 제1 및 제2 비정질 물질(10, 11)을 소정의 형상으로 패터닝한다.
다음, 도 3e에서 알 수 있듯이, 상기 전이금속(20)을 소정 부분 노출시킨 후 노출된 부분에 전극(4)을 형성하여 제1 및 제2 비정질 물질(10)에 전기장을 인가하면서 열처리한다.
우선, 도 3a에서 알 수 있듯이, 절연기판(1) 위에 절연막(2)을 형성하고, 상기 절연막(2) 위에 제1 비정질 물질(10)을 형성한다.
다음, 도 3b에서 알 수 있듯이, 상기 제1 비정질 물질(10)위에 전이금속(20)을 형성한다.
다음, 도 3c에서 알 수 있듯이, 상기 전이금속(20)위에 상기 제1 비정질 물질(10)과 동일 또는 상이한 제2 비정질 물질(11)을 형성한다.
다음, 도 3d에서 알 수 있듯이, 상기 전이금속(20)이 사이에 개입된 제1 및 제2 비정질 물질(10, 11)을 소정의 형상으로 패터닝한다.
다음, 도 3e에서 알 수 있듯이, 상기 전이금속(20)을 소정 부분 노출시킨 후 노출된 부분에 전극(4)을 형성하여 제1 및 제2 비정질 물질(10)에 전기장을 인가하면서 열처리한다.
본 공정에 따르면, 전이금속(20)이 제1 비정질 물질(10)의 윗면 및 제2 비정질 물질(11)의 아랫면에 형성되어 제1 비정질 물질(10) 및 제2 비정질 물질(11)을 결정화할 수 있음을 알 수 있다.
상기 비정질 물질의 종류 및 증착 두께, 상기 전이금속의 종류 및 증착 두께, 패턴, 전기장의 세기, 전극의 갯수등은 상기 도 1a 내지 도 1e에 따른 일공정에 대한 설명에서와 동일하다.
상기 도 1 내지 도3에 의해 제조된 다결정 물질은 박막트랜지스터, 태양전지, 이미지 센서등의 반도체 소자 제작에 사용될 수 있다.
이하, 본 발명의 바람직한 실험예를 도면을 참조로 설명한다.
실시예 1
유리등의 절연기판 위에 절연막을 형성한 후, 그 위에 비정질 실리콘 박막을 500Å 두께로 증착했다. 상기 비정질 실리콘 박막위에 0.2Å 두께의 니켈 금속을 증착했다. 그후, 포토리소그라피 공정을 통해 패터닝하여 중앙부분이 2 ×1cm2 가 되도록 했다. 그후, 니켈 금속층 양단에 전극을 접촉시키고 50V/cm의 전기장을 인가한 상태에서 480℃의 결정화 온도로 30분간 열처리하였다. 그 결과 제작된 다결정 실리콘 박막(30)은 도 4와 같이 모두 결정화되었음을 알 수 있다. 그 결정화 여부를 확인하기 위해 다음과 같은시험을 수행했다.
도 5는 본 실험예에 의해 제작된 다결정 실리콘 박막의 라만 스펙트럼으로, 그래프에서 보는 바와 같이, ~520cm-1 부근의 TO(transverse optical) 포논모드(phonon mode)에 의한 날카로운 피크와 ~509cm-1 부근의 미세 결정입자에 의한 넓은 피크가 나타나고 있다. 즉, 비정질 실리콘 상에 의해 생기는 480cm-1 부근의 피크가 없다는 사실로부터, 본 실시예에 의해 생산된 비정질 실리콘이 100% 결정화 됐음을 알 수 있다.
도 6은 본 실시예에 의해 제작된 다결정 실리콘 박막의 전기적 특성을 나타내는 그래프로, 전기전도도 활성화 에너지가 0.48eV이고, 상온에서의 암전기전도도가 1.5 ×10-4S/cm이고, 호핑(hopping)전도는 나타나지 않고, 활성화된 형태로 비정질 실리콘이 100% 결정화 됐음을 알 수 있다.
도 7은 본 실시예에 의해 제작된 다결정 실리콘 박막의 투과 전자 현미경(transmission electron microscopy)사진(8) 및 전자회절무늬(transmission electron diffraction pattern)(12)를 나타내는 것으로, 니켈을 이용한 실리사이드 매개 결정화의 결과로 나타나는 전형적인 바늘모양으로 형성된 결정립(14)으로 박막이 구성되었음을 확인할 수 있고, 전자회절 무늬(12)로부터 결정립이 <110>정대축을 갖고 {111}면에서 성장이 일어나고 있다는 사실로부터 비정질 실리콘이 100% 결정화 됐음을 알 수 있다.
실험예 2
유리기판 위에 게이트 전극을 형성하고, 그 위에 게이트 절연막을 형성한 후, 그 위에 비정질 실리콘 박막을 500Å 두께로 형성하고 패터닝 한후, 그 위에 0.15Å 두께의 니켈금속을 스퍼터링법에 의해 형성하고, 니켈 금속층 양단에 전극을 접촉시키고 40V/cm의 전기장을 인가한 상태에서 480℃의 결정화 온도로 50분간 열처리하였다. 그후 소스 및 드레인 전극을 형성함으로써, 다결정 실리콘 박막을 활성층으로 사용한 공면형(coplanar) 박막 트랜지스터를 제작하였다. 이와 같이 제작된 박막 트랜지스터는 도 8과 같이, 드레인 전압 0.1V에서 전계효과 이동도는 84cm2/Vs이었고, 임계전압(Vth)는 1.7V 이었다.
상기 박막 트랜지스터 이외에, 본 발명에 의해 제작된 다결정 물질은 태양전지, 이미지센서등의 반도체 소자제작에 이용될 수 있다.
상기 구성으로 이루어진 본 발명은 낮은 온도에서 결정화가 가능하고, 전이금속이 패터닝된 비정질 물질에 증착되므로 전이금속이 증착되는 박막의 표면적이 작아 결정화된 후 잔류하는 전이금속량이 감소함으로써 오염없는 다결정물질을 얻을 수 있다.
또한, 전기장 인가를 위한 전극이 패터닝된 비정질 물질에 직접 접촉하지 않으므로 비정질 물질은 순수한 전기장의 효과에 의해 결정화가 일어난다.
Claims (14)
- 절연기판 위에 절연막을 형성하고 상기 절연막 위에 비정질 물질을 형성하는 단계;상기 비정질 물질을 소정 형상으로 패터닝하는 단계;상기 패터닝된 비정질 물질 위에 전이금속을 형성하는 단계; 및상기 전이금속에 전극을 형성하여 비정질 물질에 전기장을 인가하면서 열처리하는 단계를 포함하는 비정질 물질의 금속유도 결정화 방법.
- 절연기판 위에 절연막을 형성하고 상기 절연막 위에 비정질 물질을 형성하는 단계;상기 비정질 물질 위에 전이금속을 형성하는 단계;상기 전이금속과 비정질 물질을 소정의 형상으로 패터닝하는 단계; 및상기 전이금속에 전극을 형성하여 비정질 물질에 전기장를 인가하면서 열처리하는 단계를 포함하는 비정질 물질의 금속유도 결정화 방법.
- 절연기판 위에 절연막을 형성하고 상기 절연막 위에 제1비정질 물질을 형성하는 단계;상기 제1 비정질 물질위에 전이금속을 증착하는 단계;상기 전이금속 위에 상기 제2 비정질 물질을 형성하는 단계;상기 전이금속이 사이에 개입된 제1 및 제2 비정질 물질을 소정의 형상으로 패터닝하는 단계; 및상기 전이금속에 전극을 형성하여 제1 및 제2 비정질 물질에 전기장을 인가하면서 열처리하는 단계를 포함하는 비정질 물질의 금속유도 결정화 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 비정질 물질은 비정질 실리콘인 것을 특징으로 하는 비정질 물질의 금속유도 결정화 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 비정질 물질은 100Å 내지 10000Å 두께로 형성하는 것을 특징으로 하는 비정질 물질의 금속유도 결정화 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 전이금속은 니켈, 철, 코발트, 크롬으로 구성되는 그룹에서 선택된 어느 하나의 전이금속인 것을 특징으로 하는 비정질 물질의 금속유도 결정화 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 전이금속은 0.03Å 내지 5Å 두께로 증착하는 것을 특징으로 하는 비정질 물질의 금속유도 결정화 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 전기장의 세기는 0.1 V/cm 내지 350 V/cm인 것을 특징으로 하는 비정질 물질의 금속유도 결정화 방법.
- 제 8항에 있어서,상기 전기장의 세기가 상기 범위내에서 시간에 따라 변화하는 것을 특징으로 하는 비정질 물질의 금속유도 결정화 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 전기장을 인가하기 위한 전이금속에 형성된 전극이 두개 이상인 것을 특징으로 하는 비정질 물질의 금속유도 결정화 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 열처리 온도가 500℃ 이하인 것을 특징으로 하는 비정질 물질의 금속 유도 결정화 방법.
- 제 1항에 있어서,상기 비정질 물질을 소정 형상으로 패터닝하는 단계는 상기 비정질 물질과 더불어 상기 절연막을 소정 형상으로 패터닝하는 것을 특징으로 하는 비정질 물질의 금속 유도 결정화 방법.
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