KR102301929B1 - 결정화된 박막의 제조 방법 - Google Patents

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Abstract

결정화된 박막의 제조 방법이 제공된다. 상기 방법은, 기판 상에 비정질 상태의 물질막을 형성하는 단계, 상기 물질막 상에 금속막을 형성하는 단계, 및 상기 금속막에 단계적으로(stepwisely) 감소하는 전류를 인가하여 발생된 열로 비정질 상태의 상기 물질막을 결정질 상태로 변환시키는 단계를 포함한다.

Description

결정화된 박막의 제조 방법{Method of fabricating crystallized thin film}
본 발명은 결정화된 박막의 제조 방법에 관련된 것으로, 보다 상세하게는, 비정질 상태의 물질막 상에 형성된 금속막에 단계적으로 감소하는 전류를 인가하여 상기 물질막을 결정질 상태로 변환시키는 것을 포함하는 결정화된 박막의 제조 방법에 관련된 것이다.
최근 정보화 사회로 시대가 급격하게 발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 모바일 기기, 가전 제품을 비롯한 다양한 전자 기기들이 개발되고 있다. 이러한 전자 기기들의 대부분은 실리콘을 이용한 다양한 반도체 소자들로 구성되어 있다.
반도체 소자에 사용된 실리콘은 비정질 상태이거나, 또는 결정질(다결정) 상태이다. 일반적으로, 결정질 실리콘이 비정질 실리콘에 비해 전계효과 이동도가 약 100~200배 정도 크기 때문에, 응답속도가 빠르고 안정성이 우수하다.
결정질 실리콘의 형성 방법은 다양하게 알려져 있는데, 일반적으로 다결정 실리콘을 형성하기 위해서 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition)이나 저압 화학 기상 증착법(low pressure chemical vapor deposition)으로 비정질 실리콘을 증착한 후, 이를 다시 결정화하는 방법이 널리 사용되고 있다.
비정질 실리콘을 이용하여 다결정 실리콘을 형성하는 방법으로는 고상 결정화(SPC : solid phase crystallization) 방법, 레이저 열처리(laser annealing) 방법, 금속유도 결정화(metal induced crystallization : MIC) 방법 등 다양한 방법들이 개발되고 있다.
예를 들어, 대한민국 특허 공개공보 10-2010-0030975(출원번호 10-2008-0089975)에는, 기판 상에 비정질 실리콘층, 유전층, 금속층, 및 터마이트층을 차례로 형성하고, 기판에 열을 가하여 터마이트를 반응시켜 비정질 실리콘층을 결정화하는 방법이 개시되어 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성의 결정화된 박막의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 결함(defect)이 감소된 결정화된 박막의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 생산 수율이 향상된 결정화된 박막의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 결정화된 박막의 제조 방법을 제공한다.
상기 결정화된 박막의 제조 방법은, 기판 상에 비정질 상태의 물질막을 형성하는 단계, 상기 물질막 상에 금속막을 형성하는 단계, 및 상기 금속막에 단계적으로(stepwisely) 감소하는 전류를 인가하여 발생된 열로 비정질 상태의 상기 물질막을 결정질 상태로 변환시키는 단계를 포함한다.
상기 금속막에 단계적으로 감소하는 전류를 인가하는 것은, 제1 전류를 제1 시간 동안 상기 금속막에 인가하는 제1 전류인가단계, 및 상기 제1 전류보다 작은 제2 전류를 상기 제1 시간보다 긴 제2 시간 동안 상기 금속막에 인가하는 제2 전류인가단계를 포함할 수 있다.
상기 금속막에 단계적으로 감소하는 전류를 인가하는 것은, 상기 제2 전류보다 작은 제3 전류를 상기 제2 시간보다 긴 제3 시간 동안 상기 금속막에 인가하는 제3 전류인가단계를 더 포함할 수 있다.
상기 제1 전류와 상기 제2 전류의 차이는 상기 제2 전류와 상기 제3 전류의 차이와 동일한 것을 포함할 수 있다.
상기 물질막은 실리콘(Si)을 포함하고, 상기 금속막은 알루미늄(Al), 구리(Cu), 니켈(Ni), 은(Ag), 또는 금(Au) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 금속막에 전류가 인가되는 동안, 상기 금속막에 포함된 금속 원소가 상기 물질막으로 확산되는 것을 포함할 수 있다.
상기 결정화된 박막의 제조 방법은, 상기 물질막을 결정질 상태로 변환시킨 후, 상기 금속막을 제거하는 단계를 더 포함할 수 있다.
결정화된 박막의 제조 방법은, 기판 상에 비정질 상태의 물질막을 형성하는 단계, 상기 물질막 상에 금속막을 형성하는 단계, 및 상기 금속막에 단계적으로(stepwisely) 감소하는 열을 공급하여, 비정질 상태의 상기 물질막을 결정질 상태로 변환시키는 단계를 포함한다.
상기 금속막에 단계적으로 감소하는 열을 공급하는 것은, 상대적으로 높은 온도의 열을 공급하는 시간보다, 상대적으로 낮은 온도의 열을 공급하는 시간이 더 긴 것을 포함할 수 있다.
상기 금속막에 단계적으로 감소하는 열을 공급하는 것은, 상기 금속막에 단계적으로 감소하는 전류를 인가하는 것을 포함할 수 있다.
상기 금속막에 인가되는 전류는 동일한 크기로 감소되는 것을 포함할 수 있다.
본 발명의 실시 예에 따르면, 비정질 상태의 물질막 상에 형성된 금속막이 형성되고, 상기 금속막에 단계적으로 감소하는 전류를 인가하여 발생된 열이 상기 물질막에 공급되어, 상기 물질막이 결정화될 수 있다.
이에 따라, 상기 물질막으로 열이 공급되기 시작하는 초기 단계에서 상대적으로 고온의 열이 상대적으로 짧은 시간 동안 공급되어, 상기 물질막의 손상 없이 상기 물질막에 결정핵이 생성될 수 있다.
또한, 상기 물질막에 결정핵이 생성된 후, 상대적으로 저온의 열이 상대적으로 긴 시간 동안 공급되어 결정핵을 통한 결정의 성장 시간이 충분히 확보되어 결함이 감소된 결정화된 박막이 제공될 수 있다.
이로 인해, 결함이 감소되고 생산 수율이 향상된 고신뢰성의 결정화된 박막의 제조 방법이 제공될 수 있다.
도 1 은 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법을 설명하기 위한 순서도이다.
도 2 및 도 3은 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법에 따라 금속막에 인가되는 전류를 설명하기 위한 그래프이다.
도 5는 본 발명의 실시 예에 따라 비정질 실리콘층 상에 형성된 알루미늄 막에 인가된 전류를 나타내는 그래프이다.
도 6은 본 발명의 실시 예에 따라 결정화된 실리콘층의 라만 스펙트럼을 나타내는 그래프이다.
도 7은 본 발명의 실시 예에 따라 결정화된 실리콘층의 표면을 촬영한 SEM 사진이다.
도 8은 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법에 따라 제조된 결정화된 박막을 포함하는 표시 장치의 표시 패널을 설명하기 위한 것이다.
도 9는 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법에 따라 제조된 결정화된 박막을 포함하는 태양전지 어레이를 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다.
도 1 은 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법을 설명하기 위한 순서도이고, 도 2 및 도 3은 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법을 설명하기 위한 도면들이고, 도 4는 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법에 따라 금속막에 인가되는 전류를 설명하기 위한 그래프이다.
도 1 및 도 2를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 유리 기판 또는 플라스틱 기판일 수 있다. 상기 기판(100)은 플렉시블(Flexible)한 기판일 수 있다. 또는, 상기 기판(100)은 반도체 기판일 수 있다.
상기 기판(100) 상에 물질막(110)이 형성될 수 있다.(S110) 상기 물질막(110)은 비정질(amorphous) 상태일 수 있다. 예를 들어, 상기 물질막(110)은 비정질 실리콘 막일 수 있다. 상기 물질막(110)은 스퍼터링(sputtering), 화학기상증착법(CVD), 또는 플라즈마 화학기상증착법(PECVD) 등의 방법으로 형성될 수 있다.
상기 물질막(110) 상에 금속막(120)이 형성될 수 있다.(S120) 상기 금속막(120)의 전기 전도도는 상기 물질막(110)의 전기 전도도보다 높을 수 있다. 예를 들어, 상기 금속막(120)은, 알루미늄(Al), 구리(Cu), 니켈(Ni), 은(Ag), 또는 금(Au) 중에서 적어도 어느 하나를 포함할 수 있다.
도 1, 도 3, 도 4를 참조하면, 전원(130)을 이용하여, 상기 금속막(120)에 전류를 인가할 수 있다.(S130) 상기 금속막(120)에 인가되는 전류에 의해 열이 발생하고, 상기 열이 상기 금속막(120) 아래에 배치된 비정질 상태의 상기 물질막(110)으로 전달되어, 상기 물질막(110)이 결정질 상태로 변환될 수 있다.
상기 금속막(120)에 전류가 인가되는 동안, 상기 금속막(120)에 포함된 금속원소(예를 들어, 알루미늄 원자)가 상기 물질막(110)으로 확산되어, 상기 물질막(110)의 결정화 과정이 촉진될 수 있다. 또한, 상기 금속막(120)과 비정질 상태의 상기 물질막(110) 사이의 접촉면에서, 상기 물질막(110)을 구성하는 원자(예를 들어, 실리콘 원자)가 활성화되어, 상기 물질막(110)을 구성하는 원자 사이의 공유결합이 약해져, 상기 물질막(110)이 용이하게 결정화될 수 있다.
상기 금속막(120)에 인가되는 전류는, 시간이 지남에 따라 단계적으로(stepwisely) 감소될 수 있다. 이에 따라, 상기 금속막(120)에 인가되는 전류에 의해, 상기 금속막(120)에서 발생되는 열도 시간이 지남에 따라 단계적으로 감소될 수 있다.
또한, 상기 금속막(120)에는, 상대적으로 강한 전류가 인가되는 시간보다, 상대적으로 약한 전류가 인가되는 시간이 더 길 수 있다. 이로 인해, 상대적으로 높은 온도의 열을 상기 물질막(110)으로 공급하는 시간보다, 상대적으로 낮은 온도의 열을 상기 물질막(110)으로 공급하는 시간이 더 길 수 있다.
예를 들어, 도 4에 도시된 것과 같이, 상기 금속막(120)에 전류를 인가하는 단계는, 제1 내지 제4 전류인가단계(S1~S4)를 포함할 수 있다. 상기 제1 내지 제4 전류인가단계(S1~S4)는 순차적으로 수행될 수 있다. 상기 제1 전류인가단계(S1)에서 상기 제4 전류인가단계(S4)로 진행될수록, 상대적으로 상기 금속막(120)에 인가되는 전류는 낮아지고, 상대적으로 상기 금속막(120)에 전류가 인가되는 시간은 길어질 수 있다.
보다 구체적으로, 상기 제1 전류인가단계(S1)에서, 상기 금속막(120)에 제1 전류(C1)가 제1 시간(P1) 동안 인가될 수 있다. 상기 제2 전류인가단계(S2)에서, 상기 금속막(120)에 상기 제1 전류(C1)보다 낮은 제2 전류(C2)가 상기 제1 시간(P1)보다 긴 제2 시간(P2) 동안 인가될 수 있다. 상기 제3 전류인가단계(S3)에서, 상기 금속막(120)에 제2 전류(C2)보다 낮은 제3 전류(C3)가 상기 제2 시간(P2)보다 긴 제3 시간(P3) 동안 인가될 수 있다. 상기 제4 전류인가단계(S4)에서, 상기 금속막(120)에 상기 제3 전류(C3)보다 낮은 제4 전류(C4)가 상기 제3 시간(P3)보다 긴 제4 시간(P4) 동안 인가될 수 있다.
상기 제1 내지 제4 전류인가단계(S1~S4)가 진행되는 동안, 전류의 세기가 감소하는 정도는 실질적으로(substantially) 서로 동일할 수 있다. 상기 제1 전류인가단계(S1)의 상기 제1 전류(C1)와 상기 제2 전류인가단계(S2)의 상기 제2 전류(C2)의 차이, 상기 제2 전류인가단계(S2)의 상기 제2 전류(C2)와 상기 제3 전류인가단계(S3)의 상기 제3 전류(C3)의 차이, 및 상기 제3 전류인가단계(S3)의 상기 제3 전류(C3)와 상기 제4 전류인가단계(S4)의 상기 제4 전류(C4)의 차이는 실질적으로 서로 동일할 수 있다.
상기 금속막(120)에 인가된 전류에 의해 발생하는 열로, 상기 물질막(110)이 결정질 상태로 변환된 후, 상기 금속막(120)은 제거될 수 있다. 예를 들어, 상기 금속막(120)은 인산 등의 식각 용액을 사용하여, 습식 식각 공정으로 제거될 수 있다.
본 발명의 실시 예에 따르면, 상기 물질막(110) 상에 형성된 상기 금속막(120)에 단계적으로 감소하는 전류가 인가되어, 상기 금속막(120)에서 발생되어 상기 물질막(110)으로 전달되는 열이 단계적으로 감소될 수 있다. 또한, 상대적으로 강한 전류가 상기 금속막(120)에 인가되는 시간보다, 상대적으로 약한 전류가 인가되는 시간이 더 길어, 상대적으로 높은 온도의 열을 상기 물질막(110)으로 공급하는 시간보다, 상대적으로 낮은 온도의 열을 상기 물질막(110)으로 공급하는 시간이 더 길 수 있다. 이에 따라, 상기 물질막(110)으로 열이 공급되기 시작하는 초기 단계에서는 상대적으로 고온의 열이 상대적으로 짧은 시간 동안 공급되어, 비정질 상태의 상기 물질막(110)이 결정화되기 위한 결정핵(crystal nucleus)이 빠르게 생성됨과 함께 상기 물질막(110) 및 상기 금속막(120)의 손상이 최소화될 수 있다.
만약, 상기 금속막(120)에 인가되는 높은 전류가 장시간 인가되는 경우, 상기 금속막(120)에서 발생되는 고온의 열에 의해 상기 금속막(120) 및 상기 물질막(110)이 연소될 수 있다.
하지만, 본 발명의 실시 예에 따르면, 결정화 초기 단계에서 고온의 열이 짧은 시간 동안 상기 물질막(110)에 공급되어, 상기 물질막(110)의 손상이 최소화될 수 있다.
또한, 본 발명의 실시 예에 따르면, 높은 전류를 짧은 시간 동안 상기 금속막(120)에 인가하여 상기 물질막(110)이 결정화되기 위한 결정핵을 생성한 후, 상대적으로 낮은 전류가 상대적으로 장시간 동안 상기 금속막(120)에 인가된다. 이에 따라, 상대적으로 낮은 온도의 열이 상대적으로 장시간 동안 상기 물질막(110)에 공급되어, 열 공급 초기 단계에서 생성된 결정핵을 이용하여 결정이 성장되는 시간이 충분히 확보될 수 있다. 이에 따라, 높은 품질의 갖는 고신뢰성의 결정화된 박막이 제공될 수 있다.
상술된 바와 같이, 상기 금속막(120)에 전류가 인가되어 상기 물질막(110)이 결정화되는 동안, 상기 금속막(120)의 금속 원자가 상기 물질막(110)으로 확산될 수 있다. 만약, 결정의 성장 시간이 충분히 확보되지 못하는 경우, 상기 금속막(120)에서 상기 물질막(110)으로 확산되어 상기 물질막(110)의 표면에 존재하는 금속 원소가, 상기 금속막(120)의 제거과정에서 함께 제거되어, 상기 물질막(110)의 표면에 기공이 생성될 수 있다. 이에 따라, 결정화된 상기 물질막(110)의 특성이 저하될 수 있다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 결정화 단계에서, 저온의 열이 상대적으로 긴 시간 동안 상기 물질막(110)에 공급되어, 결정의 성장 시간이 충분히 확보될 수 있다. 이에 따라, 결함이 감소된 결정화된 박막이 제공될 수 있다.
도 5는 본 발명의 실시 예에 따라 비정질 실리콘층 상에 형성된 알루미늄 막에 인가된 전류를 나타내는 그래프이고, 도 6은 본 발명의 실시 예에 따라 결정화된 실리콘층의 라만 스펙트럼을 나타내는 그래프이고, 도 7은 본 발명의 실시 예에 따라 결정화된 실리콘층의 표면을 촬영한 SEM 사진이다.
도 5 내지 도 7을 참조하면, 500μm의 유리 기판 상에 CVD 장비를 이용하여 비정질 실리콘층을 200nm 증착하고, 상기 비정질 실리콘층 상에 RF Sputtering 장비를 이용하여 알루미늄 막을 300nm 증착하였다.
상기 알루미늄 막에 도 5에 도시된 것과 같이, 단계적으로 감소하는 전류를 인가하였다. 상기 알루미늄 막에서 발생된 열을 이용하여 상기 비정질 실리콘층에 대해 결정화 공정을 수행하였다.
도 6에서 알 수 있듯이, wave number가 521cm-1에서 피크 값을 갖는 것으로 측정되었다. 이에 따라, 상기 비정질 실리콘층이 결정화되었음을 확인할 수 있다.
또한, 도 7에 도시된 것과 같이, 결정화 초기 단계에서 높은 전류에서 발생되는 고온의 열을 짧은 시간 공급하여 결정핵을 생성시킨 후, 낮은 전류를 인가하여 저온의 열을 상대적으로 긴 시간 동안 상기 비정질 실리콘층에 공급함으로써, 상기 비정질 실리콘층의 결정 성장 시간이 충분히 확보되어, 결정화된 실리콘층의 표면에 기공이 거의 존재하지 않는 것을 확인할 수 있다.
도 8은 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법에 따라 제조된 결정화된 박막을 포함하는 표시 장치의 표시 패널을 설명하기 위한 것이다.
도 8을 참조하면, 본 발명의 실시 예에 따라 제조된 결정화된 박막은 표시 패널(600)에 활용될 수 있다. 상기 표시 패널(600)는 붉은 색의 광을 방출하는 R 영역(R), 녹색의 광을 방출하는 G 영역(G), 파란색의 광을 방출하는 B 영역(B), 및 백색의 광을 방출하는 W 영역(W)을 포함할 수 있다. 상기 표시 패널(600)은 본 발명의 실시 예에 따라 제조된 결정화된 박막 상에 형성된 박막 트랜지스터 등을 포함할 수 있다. 상기 표시 패널(600)은 OLED 패널, LCD 패널, 또는 전기 영동 방식의 패널 등 다양한 방법으로 구동되는 것일 수 있다.
도 9는 본 발명의 실시 예에 따른 결정화된 박막의 제조 방법에 따라 제조된 결정화된 박막을 포함하는 태양전지 어레이를 설명하기 위한 도면이다.
도 9를 참조하면, 태양전지 어레이(700)는 메인프레임(미도시)에 적어도 하나의 태양전지모듈들(720)을 설치하여 구성될 수 있다. 상기 태양전지 모듈들(720)은 복수의 태양전지(710)를 포함할 수 있다. 상기 태양전지(710)는 본 발명의 실시 예에 따라 제조된 결정화된 박막을 사용하여 형성된 태양 전지를 포함할 수 있다. 상기 태양전지 어레이(700)는 태양광을 잘 쪼이도록 남쪽을 향해서 일정한 각도를 갖도록 설치될 수 있다.
전술한 태양전지 모듈 또는 태양전지 어레이는 자동차, 주택, 건물, 배, 등대, 교통신호체계, 휴대용 전자기기 및 다양한 구조물상에 배치되어 사용될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 기판
110: 물질막
120: 금속막
130: 전원

Claims (11)

  1. 기판 상에 비정질 상태의 물질막을 형성하는 단계;
    상기 물질막 상에 금속막을 형성하는 단계; 및
    상기 금속막에 단계적으로(stepwisely) 감소하는 전류를 인가하여 발생된 열로 비정질 상태의 상기 물질막을 결정질 상태로 변환시키는 단계를 포함하되,
    상기 금속막에 단계적으로 감소하는 전류를 인가하는 것은,
    제1 전류를 제1 시간 동안 상기 금속막에 인가하는 제1 전류인가단계; 및
    상기 제1 전류보다 작은 제2 전류를 상기 제1 시간보다 긴 제2 시간 동안 상기 제1 전류가 인가된 상기 금속막에 인가하는 제2 전류인가단계를 포함하는 결정화된 박막의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 금속막에 단계적으로 감소하는 전류를 인가하는 것은,
    상기 제2 전류보다 작은 제3 전류를 상기 제2 시간보다 긴 제3 시간 동안 상기 금속막에 인가하는 제3 전류인가단계를 더 포함하는 결정화된 박막의 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 전류와 상기 제2 전류의 차이는 상기 제2 전류와 상기 제3 전류의 차이와 동일한 것을 포함하는 결정화된 박막의 제조 방법.
  5. 제1 항에 있어서,
    상기 물질막은 실리콘(Si)을 포함하고, 상기 금속막은 알루미늄(Al), 구리(Cu), 니켈(Ni), 은(Ag), 또는 금(Au) 중에서 적어도 어느 하나를 포함하는 결정화된 박막의 제조 방법.
  6. 제1 항에 있어서,
    상기 금속막에 전류가 인가되는 동안, 상기 금속막에 포함된 금속 원소가 상기 물질막으로 확산되는 것을 포함하는 결정화된 박막의 제조 방법.
  7. 제1 항에 있어서,
    상기 물질막을 결정질 상태로 변환시킨 후, 상기 금속막을 제거하는 단계를 더 포함하는 결정화된 박막의 제조 방법.
  8. 기판 상에 비정질 상태의 물질막을 형성하는 단계;
    상기 물질막 상에 금속막을 형성하는 단계; 및
    상기 금속막에 단계적으로(stepwisely) 감소하는 열을 공급하여, 비정질 상태의 상기 물질막을 결정질 상태로 변환시키는 단계를 포함하되,
    상기 금속막에 단계적으로 감소하는 열을 공급하는 것은,
    제1 온도의 열을 제1 시간 동안 상기 금속막에 인가하는 제1 열공급단계; 및
    상기 제1 온도 보다 낮은 제2 온도의 열을 상기 제1 시간보다 긴 제2 시간 동안 상기 제1 온도의 열이 공급된 상기 금속막에 공급하는 제2 열공급단계를 포함하는 결정화된 박막의 제조 방법.
  9. 삭제
  10. 제8 항에 있어서,
    상기 금속막에 단계적으로 감소하는 열을 공급하는 것은,
    상기 금속막에 단계적으로 감소하는 전류를 인가하는 것을 포함하는 결정화된 박막의 제조 방법.
  11. 제10 항에 있어서,
    상기 금속막에 인가되는 전류는 동일한 크기로 감소되는 것을 포함하는 결정화된 박막의 제조 방법.
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