KR20030003008A - 반도체소자의 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 반도체기판상에 마스크절연막 패턴과 중첩되어있는 도전배선과, 상기 패턴들의 측벽에 절연막 스페이서를 형성하고, 그 상부에 표면을 평탄화시키는 층간절연막을 형성하고 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 반도체기판을 노출시키는 저장전극 콘택홀 및 비트라인용 콘택홀을 형성한 다음, 상기 콘택홀들을 매립하는 콘택플러그용 도전층을 증착하여 랜딩 플러그 폴리 (LPP)를 형성하고 상기 콘택플러그용 도전층과 층간절연막을 상부 일정두께를 식각하는 제1차 CMP 공정을 실시하되, 염기성 슬러리를 이용하여 실시한 다음, 산성 슬러리를 이용하여 콘택플러그용 도전층과 층간절연막을 연마하는 제2차 CMP 공정으로 상기 마스크절연막 패턴 상부를 노출시켜 콘택플러그를 형성함으로써, 마스크절연막 패턴이나 콘택플러그의 디싱 현상을 방지하여 소자의 특성 열화를 방지하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 형성방법{A method for forming a semiconductor device}

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 랜딩플러그 폴리를 이용하는 콘택플러그용 도전층의 CMP 공정시 주변의 층간절연막인 실리콘 산화막이 디싱 (dishing) 되는 현상을 방지하는 기술에 관한 것이다.

종래의 CMP 공정은 염기성 슬러리 (slurry)를 사용하여 플러그를 격리 시키는 방법으로 플러그 재료와, 워드라인의 하드마스크층으로 사용되는 질화막과, 평탄화 및 갭필 (gap fill) 재료로 사용되는 산화막을 연마하는 공정시, 질화막과 플러그 재료 및 산화막의 식각선택비 차이로 인하여 질화막에 비해 플러그 재료와 산화막이 디싱되는 현상이 유발되어 다른 산화막을 또 증착하여야 하는 공정상의 문제점이 있다.

플러그 재료와 산화막 디싱 지역으로 CMP 연마 잔류물이 빠지는 경우 후속 세정 (cleaning) 공정에서 잔류물이 제거되지 않아 비트라인 콘택플러그나 저장전극 콘택플러그 간에 브릿지 (bridge)를 유발시켜 소자의 수율을 감소를 발생시키는 문제점이 있다.

도 1 및 도 2는 종래기술에 따른 반도체소자의 형성방법에 따른 문제점을 설명하기 위한 도면들이다.

도 1은 질화막으로 된 마스크절연막 패턴이 상측에 구비되고, 측벽에 질화막 스페이서가 구비되는 워드라인을 형성하고, 그 상부를 평탄화시키는 층간절연막을BPSG로 형성한 다음, 저장전극 콘택홀 및 비트라인 콘택홀을 형성할 수 있는 노광마스크를 이용한 사진식각공정으로 상기 층간절연막을 자기정렬적으로 식각하여 저장전극 콘택홀 및 비트라인 콘택홀을 형성한 다음, 상기 콘택홀들을 매립하는 도전층을 전체표면상부에 형성하고 상기 층간절연막이 노출되도록 상기 도전층을 식각한 다음, 상기 마스크절연막이 노출될 때까지 표면을 CMP 하여 콘택플러그를 형성한다.

이때, 상기 CMP 공정은 상기 마스크절연막인 질화막과, 실리콘산화막인 BPSG 및 콘택플러그용 도전층의 식각선택비 차이를 이용하여 실시한 것으로서, 염기성 슬러리를 이용하여 실시한 것이다.

(a)는 콘택플러그용 재료인 콘택플러그용 도전층이 CMP 공정시 과도식각되어 디싱된 것을 도시한다.

(b)는 층간절연막인 BPSG 가 CMP 공정시 과도식각되어 디싱된 것을 도시한다.

상기 도 2는 상기 도 1 의 디싱 현상으로 인하여 발생되는 페일 (fail)을 도시한 사진들로서, 랜딩 플러그 폴리 (landing plug poly, 이하 "LPP" 라 함) 의 CMP 시 발생하는 잔유물 (residue) 에 의해 후속 공정에서 비트라인 콘택플러그와 저장전극 콘택플러그 간의 쇼트가 발생된 페일 상태이다.

(c)는 컬럼 페일을 도시한 것이고, (d)는 비트 페일을 도시한 것이다.

상기와 같이 종래기술에 따른 반도체소자의 콘택플러그 형성방법은, 마스크절연막인 질화막과 층간절연막인 실리콘 산화막과 콘택플러그용 도전층 간의 식각선택비 차이를 이용한 CMP 공정시 콘택플러그용 도전층 및 층간절연막인 실리콘 산화막의 디싱 현상으로 인한 소자의 특성 열화 및 수율 저하가 발생될 수 있는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 질화막에 비해 실리콘층과 산화막에 대한 연마속도가 빠른 염기성 슬러리를 이용한 제1차 CMP 공정을 실시하고 디싱을 감소시킬 수 있는 산성 슬러리를 이용한 제2차 CMP 공정을 실시하여 콘택플러그를 형성하기 위한 CMP 공정시 디싱 현상의 유발을 억제함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 수율을 향상시킬 수 있는 반도체소자의 형성방법을 제공함에 있다.

도 1은 종래 기술에 따른 반도체소자 형성시의 디싱이 발생한 상태의 SEM 사진.

도 2는 디싱에 의해 비트라인 형성시 발생된 패일 부분의 상세 사진.

도 3 내지 도 7은 본 발명의 실시예에 따른 반도체소자 형성방법을 도시한 단면도.

도 8은 본 발명에 따라 형성된 반도체소자의 콘택플러그 형성후의 SEM 사진.

도 9 및 도 10은 본 발명의 효과를 설명하기 위한 그래프도.

도 11 및 도 12는 상기 도 6의 단계에서 디자인된 콘택플러그 형상의 평면 및 단면 사진.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판13 : 소자분리막

15 : 게이트산화막17 : 도프드 폴리실리콘층

19 : 텅스텐실리사이드층21 : 마스크절연막

23 : 절연막 스페이서25 : HTO 층

27 : 층간절연막29 : 콘택홀

31 : 콘택플러그용 도전층33 : 콘택플러그

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,

반도체기판상에 게이트절연막을 형성하는 공정과,

상기 게이트절연막상에 질화막으로 형성된 마스크절연막 패턴과 중첩되어있는 도전배선을 형성하는 공정과,

상기 도전배선과 마스크절연막 패턴의 측벽에 절연막 스페이서를 형성하는 공정과,

상기 결과물 전표면을 평탄화시키는 산화막 재질의 층간절연막을 형성하는 공정과,

상기 층간절연막과 산화막을 콘택마스크를 이용한 사진식각공정으로 식각하여 상기 반도체기판을 노출시키는 저장전극 및 비트라인용 콘택홀을 형성하는 공정과,

상기 콘택홀을 매립하는 실리콘 재질의 콘택플러그를 형성하는 공정과,

상기 콘택플러그와 층간절연막을 일정두께 식각하는 제1차 CMP 공정을 실시하되, 염기성 슬러리를 이용하여 실시하는 공정과,

상기 콘택플러그와 층간절연막을 산성 슬러리를 이용하는 제2차 CMP 공정을 실시하여 상기 마스크절연막패턴을 노출시키는 것을 특징으로 한다.

또한 본 발명에 따른 반도체소자의 형성방법에서는, 상기 염기성 슬러리는 pH 6∼12이고, 산성 슬러리는 pH 6 이하이며, 산성 슬러리의 (실리콘층/산화막층)의 연마 선택비는 0.5∼2인 것을 특징으로 한다.

또한 본 발명에 따른 반도체소자의 형성방법의 다른 특징은, 상기 마스크절연막 상부에 반사방지막이 구비되고, 상기 반사방지막으로 실리콘산화질화막 (SiON)이 구비되며, 상기 도전배선에 유기 하부 반사방지막 (organic bottom ARC)이 구비되는 것을 특징으로 한다.

또한 본 발명에 따른 반도체소자의 형성방법의 또 다른 특징은 상기 콘택플러그가 비정질 실리콘, 폴리 실리콘 또는 에피 성장된 실리콘으로 형성되며, 상기 콘택플러그는 원형이나 "T" 형태로 랜딩 (landing)되어 구비되는 것을 특징으로 한다.

또한 본 발명에 따른 반도체소자의 형성방법은 상기 CMP 공정을 pH 6 이하의 산성 슬러리로만 진행하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리막(13)을 형성하고, 전체표면상부에 게이트산화막(15)을 형성한다.

그리고, 상기 게이트산화막(15) 상부에 게이트전극용 도전층을 형성한다. 이때, 상기 게이트전극용 도전층은 도프드 폴리실리콘층(17)과 텅스텐실리사이드층 (19)의 적층구조로 형성한다.

그리고, 상기 게이트전극용 도전층 상부에 마스크절연막(21)을 형성한다. 이때, 상기 마스크절연막(21)은 질화막으로 형성한다.

그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 마스크절연막(21) 패턴, 게이트전극용 도전패턴(17, 19) 적층구조의 게이트전극을 형성한다.

여기서, 상기 마스크절연막(21) 상부에 반사방지막(도시안됨)을 형성할 수 있다. 이때, 상기 반사방지막은 실리콘산화질화막 (SiON)으로 형성한다. 이러한 반사방지막은 유기 하부 반사방지막으로 형성하여 상기 게이트전극의 하부에 형성할 수도 있다. (도 3 참조)

그리고, 상기 게이트전극 등의 패턴 측벽에 절연막 스페이서(23)를 형성하고 전체표면상부에 HTO (high temperature oxide) 층(25)을 형성한 다음, 전체표면상부를 평탄화시키는 산화막 재질의 층간절연막(27)을 형성한다. (도 4 참조)

그 다음, 저장전극 및 비트라인 콘택영역으로 예정된 부분을 식각하여 반도체기판(11)을 노출시키는 콘택홀(29)을 형성한다.

그리고, 상기 구조의 전표면에 상기 콘택홀(29)을 매립하는 콘택플러그용 도전층(31)을 형성하고, 상기 도전층(31)과 상기 층간절연막(27)과의 식각선택비 차이를 이용하여 상기 층간절연막(27)이 노출되도록 평탄화식각함으로써 콘택플러그용 도전층(31)으로 상기 콘택홀(29)을 매립한다.

이때, 상기 콘택플러그용 도전층(31)은 에피택셜 (epitaxial) 방법으로 성장시킨 실리콘막, 비정질 실리콘막 또는 폴리실리콘막으로 형성할 수 있다. (도 5 참조)

그 다음, 상기 층간절연막(27)과 콘택플러그용 도전층(31)의 일정두께를 제1차 CMP 한다.

이때, 상기 제1차 CMP 공정은 질화막에 비해 실리콘층과 산화막에 대한 높은 식각속도를 갖는 pH 6∼12의 염기성 슬러리를 이용하여 실시한다. (도 6 참조)

그 다음, 상기 층간절연막(27)과 콘택플러그용 도전층(31)을 상기 마스크절연막(21)이 노출될때까지 제2차 CMP 하여 콘택플러그(33)를 형성한다.

이때, 상기 제2차 CMP 공정은 (실리콘층/산화막층)의 연마 선택비가 0.5∼2 정도인 산성 슬러리를 이용하여 실시한다. (도 7 참조)

도 8은 상기 CMP 공정으로 형성된 반도체소자의 콘택플러그 형성후 SEM 사진을 도시한 것이다.

이때, (e)는 콘택플러그(33)의 디싱이 거의 없는 상태를 도시하고, (f)는 층간절연막(27)의 디싱이 거의 없는 상태를 도시한다.

도 9 및 도 10은 본 발명을 통하여 개선된 디싱 정도와 결함 레벨을 도시한 그래프도이다.

상기 도 9는 산성 슬러리 및 염기성 슬러리를 이용한 LPP의 CMP 공정후 디싱 정도를 도시한 그래프도로서,

CMP 공정시 산성 슬러리(-■-)를 사용한 경우와 염기성 슬러리(-◆-)를 이용한 경우, 비트라인 질화막(BL NIT), 비트라인 콘택 폴리(BLC POLY), 저장전극콘택 폴리(SNC POLY), 비트라인콘택 층간절연막(BLC BPSG) 및 저장전극콘택 층간절연막(SNC BPSG)에서의 디싱 차이를 도시한 것이다.

상기 도 10은 CMP 슬러리의 pH에 따른 BPSG 절연막의 디싱(-●-)과 피노키오 결함 레벨(-○-)을 도시한 그래프도로서, 본 발명에 따른 층간절연막의 디싱 감소와 결함 감소를 도시한 것이다.

도 11 및 도 12는 본 발명에 따라 형성된 랜딩플러그의 평면 및 단면 사진을 도시한 것으로서, 상기 도 11은 원형으로 랜딩플러그를 형성하는 경우를 도시하고 상기 도 12는 "T" 형태로 랜딩플러그를 형성하는 경우를 도시한 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 형성방법은, 랜딩플러그 폴리를 이용하는 반도체소자에서 염기성 슬러리를 이용한 제1차 CMP 공정과 산성 슬러리를 이용한 제2차 CMP 공정으로 층간절연막과 플러그의 디싱 현상을 최소화시켜 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (10)

1. 반도체기판상에 게이트절연막을 형성하는 공정과,

   상기 게이트절연막상에 질화막으로 형성된 마스크절연막 패턴과 중첩되어있는 도전배선을 형성하는 공정과,

   상기 도전배선과 마스크절연막 패턴의 측벽에 절연막 스페이서를 형성하는 공정과,

   상기 산화막상에 표면을 평탄화시키는 산화막 재질의 층간절연막을 형성하는 공정과,

   상기 층간절연막과 산화막을 콘택마스크를 이용한 사진식각공정으로 식각하여 상기 반도체기판을 노출시키는 저장전극 및 비트라인용 콘택홀을 형성하는 공정과,

   상기 콘택홀을 매립하는 실리콘 재질의 콘택플러그를 형성하는 공정과,

   상기 콘택플러그와 층간절연막을 일정두께 식각하는 제1차 CMP 공정을 실시하되, 염기성 슬러리를 이용하여 실시하는 공정과,

   상기 콘택플러그와 층간절연막을 산성 슬러리를 이용하는 제2차 CMP 공정을 실시하여 상기 마스크절연막패턴을 노출시키는 것을 특징으로 하는 반도체소자의 형성방법.
2. 제 1 항에 있어서,

   상기 염기성 슬러리는 pH 6∼12이고, 산성 슬러리는 pH 6 이하인 것을 특징으로 하는 반도체소자의 형성방법.
3. 제 1 항에 있어서,

   상기 산성 슬러리의 (실리콘층/산화막층)의 연마 선택비는 0.5∼2인 것을 특징으로 하는 반도체소자의 형성방법.
4. 제 1 항에 있어서,

   상기 마스크절연막 상부에 반사방지막이 구비되는 것을 특징으로 하는 반도체소자의 형성방법.
5. 제 4 항에 있어서,

   상기 반사방지막은 실리콘산화질화막(SiON)인 것을 특징으로 하는 반도체소자의 형성방법.
6. 제 1 항에 있어서,

   상기 도전배선에 유기 하부 반사방지막 (organic bottom ARC)이 구비되는 것을 특징으로 하는 반도체소자의 형성방법.
7. 제 1 항에 있어서,

   상기 콘택플러그는 비정질 실리콘, 폴리 실리콘 및 에피 성장된 실리콘 중에서 선택되는 어느 하나의 재질인 것을 특징으로 하는 반도체소자의 형성방법.
8. 제 1 항에 있어서,

   상기 콘택플러그는 원형이나 "T" 형태로 랜딩(landing)되어 구비되는 것을 특징으로 하는 반도체소자의 형성방법.
9. 반도체기판상에 게이트절연막을 형성하는 공정과,

   상기 게이트절연막상에 질화막으로 형성된 마스크절연막 패턴과 중첩되어있는 도전배선을 형성하는 공정과,

   상기 도전배선과 마스크절연막 패턴의 측벽에 절연막 스페이서를 형성하는 공정과,

   상기 결과물 전표면을 평탄화시키는 산화막 재질의 층간절연막을 형성하는 공정과,

   상기 층간절연막과 산화막을 콘택마스크를 이용한 사진식각공정으로 식각하여 상기 반도체기판을 노출시키는 저장전극 및 비트라인용 콘택홀을 형성하는 공정과,

   상기 콘택홀을 매립하는 실리콘 재질의 콘택플러그를 형성하는 공정과,

   상기 콘택플러그와 층간절연막을 산성 슬러리를 이용한 CMP 공정을 실시하여 상기 마스크절연막패턴을 노출시키는 것을 특징으로 하는 반도체소자의 형성방법.
10. 제 9 항에 있어서,

    상기 산성 슬러리는 pH 6 이하인 것을 특징으로 하는 반도체소자의 형성방법.