KR20020096917A - 반도체레이저소자 - Google Patents

반도체레이저소자 Download PDF

Info

Publication number
KR20020096917A
KR20020096917A KR1020020033233A KR20020033233A KR20020096917A KR 20020096917 A KR20020096917 A KR 20020096917A KR 1020020033233 A KR1020020033233 A KR 1020020033233A KR 20020033233 A KR20020033233 A KR 20020033233A KR 20020096917 A KR20020096917 A KR 20020096917A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor laser
laser device
type
spacer layer
Prior art date
Application number
KR1020020033233A
Other languages
English (en)
Other versions
KR100486470B1 (ko
Inventor
마츠모토미츠히로
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20020096917A publication Critical patent/KR20020096917A/ko
Application granted granted Critical
Publication of KR100486470B1 publication Critical patent/KR100486470B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/223—Buried stripe structure
    • H01S5/2231—Buried stripe structure with inner confining structure only between the active layer and the upper electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/2004—Confining in the direction perpendicular to the layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
    • H01S5/2218—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers having special optical properties
    • H01S5/222—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers having special optical properties having a refractive index lower than that of the cladding layers or outer guiding layers

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Semiconductor Lasers (AREA)

Abstract

릿지부 외부의 커패시턴스가 작고 응답속도가 빠르며, 만족스러운 펄스 파형으로 펄스 발진을 할 수 있는 반도체레이저소자를 제공한다. GaAs 기판(101)상에, n형 버퍼층(102), n형 제1 클래드층(103), MQW 활성층(104), p형 제2 클래드층(105), 상기 제2 클래드층(105)보다 에너지 밴드갭이 작은 p형 에칭 정지층(106), 릿지부를 구성하는 p형 제3 클래드층(107), 및 p형 보호층(108)이 제공된다. 릿지부의 폭방향 양측 상에, p형 스페이서층(109), n형 전류 광 폐쇄층(110), n형 전류 폐쇄층(111), 및 p형 평탄화층(112)이 적층된다. 이 층들 위에, p형 콘택트층(113)이 적층된다. 바이어스전압 인가 시에 공핍층이 스페이서층(109)으로 확장된다. 따라서, 스페이서층(109)과 전류 광 폐쇄층(110) 사이의 커패시턴스가 감소되고, 반도체레이저소자의 펄스 발진 시의 응답속도가 빠르게 된다.

Description

반도체레이저소자{SEMICONDUCTOR LASER ELEMENT}
본 발명은 반도체레이저소자에 관한 것이다.
종래, 도 10에 나타낸 바와 같은 반도체레이저소자가 있다(일본국 공개 특허 공보 제1997-199790호 참조). 이 반도체레이저소자는, 실굴절율 도파형의 반도체레이저소자이고, n형 GaAs 기판(501)상에, n형 GaAs 버퍼층(502), n형 AlGaAs 제1 클래드층(503), 양자웰활성층(504), p형 AlGaAs 제2 클래드층(505), p형 GaAs 에칭 정지층(506), p형 AlGaAs 제3 클래드층(507), 및 p형 GaAs 캡층(508)이 제공된다. 상기 p형 AlGaAs 제3 클래드층(507) 및 p형 GaAs 캡층(508)은 릿지 형태로 형성되어 릿지부(513)를 구성하고 있다. 이 릿지부(513)의 폭방향 양측, 및 상기 에칭 정지층(506)상에, n형 AlGaAs 전류 광 폐쇄층(509), n형 GaAs 전류 폐쇄층(510) 및 p형 GaAs 평탄화층(511)이 적층되어 있다. 상기 캡층(508)상에, 그리고 상기 전류 광 폐쇄층(509) 및 전류 폐쇄층(510)의 단부면상에, 그리고 상기 평탄화층(511)상에, p형 GaAs 콘택트층(512)이 형성되어 있다. 상기 p형 콘택트층상에 p형 전극(514)이 배치되고, 상기 n형 GaAs 기판의 하부면에 n형 전극(515)이 배치되어 있다. 이 반도체레이저소자는 패키지로 장착되어 광디스크장치의 광원으로서 사용된다.
상기 반도체레이저소자는 다음과 같이 제조한다. 즉, 도 11a에 나타낸 바와 같이, n형 GaAs 기판(501)상에, 첫번째의 유기금속 기상성장법(이하, MOCVD법 이라 함)에 의해, n형 GaAs 버퍼층(502), n형 제1 클래드층(503), 논도프 MQW 활성층(504), p형 제2 클래드층(505), p형 GaAs 에칭 정지층(506), p형 제3 클래드층(507) 및 p형 GaAs 캡층(508)을, 순차 에피택시얼 성장시킨다.
다음, 상기 캡층(508)상에 [011]방향으로 배향되는 스트라이프 형태의 레지스트 마스크를 형성하고, 상기 캡층(508)의 일부와 상기 제3 클래드층(507)의 일부를 상기 에칭 정지층(506)에 이를 때까지 에칭하여, 2.5μm의 폭을 가지며 [011]방향으로 연장하는 릿지부(513)를 형성한다(도 11b).
상기 캡층(508)상의 레지스트 마스크를 제거한 후, 두 번 째의 MOCVD 법에 의해, 상기 릿지부(513) 및 에칭 정지층(506)상에, n형 전류 광 폐쇄 층(509), n형 GaAs 전류 폐쇄층(510), 및 p형 GaAs 평탄화층(511)을 순차 적층한다(도 11c).
상기 평탄화층(511)의 폭방향 양측에 레지스트 마스크를 배치하고, 전류 광 폐쇄층(509), 전류 폐쇄층(510), 및 GaAs 평탄화층(511)의 상기 릿지부(513)상에위치한 부분을 에칭하여 제거한다(도 11d).
상기 평탄화층(511)상의 레지스트 마스크를 제거한다. 세번 째의 MOCVD법에 의해, 상기 캡층(508)상에, 그리고 상기 전류 광 폐쇄층(509) 및 전류 폐쇄층(510)의 단부면상에, 그리고 상기 평탄화층(511)상에, p형 GaAs 콘택트층(512)을 형성한다(도 11e).
상기 콘택트층(512)의 표면에 p형 전극(514)을 배치하여, 상기 기판(501)의 하부면에 n형 전극(515)을 배치한 후, 도 11e의 지면에 대해 직각방향이 소정의 공진기 길이의 방향으로 되게 하여 쪼개는 작업을 실행함에 의해, 반도체레이저소자를 완성한다.
상기 반도체레이저소자에 순방향 바이어스전압을 인가하면, 릿지부(513)내로 전류가 흐르고, 이 릿지부(513)에 대응하는 양자웰활성층(504)의 폭방향 중앙 부분에 캐리어가 주입되어, 레이저발진을 야기한다. 이 때, 릿지부(513)의 외측에서는, 상기 전류 광 폐쇄층(509)과 에칭 정지층(506) 사이의 계면에 역방향 바이어스전압이 인가되기 때문에, 릿지부(513) 외측에는 전류가 거의 흐르지 않는다.
상기 반도체레이저소자에 따르면, 상기 p형 AlGaAs 제2 클래드층(505)상의 에칭 정지층(506)을, 상기 제2 클래드층(505)보다 Al 조성비가 작은 p형 GaAs로 형성함에 의해 산화되기 어렵게 하고 있다. 이 에칭 정지층(506)상에 고품질 결정의 AlGaAs를 성장시킴에 의해 전류 광 폐쇄층(509)을 형성하고 있다. 이 구성에 의해, 상기 전류 광 폐쇄층(509)에서의 광흡수 및 리크 전류를 억제하여 반도체레이저소자의 레이저발진특성을 만족스럽게 하고 있다. 상기한 바와 같이, 상기 반도체레이저소자는, 고출력의 펄스 발진을 하여, 기입 속도가 빠른 광디스크장치의 광원으로서 이용될 수 있도록 하고 있다.
그러나, 상기 종래의 반도체레이저소자는, 고출력으로 펄스 발진하는 경우, 출력의 상승 시간 및 하강 시간이 비교적 길어지게 되어, 펄스 파형이 둔하게 되는 문제가 있다. 이와 같이 펄스 파형이 둔하게 되면, 광디스크에 기입될 신호의 품질을 열화시켜, 광디스크에 기입된 신호를 독출할 때 독출 에러가 발생되는 원인이 된다. 이는 이하에 설명하는 것이 원인으로 된다.
즉, 도 10에 나타낸 바와 같은 반도체레이저소자의 펄스 발진 시의 출력의 상승 및 하강 속도, 요컨대, 펄스의 응답속도는 릿지부(513)의 내부 저항 및 릿지부(513) 외부의 커패시턴스에 의해 규정된다. 상기 저항치와 커패시턴스의 곱의 값을 감소시키면, 상기 응답속도가 증가된다. 상기 릿지부(513)의 내부 저항은, 제3 클래드층(507)의 캐리어농도의 증가에 의해 감소될 수 있다. 또한, 상기 릿지부(513) 외부의 커패시턴스는 바이어스전압의 인가 시에, 전류 광 폐쇄층(509)과 에칭 정지층(506) 사이의 계면에서 발생되는 공핍층의 폭을 확대함에 의해 감소시킬 수 있다.
도 12a 및 12b는 릿지부(513) 외부의 전류 광 폐쇄층(509), 에칭 정지층(506) 및 제2 클래드층(505)의 에너지 밴드 다이어그램이다. 도 12a는 바이어스전압이 인가되지 않는 경우를 나타내고, 도 12b는 바이어스전압이 인가되는 경우를 나타낸다. 상기 에칭 정지층(506)의 에너지 밴드갭은 제2 클래드층(505)의 에너지 밴드갭보다 작다. 따라서, 도 12a에 나타낸 바와 같이 바이어스 전압이 영일때, 상기 에칭 정지층(506) 내부에 캐리어(홀)가 축적된다. 한편, 바이어스전압이 인가되면, 상기 에칭 정지층(506)과 전류 광 폐쇄층(509) 사이의 계면에서 공핍층이 형성된다. 그러나, p형의 상기 에칭 정지층(506)내부에 축적된 상기 홀이 인출되지 않기 때문에, 도 12b에 나타낸 바와 같이 p형의 제2 클래드층(505)에는 공핍층이 거의 확산되지 않고, 공핍층의 폭이 좁게 된다. 그 결과, 상기 릿지부(513)외부의 커패시턴스가 증가하여 응답속도가 느려지게 된다. 따라서, 펄스 발진 시의 출력의 상승 및 하강 시간이 길어지게 되어, 펄스 파형이 둔해지게 된다. 이로써, 이 반도체레이저소자를 이용한 광디스크장치의 기입 신호의 품질이 저하되어진다.
따라서, 본 발명의 목적은 릿지부 외부의 커패시턴스가 작고 응답속도가 빠르며, 만족스러운 펄스 파형으로 펄스 발진을 할 수 있는 반도체레이저소자를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에서는, 반도체기판상에, 적어도, 제1 도전형의 제1 클래드층, 활성층, 제2 도전형의 제2 클래드층, 상기 제2 클래드층 보다 에너지 밴드갭이 작은 제2 도전형의 에칭 정지층, 릿지 형태의 제2 도전형의 제3 클래드층, 및 상기 제3 클래드층의 폭방향 양측에 배치되어 상기 제2 클래드층의 굴절율 보다 작은 굴절율을 갖는 제1 도전형의 전류 광 폐쇄층을 포함하는 반도체레이저소자로서,
상기 에칭 정지층과 전류 광 폐쇄층 사이에 상기 에칭 정지층과 접하게 배치된 제2 도전형 또는 진성의 스페이서층을 포함하는 반도체레이저소자를 제공한다.
상기 구성에 따르면, 상기 반도체레이저소자에 바이어스전압을 인가하였을 때, 상기 제2 도전형 또는 진성의 스페이서층 및 상기 제1 도전형의 전류 광 폐쇄층 사이의 계면에서 공핍층이 생성되어, 이 공핍층이 상기 스페이서층으로 확산된다. 따라서, 에칭 정지층의 캐리어에 의해 공핍층의 형성영역이 좁아지게 되는 종래의 반도체레이저소자보다 넓은 영역에 공핍층이 형성된다. 이 구성에 의해, 상기 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 감소되고, 상기 반도체레이저소자의 펄스 발진 시의 응답속도가 증가된다. 따라서, 반도체레이저소자의 출력의 상승 시간 및 하강 시간이 짧아지게 되어, 펄스 파형이 만족스럽게 된다. 그 결과, 기입 속도가 빠르고 광디스크장치의 광원으로 적합한 반도체레이저소자를 제공할 수 있다.
일 실시예의 반도체레이저소자에서는, 상기 스페이서층의 굴절율이 상기 제2 클래드층의 굴절율과 같거나 또는 그것보다 작다.
상기 실시예에 따르면, 상기 스페이서층의 굴절율이 상기 제2 클래드층의 굴절율과 같거나 또는 그것보다 작기 때문에, 상기 활성층으로부터의 레이저광을 소정영역에 효과적으로 폐쇄함으로써, 만족스러운 광 폐쇄 기능을 제공한다. 따라서, 반도체레이저소자의 발광효율이 향상된다.
일 실시예의 반도체레이저소자에서, 상기 스페이서층은 캐리어농도가 상기 제2 클래드층의 캐리어농도보다 작다.
상기 실시예에 따르면, 상기 스페이서층의 캐리어농도가 상기 제2 클래드층의 캐리어농도보다 작기 때문에, 바이어스전압의 인가 시에 공핍층이 효과적으로형성된다. 따라서, 이 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 감소되어, 펄스 발진 시의 응답속도가 빠른 반도체레이저소자를 제공할 수 있다.
일 실시예의 반도체레이저소자에서는, 상기 스페이서층의 캐리어농도가 1×1018cm-3이하이다.
상기 실시예에 따르면, 상기 스페이서층의 캐리어농도가 1×1018cm-3이하로 됨으로써, 바이어스전압 인가 시에, 이 스페이서층에 적절하게 공핍층이 형성된다. 이 구성에 의해, 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 감소되어, 펄스 발진 시의 응답속도가 빠르게 된다. 상기 캐리어농도가 1×1018cm-3보다 크게 되면, 바이어스전압 인가 시의 공핍층의 형성영역이 작아지게 되어, 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 증가하여, 펄스 발진 시의 응답속도가 느려지게 된다.
일 실시예의 반도체레이저소자에서, 상기 전류 광 폐쇄층은 상기 스페이서층과의 그의 계면부분이 다른 부분보다 작은 캐리어농도를 갖는다.
상기 실시예에 따르면, 상기 전류 광 폐쇄층은 상기 스페이서층과의 계면부분이, 다른 부분보다 작은 캐리어농도를 갖기 때문에, 바이어스전하 인가 시에 상기 전류 광 폐쇄층의 계면부분에도 공핍층이 형성된다. 따라서, 상기 스페이서층과 전류 광 폐쇄층 사이의 접합 커패시턴스가 효과적으로 감소되어, 반도체레이저소자의 펄스응답속도가 증가될 수 있다.
일 실시예의 반도체레이저소자에서, 상기 전류 광 폐쇄층의 상기 스페이서층과의 계면부분의 캐리어농도는 1×1018cm-3이하이다.
상기 실시예에 따르면, 상기 전류 광 폐쇄층의 상기 스페이서층과의 계면부분의 캐리어농도가 1×1018cm-3이하로 됨으로써, 바이어스전압 인가 시에, 이 계면부분에 적절하게 공핍층이 형성된다. 이 구성에 의해, 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 감소되어, 펄스 발진 시의 응답속도가 고속으로 된다. 상기 캐리어농도가 1×1018cm-3보다 크면, 바이어스전압 인가 시의 공핍층의 형성영역이 감소되어, 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 증가됨으로써, 펄스 발진 시의 응답속도가 느려지게 된다.
일 실시예의 반도체레이저소자에서, 상기 스페이서층은 두께가 0.05μm 이상 0.5μm 이하이다.
상기 실시예에 따르면, 상기 스페이서층은 두께가 0.05μm 이상 0.5μm 이하로 됨으로써, 바이어스전압 인가 시에 공핍층이 적절한 영역에 형성되어, 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 효과적으로 감소됨으로써, 펄스 발진 시의 응답속도가 증가하게 된다. 상기 스페이서층의 두께가 0.05μm보다 작으면, 에칭 정지층의 캐리어로부터의 영향이 상대적으로 증가되어, 바이어스전압 인가 시에 형성되는 공핍층의 영역이 감소된다. 한편, 상기 스페이서층의 두께가 0.5μm보다 크면, 상기 제2 클래드층과 스페이서층의 두께의 합이 증가된다. 따라서, 상기 제2 클래드층 및 스페이서층에서의 전류 확산이 야기되어, 활성층으로의 전류주입영역이 확대됨으로써 바람직스럽지 않게 발광효율이 감소되어 진다.
일 실시예의 반도체레이저소자에서, 상기 스페이서층은 두께가 O.1μm 이상 0.3μm 이하이다.
상기 실시예에 따르면, 상기 스페이서층은 두께가 O.1μm 이상 O.3μm 이하로 됨으로써, 바이어스전압 인가 시에, 공핍층이 더욱 적절한 영역에 형성되어, 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스가 확실하게 감소됨으로써, 펄스 발진 시의 응답속도가 증가하게 된다. 예컨대, 상기 스페이서층의 캐리어농도가 1×1018cm-3이하인 경우, 공핍층의 형성영역의 두께가 0.1μm보다 커지게 된다. 따라서, 스페이서층의 두께를 O.1μm보다 크게 설정함에 의해, 스페이서층에 공핍층이 형성될 수 있다. 또한, 상기 두께를 0.3μm보다 작게 설정함에 의해, 제2 클래드층 및 스페이서층에서의 전류확산을 확실하게 방지하여, 활성층으로의 전류주입영역의 확대를 방지하여 반도체레이저소자의 발광효율을 만족스럽게 할 수 있다.
일 실시예의 반도체레이저소자에서, 상기 전류 광 폐쇄층의 상기 스페이서층과의 계면부분은 두께가 0.05μm 이상 0.5μm 이하이다.
상기 실시예에 따르면, 상기 전류 광 폐쇄층의 상기 스페이서층과의 계면부분은 두께가 0.05μm 이상 0.5μm 이하로 됨으로써, 바이어스전압 인가 시에 생성되는 공핍층이 상기 스페이서층에 더하여 상기 전류 광 폐쇄 층의 계면부분에도 효과적으로 형성되어, 스페이서층과 전류 광 폐쇄층 사이의 접합 커패시턴스가 확실하게 감소됨으로써, 펄스 발진 시의 응답속도가 증가하게 된다. 상기 전류 광 폐쇄층의 상기 스페이서층과의 계면부분의 두께가 0.05μm보다 작으면, 바이어스전압인가 시에 생성되는 공핍층이 전류 광 폐쇄층에 형성되기 어렵게 되기 때문에, 접합 커패시턴스의 감소량이 적어진다. 또한, 상기 전류 광 폐쇄층의 계면부분의 두께가 0.5μm보다 크게 되면, 불순물이 스페이서층으로부터 전류 광 폐쇄층 측으로 확산되는 경우, 그 불순물은 캐리어농도가 비교적 작은 상기 계면부분으로 확산되어, 전류 광 폐쇄층의 전류 폐쇄 기능이 감소하게 된다.
일 실시예의 반도체레이저소자에서, 상기 스페이서층은 카본을 주로 포함하는 불순물이 첨가되어 있다.
상기 실시예에 따르면, 상기 스페이서층은 카본을 주로 포함하는 불순물이 첨가되어 있다. 상기 카본은 열 확산이 어렵기 때문에, 상기 스페이서층 및 다른 층의 결정성장 시에 고온으로 되어도 상기 카본은 스페이서층으로부터 다른 층으로 확산하기 어렵다. 따라서, 상기 스페이서층은 원하는 값의 캐리어농도를 얻을 수 있다. 또한, 상기 스페이서층에 접하는 다른 층은 불순물의 확산의 영향이 거의 없으므로, 고속응답으로 펄스 발진할 수 있는 반도체레이저소자가 안정적으로 얻어진다.
일 실시예의 반도체레이저소자에서, 상기 스페이서층에 접하는 상기 에칭 정지층은 카본을 주로 포함하는 불순물이 첨가되어 있다.
상기 실시예에 따르면, 상기 스페이서층에 접하는 상기 에칭 정지층에 카본이 첨가되어 있고, 상기 카본은 열 확산이 어렵기 때문에, 결정성장 시에 고온으로 되어도 상기 카본은 스페이서층으로 확산하기 어렵다. 따라서, 상기 스페이서층은 원하는 값의 캐리어농도를 얻을 수 있고, 이로써 고속응답으로 펄스 발진을 할 수있는 반도체레이저소자가 안정적으로 얻어진다.
일 실시예의 반도체레이저소자에서, 상기 제2 클래드층은 적어도 상기 스페이서층 측에 카본을 주로 포함하는 불순물이 첨가되어 있다.
상기 실시예에 따르면, 상기 제2 클래드층의 적어도 상기 스페이서층 측에 카본을 주로 포함하는 불순물이 첨가되어 있고, 상기 카본은 열 확산하기 어렵기 때문에, 결정성장 시에 고온으로 되어도 상기 카본은 스페이서층으로 확산하기 어렵다. 따라서, 상기 스페이서층은 원하는 값의 캐리어농도를 얻을 수 있고, 이로써 고속응답으로 펄스 발진을 할 수 있는 반도체레이저소자가 안정적으로 얻어진다.
일 실시예의 반도체레이저소자에서, 상기 제2 클래드층은 상기 활성층에 접하는 부분에 카본 이외의 불순물이 주로 첨가되어 있다.
상기 카본은 활성화되기 어렵기 때문에, 캐리어농도를 확보하기가 어렵다. 따라서, 상기 실시예에 따르면, 상기 제2 클래드층에 속하고 활성층에 접하는 부분에 카본 이외의 불순물을 주로 첨가함으로써 캐리어농도를 높게 할 수 있어서, 고온 시에 활성층으로부터의 캐리어 리크를 방지하여 고 신뢰성이 얻어진다. 일 실시예의 반도체레이저소자에서, 상기 제2 클래드층은 상기 활성층에 접하는 부분의 캐리어농도가 상기 스페이서층에 접하는 부분의 캐리어농도보다 높다.
상기 실시예에 따르면, 상기 제2 클래드층에 속하고 상기 활성층에 접하는 부분의 캐리어농도를 증가시킴으로써, 고온 시에 활성층으로부터의 캐리어 리크를 방지하여, 고 신뢰성이 얻어진다. 동시에, 상기 제2 클래드층에 속하고 상기 스페이서층에 접하는 부분의 캐리어농도가 낮게 됨으로써, 제2 클래드층의 도판트가 스페이서층으로 확산하기 어렵다. 따라서, 상기 스페이서층은 원하는 캐리어농도를 얻을 수 있고, 이로써 고속응답으로 ??스 발진을 할 수 있는 반도체레이저소자가 안정적으로 얻어진다.
일 실시예의 반도체레이저소자에서, 상기 전류 광 폐쇄층은 실리콘을 주로 포함하는 불순물이 첨가되어 있다.
상기 실시예에 따르면, 상기 전류 광 폐쇄층은 실리콘을 주로 포함하는 불순물이 첨가되어 있고, 상기 실리콘은 열 확산하기 어렵기 때문에, 상기 전류 광 폐쇄층 및 다른 층의 결정성장 시에 고온으로 되더라도, 상기 실리콘을 주로 포함하는 불순물은 전류 광 폐쇄층으로부터 다른 층으로 확산하기 어렵다. 따라서, 상기 전류 광 폐쇄층은 원하는 값의 캐리어농도를 얻을 수 있다. 또한, 상기 전류 광 폐쇄층에 접하는 다른 층은 불순물의 확산의 영향을 거의 받지 않게되어, 고속응답으로 펄스 발진할 수 있는 반도체레이저소자가 안정적으로 얻어진다.
일 실시예의 반도체레이저소자에서, 상기 에칭 정지층은 Al을 포함하지 않는다.
상기 실시예에 따르면, 상기 에칭 정지층은 Al을 포함하지 않기 때문에, 이 에칭정지층상에 결정 성장되는 스페이서층 및 이 스페이서층 상에 결정 성장되는 전류 광 폐쇄층은 결정결함이 적다. 따라서, 상기 스페이서층과 전류 광 폐쇄층 사이의 계면에도 결정결함이 적게 됨으로써, 바이어스전압 인가 시의 캐리어의 이동속도가 결정결함에 의해 감소되지 않고, 이로써 펄스 발진 시의 응답속도가 빠른 반도체레이저소자를 제공할 수 있다.
일 실시예의 반도체레이저소자에서, 상기 에칭 정지층은 두께가 10Å 이상 200Å 이하이다.
상기 실시예에 따르면, 상기 에칭 정지층은 두께가 10Å 이상 200Å 이하로 됨으로써, 이 에칭 정지층은 양자사이즈효과를 갖게되어, 에칭 정지층에서의 캐리어의 에너지 레벨이 상승한다. 따라서, 상기 에칭 정지층에서는, 바이어스전압 인가 시의 캐리어이동에 대한 장벽이 적게 된다. 따라서, 상기 캐리어가 고속으로 이동할 수 있고, 반도체레이저소자의 펄스 발진 시의 응답속도가 빠르게 된다.
본 발명은 이하에 주어지는 상세한 설명 및 첨부 도면들로부터 더욱 완전하게 이해할 수 있을 것이며 이 도면들은 단지 예시적인 것들로서 본 발명을 제한하는 것은 아니다.
도 1은 본 발명의 제1 실시예에 따른 반도체레이저소자를 나타낸 도면,
도 2a, 2b, 2c, 2d 및 2e는 제1 실시예의 반도체레이저소자를 제조하는 공정을 순차로 나타낸 도면,
도 3a는 제1 실시예의 반도체레이저소자가 펄스 발진되는 경우의 출력 파형을 나타낸 그래프,
도 3b는 종래의 반도체레이저소자가 펄스 발진되는 경우의 출력 파형을 나타낸 그래프,
도 4a는 반도체레이저소자에 인가되는 바이어스전압이 영일 경우의 릿지부 외부에서의 에너지 밴드 다이어그램,
도 4b는 소정의 바이어스전압을 인가한 경우의 릿지부 외부에서의 에너지 밴드 다이어그램,
도 5는 본 발명의 제2 실시예에 따른 반도체레이저소자를 나타낸 도면,
도 6은 본 발명의 제3 실시예에 따른 반도체레이저소자를 나타낸 도면,
도 7a, 7b, 7c 및 7d는 제3 실시예의 반도체레이저소자를 제조하는 공정을 순차로 나타낸 도면,
도 8은 본 발명의 제4 실시예에 따른 반도체레이저소자를 나타낸 도면,
도 9a, 9b 및 9c는 제4 실시예의 반도체레이저소자를 제조하는 공정을 순차로 나타낸 도면,
도 10은 종래의 반도체레이저소자를 나타낸 도면,
도 11a, 11b, 11c, 11d 및 11e는 종래의 반도체레이저소자를 제조하는 공정을 순차로 나타낸 도면,
도 12a는 바이어스전압이 영일 경우의 릿지부 외부의 전류 광 폐쇄층, 에칭 정지층 및 제2 클래드층의 에너지 밴드 다이어그램, 및
도 12b는 바이어스전압이 인가되는 경우의 에너지 밴드 다이어그램이다.
이하, 본 발명의 실시예들을 참조하여 본 발명을 상세하게 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예의 반도체레이저소자를 나타낸다. 상기 반도체레이저소자에서, n형 GaAs 기판(101)상에, n형 GaAs 버퍼층(102), n형 Al0.5Ga0.5As 제1 클래드층(103), MQW 활성층(104), p형 Al0.5Ga0.5As 제2 클래드층(105) 및 p형 GaAs 에칭 정지층(106)이 순차로 적층된다. 상기 에칭 정지층(106)상에 릿지 형태의 Al0.5Ga0.5As 제3 클래드층(107) 및 p형 GaAs 보호층(108)이 제공된다. 상기 릿지형 p형 Al0.5Ga0.5As 제3 클래드층(107) 및 p형 GaAs 보호층(108)이 공진기의 방향으로 연장된 릿지부(114)를 구성한다. 상기 릿지부(114)의 폭방향 양측에 p형 Al0.7Ga0.3As 스페이서층(109)이 제공된다. 상기 스페이서층(109)상에, n형 Al0.7Ga0.3As 전류 광 폐쇄층(110), n형 GaAs 전류 폐쇄층(111) 및 p형 GaAs 평탄화층(112)이 적층된다. 상기 보호층(108)상에, 그리고 상기 스페이서층(109), 전류 광 폐쇄층(110) 및 전류 폐쇄층(111)의 단부면에, 그리고 상기 평탄화층(112)상에 p형 GaAs 콘택트층(113)이 형성된다. 상기 p형 콘택트층(113)상에 p형 전극(115)이 배치되고, 상기 n형 GaAs 기판(101)의 하부면에 n형 전극(116)이 배치된다.
상기 n형 GaAs 기판(101)은 Si가 도판트로서 첨가되며 2x1018cm-3의 캐리어 농도를 가진다. 상기 n형 GaAs 버퍼층(102)은 0.5μm의 층두께를 가지며, Si가 도판트로서 첨가되고 1x1018cm-3의 캐리어 농도를 가진다. n형 Al0.5Ga0.5As 제1 클래드층(103)은 2μm의 층두께를 가지며, Si가 도판트로서 첨가되고 5x1017cm-3의 캐리어 농도를 가진다. 상기 MQW 활성층(104)은 일층의 배리어층과 2층의 웰층이 교대로 적층된 논도프 다중 양자웰구조를 광 가이드층들 사이에 삽입함에 의해 형성된다. 상기 웰층은 Al0.1Ga0.9As로 제조되며 0.008μm의 층두께를 가진다. 상기 배리어층은 Al0.3Ga0.7As로 제조되며 0.005μm의 층두께를 가진다. 상기 광 안내층은 Al0.3Ga0.7As로 제조되며 0.03μm의 층두께를 가진다. 상기 p형 Al0.5Ga0.5As 제2 클래드층(105)은 0.2μm의 층두께를 가진다. 활성층(104)과 접하며 0.1μm의 두께를 가지는 상기 제2 클래드층의 부분은 도판트가 Zn 이고 1x1018cm-3의 캐리어 농도를 가진다. 상기 p형 제2 클래드층(105)의 활성층(104)과 접하는 부분 이외의 부분으로서 0.1μm의 두께를 가지는 부분은 도판트가 C이고 3x1017cm-3의 캐리어 농도를 가진다. 상기 p형 GaAs 에칭 정지층(106)은 층두께가 0.003μm이고, 도판트가 C이고 3x1017cm-3의 캐리어 농도를 가진다. 상기 p형 Al0.5Ga0.5As 제3 클래드층(107)은 층두께가 1.3μm이고, 도판트가 Zn이며 2x1018cm-3의 캐리어 농도를 가진다. 상기 p형 GaAs 보호층(108)은 층두께가 0.7μm이고 , 도판트가 Zn이며 3x1018cm-3의 캐리어 농도를 가진다. 상기 p형 Al0.7Ga0.3As 스페이서층(109)은 층두께가 0.2μm이고, 도판트가 C이며 3x1017cm-3의 캐리어 농도를 가진다. 상기 n형 Al0.7Ga0.3As 전류 광 폐쇄층(110)은 도판트가 Si이고 1.0μm의 층두께를 가진다. 상기 전류 광 폐쇄층(110)에서, 스페이서층(109)과 접하는 계면 및 상기 계면에서 0.2μm 떨어져 배치된 표면 사이에 위치하는 부분인 계면 부분이 3x1017cm-3의 캐리어 농도를 가지도록 형성된다. 상기한 계면 부분 이외의 상기 전류 광 폐쇄층(110)에 속하는 부분, 즉 상기 계면 부분의 상부면 및 상기 전류 광 폐쇄층(110)의 상부면 사이에 위치하는 부분은 0.8μm의 두께를 가지며 1x1018cm-3의 캐리어 농도를 가지도록 형성된다. 상기 n형 GaAs 전류 폐쇄층(111)은 도판트가 Si이고, 0.3μm의 층두께 및 2x1018cm-3의 캐리어 농도를 가진다. 상기 p형 GaAs 평탄화층(112)은 도판트 Zn, 0.5μm의 층두께 및 2x1018cm-3의 캐리어 농도를 가진다. 상기 p형 GaAs 콘택트층(113)은 도판트가 Zn이고, 5μm의 층두께 및 5x1018cm-3의 캐리어 농도를 가진다. 상기한 반도체 레이저 소자는 다음과 같이 제조된다. 즉, 도 2a에 도시된 바와 같이, 상기 버퍼층(102), 제1 클래드층(103), MQW 활성층(104), 제2 클래드층(105), 에칭 정지층(106), 제3 클래드층(107) 및 보호층(108)이 첫번째의 MOCVD법에 의해 기판(100)상에 순차로 에피택시얼 성장된다.
다음, [011] 방향으로 연장하는 스트라이프 형태의 레지스트 마스크가 보호층(108)상에 형성된다. 상기 보호층(108)과 제3 클래드층(107)이 에칭 정지층(106)에 이를 때까지 에칭되어, 2.5μm의 폭을 가지며 [011] 방향으로 연장하는 스트라이프 형태의 릿지부(114)를 형성한다(도 2b).
계속해서, 상기 보호층(108)상의 레지스트 마스크가 제거되고, 스페이서층(109), 전류 광 폐쇄층(110), 전류 폐쇄층(111) 및 평탄화층(112)이 두 번째의 MOCVD법에 의해 에칭 정지층(106) 및 릿지부(114)상에 성장된다(도 2c).
이 경우에, MOCVD법에 의해 높은 Al 혼정비(混晶比)의 결정을 성장시키는 경우, 유기 금속이 분해될 때 카본이 성장 결정에 혼입된다. 따라서, 불순물이 첨가되지 않더라도 논도프 GaAs 에칭 정지층(106) 및 AlGaAs 제2 클래드층(105)에 카본이 혼입되어, 약 3x1017cm-3의 캐리어 농도를 갖는 p형 반도체가 형성된다. 또한, 불순물이 첨가되지 않더라도 논도프 AlGaAs 스페이서층(109)에 카본이 혼입되어, 약 3x1017cm-3의 캐리어 농도를 갖는 p형 반도체가 형성된다.
계속해서, 상기 평탄화층(112)의 폭방향 양측에 포토리소그라피에 의해 레지스트 마스크가 형성된다. 그후, 상기 릿지부(114)위에 배치되며, 스페이서층(109), 전류 광 폐쇄층(110),전류 폐쇄층(111) 및 GaAs 평탄화층(112)에 속하는 부분이 에칭에 의해 선택적으로 제거된다(도 2d).
상기 평탄화층(112)상의 레지스트 마스크가 제거되고, 보호층(108)상에, 스페이서층(109)의 단부면, 전류 광 폐쇄층(110)의 단부면, 전류 폐쇄층(111)의 단부면 및 평탄화층(112)상에 세 번째의 MOCVD법에 의해 콘택트층(113)이 형성된다(도 2e).
그후, 상기 콘택트층(113)의 상부면에 p전극(115)을 배치하고 반도체기판(101)의 하부면에 n전극(116)을 배치함에 의해, 적층체가 완성된다(도 1).
상기 적층체는 공진기 방향으로서 도 2e의 시트의 평면에 대해 수직한 방향으로 800μm의 공진기 길이에 대해 쪼개져(cleave) 있다. 그후, 상기 쪼개진 일 단부면이 전자빔 증착법에 의해 Al2O3막으로 코팅되며, 상기 쪼개진 단부면의 반사율을 약 12%로 설정한다. 상기 쪼개진 단부면의 다른 부분은 Al2O3막과 아모르퍼스 Si막이 교대로 적층된 다층막으로 코팅되며, 이 단부면의 반사율은 약 95%로 설정된다. 이로써, 상기 단면 발광형 반도체레이저소자가 완성된다.
이와 같이 제조된 반도체레이저소자는 발진 개시 전류가 33mA, I-L 슬로프 효율이 1W/A이고 구동 온도가 70℃이며 150mW의 펄스 구동에 의해 안정적으로 레이저 발진한다.
도 3a는 상기 반도체레이저소자를 100ns의 펄스폭, 50%의 듀티비, 180mA의 톱(top) 전류 및 33mA의 바탐(bottom) 전류를 가진 펄스 전류에 의해 효율적으로 펄스 진동하도록 구동될 때의 출력 파형을 나타낸다. 도 3a에 도시된 바와 같이, 펄스 상승 시간은 1.8ns이고, 펄스 하강 시간은 1.9ns이다. 비교를 위해, 도 3b에서는 도 10에 도시된 종래의 반도체레이저소자가 동일 조건으로 펄스 구동될 때의 출력 파형을 나타낸다. 상기 종래의 반도체레이저소자는 3.6ns의 펄스 상승 시간 및 3.8ns의 펄스 하강 시간을 가진다. 상기한 바와 같이, 본 실시예의 반도체레이저소자는 종래의 반도체레이저소자보다 더 짧은 펄스 상승 시간 및 펄스 하강 시간을 가질 수 있고 따라서 만족스러운 펄스 파형을 가진다. 따라서, 상기 반도체레이저소자가 광디스크장치의 광원으로 사용될 때, 광디스크에 신호를 양호한 품질로 기입할 수 있다.
상기 반도체레이저소자의 펄스 발진 중의 응답 특성의 개선은 다음과 같은 이유로 추측될 수 있다. 도 4a 및 4b는 상기 반도체레이저소자의 릿지부(114) 외부의 개략적인 에너지 밴드 다이어그램이며, n형 전류 광 폐쇄층(110), p형 스페이서층(109), p형 에칭 정지층(106) 및 p형 제2 클래드층(105)의 에너지 밴드 다이어그램을 나타낸다. 도 4a는 상기 반도체레이저소자에 인가된 바이어스 전압이 영일 때의 다이어그램이고, 도 4b는 소정 바이어스 전압이 인가될 때의 다이어그램이다. 바이어스 전류가 영일 때, 제2 클래드층(105)과 스페이서층(109) 사이에 배치된 에칭 정지층(106) 내부에 캐리어가 축적된다. 그후, 상기 반도체레이저소자에 순방향 바이어스 전압이 인가되면, p형 스페이서층(109)과 n형 전류 광 폐쇄층(110) 사이의 계면인 pn 접합면에 역방향 바이어스 전압이 인가되어, 공핍층이 형성된다. 이 때, 상기 pn 접합면이 스페이서층(109)을 통해 에칭 정지층(106)에서 분리된다. 따라서, 도 4b에 도시된 바와 같이, 상기 공핍층은 에칭 정지층(106) 내부에 존재하는 캐리어의 영향을 받지 않고 스페이서층(109) 내부로 충분하게 확산된다. 이 동작에 의해, 릿지부(114) 외부의 커패시턴스가 감소된다. 상기 반도체레이저소자의 커패시턴스는 50pF이며, 도 10의 종래의 반도체레이저소자의 커패시턴스는 100pF였다. 즉, 본 실시예의 반도체레이저소자의 커패시턴스는 종래의 반도체레이저소자의 커패시턴스의 약 절반으로 감소될 수 있으며, 상기 반도체레이저소자의 응답 속도는 빨라질 수 있게 된다. 그 결과, 상기 펄스 상승 시간 및 펄스 하강 시간이 짧아지게 되어 만족스러운 형상의 펄스 파형을 형성할 수 있다.
본 실시예의 반도체레이저소자에서, 스페이서층(109)의 굴절율은 제2 클래드층(105)의 굴절율 보다 작다. 따라서, 상기 스페이서층(109)은 활성층(104)으로부터의 광을 효과적으로 제2 클래드층(105) 측에 폐쇄하기 위한 광 폐쇄 기능을 가진다. 따라서, 상기 반도체레이저소자의 발광 효율을 효과적으로 향상시킬 수 있다.
또한, 상기 반도체레이저소자는 상기 스페이서층(109)의 캐리어농도를 제2클래드층(105)의 캐리어농도 보다 낮은 1×1018cm-3으로 설정한다. 또한, 스페이서층(109)의 두께를 0.2μm로 설정한다. 따라서, 바이어스 전압이 인가될 때, 공핍층을 스페이서층(109)측으로 효과적으로 확장시킬 수 있다. 따라서, 상기 릿지부(114) 외부에서의 p형 스페이서층(109)과 n형 전류 광 폐쇄층(110)의 접합 커패시턴스를 효과적으로 감소시킬 수 있고, 펄스 발진 시의 응답속도를 더욱 증가시킬 수 있다.
또한, 상기 반도체레이저소자는, 전류 광 폐쇄층(110)의 스페이서층(109)과 접하는 계면부분의 캐리어농도가, 전류 광 폐쇄층(110)의 다른 부분보다 작은 1×1018cm-3의 농도로 설정된다. 따라서, 바이어스 전압인가 시에 형성되는 공핍층을, 전류 광 폐쇄층(110)측으로 확장시킬 수 있다. 그 결과, p형 스페이서층(109)과 n형 전류 광 폐쇄층(110)의 접합 커패시턴스를 효과적으로 감소시킬 수 있고, 응답속도를 더욱 증가시킬 수 있다.
또한, 상기 반도체레이저소자는, 상기 스페이서층(109)에서와 같이, MOCVD 법에 의해 결정 성장될 때에 유기금속의 분해를 통해 생성된 카본을 함유하고 있다. 이 카본은, 고온에서도 다른 반도체층으로 거의 확산되지 않는다. 따라서, 상기 스페이서층(109)의 카본농도를 대략 설정된 그대로의 농도로 하며, 이로써 고속응답의 반도체레이저소자를 안정적이고 또한 용이하게 제조할 수 있게 된다.
또한, 상기 반도체레이저소자는, 상기 에칭정지층(106) 및 제2 클래드층(105)에 속하며 스페이서층(109)측에 배치된 0.1μm의 두께를 가진 부분에카본을 주로 포함하고 있다. 이 카본은 고온에서도 다른 반도체층으로 거의 확산되지 않기 때문에, 상기 스페이서층(109)의 카본농도를 대략 설정된 그대로의의 농도로 하며, 이로써 고속응답의 반도체레이저소자를 안정적으로 또한 용이하게 제조할 수 있게 된다.
또한, 상기 제2 클래드층(105)은 상기 활성층(104)에 접하게 되는 부분에 카본 이외의 불순물이 주로 첨가되어 있다. 상기 카본은 활성화되기 어렵기 때문에, 캐리어농도를 확보하기가 어렵다. 상기 제2 클래드층(105)에 속하고 상기 활성층(104)에 접하는 부분에 카본 이외의 불순물을 주로 첨가함에 의해, 캐리어농도를 증가시킬 수 있게 되어, 고온 시에 활성층(104)으로부터의 캐리어 리크를 방지하여 고 신뢰성을 얻을 수 있다.
또한, 상기 제2 클래드층(105)에 속하고 상기 활성층(104)에 접하는 부분의 캐리어농도가 상기 스페이서층(109)에 접하게 되는 부분의 캐리어농도보다 높다. 상기 제2 클래드층(105)에 속하고 상기 활성층(104)에 접하는 부분의 캐리어농도를 높게 함에 의해, 고온 시에 활성층(104)으로부터의 캐리어리크를 방지하여 고 신뢰성이 얻어짐과 동시에, 상기 제2 클래드층(105)에 속하고 스페이서층(109)에 접하는 부분의 캐리어농도가 낮아지게 됨으로써, 상기 제2 클래드층(105)의 도판트가 스페이서층(109)으로 확산되기 어렵게 된다. 따라서 상기 스페이서층(109)은 원하는 캐리어농도를 얻을 수 있기 때문에, 고속응답으로 펄스발진이 가능한 반도체레이저소자가 안정적으로 얻어질 수 있다.
또한, 상기 반도체레이저소자에서, 상기 에칭 정지층(106)은 Al(알루미늄)을포함하지 않기 때문에, 이 에칭 정지층(106)상에 결정으로서 성장되는 스페이서층(109) 및 전류 광 폐쇄층(110)은 결정 결함이 적게 될 수 있다. 따라서, 바이어스 전압인가 시의 캐리어의 이동속도가 고속으로 유지되고, 이로써 펄스발진 시의 응답속도가 고속으로 되는 반도체레이저소자를 제공할 수 있다.
또한, 상기 반도체레이저소자에서, 상기 에칭 정지층(106)은 두께가 30Å이다. 따라서, 이 에칭 정지층(106)은 양자사이즈효과를 제공하여 에칭 정지층의 캐리어의 에너지 레벨을 증가시킬 수 있다. 따라서, 상기 에칭 정지층(106)은 바이어스 전압인가 시의 캐리어이동에 대한 장벽이 적다. 따라서, 상기 캐리어가 고속으로 이동할 수 있고, 반도체레이저소자의 펄스 발진 시의 응답속도를 증가시킬 수 있다.
본 실시예에서는, AlGaAs계 화합물반도체를 이용하여 반도체레이저소자를 형성하였지만, 그 이외의 AlGaInP계 화합물반도체 또는 InGaAsP계 화합물반도체를 이용할 수도 있다.
(제2 실시예)
도 5는 본 발명의 제2 실시예의 반도체레이저소자를 나타낸 도면이다. 이 반도체레이저소자는, 제1 실시예의 반도체레이저소자와는, 기판의 캐리어농도, 제2 클래드층의 층두께, 상기 제2 클래드층에 주로 포함되는 불순물, 에칭 정지층에 주로 포함되는 불순물, 스페이서층의 도판트와 층두께 및 캐리어농도, 전류 광 폐쇄층의 캐리어농도, 및 전류 광 폐쇄층의 층두께 만이 다르다. 제1 실시예의 반도체레이저소자와 동일한 부분은 동일 참조부호로 나타내며, 그에 대한 상세한 설명을생략한다.
본 실시예의 반도체레이저소자에서는, n형 GaAs 기판(201)의 캐리어농도가 1×1018cm-3이다. p형 Al0.5Ga0.5As 제2 클래드층(205)의 층두께는 0.1μm이다. 또한, p형 스페이서층(209)은 Al0.5Ga0.5As로 구성되고 도판트가 Zn이며, 층두께가 0.1μm, 캐리어농도가 5×1017cm-3이다. 또한, n형 Al0.7Ga0.3As 전류 광 폐쇄층(210)은, Si 도판트를 포함한다. 상기 스페이서층(209)과 대향하는 계면으로부터 0.1μm의 두께를 갖는 상기 전류 광 폐쇄층(210)의 부분인 계면부분은 캐리어농도가 5×1017cm-3인 한편, 상기 계면부분이외의 부분은 층두께가 0.9μm이고 캐리어농도가 1×1018cm-3이다. n형 GaAs 전류 폐쇄층(211)은 0.4μm의 층두께를 가지도록 형성된다.
이 반도체레이저소자는, 발진개시전류가 29 mA이고, I-L 슬로프 효율은 1W/A이고, 구동온도는 70℃이고, 150mW의 펄스 구동으로, 안정적으로 레이저 발진하였다. 이 반도체레이저소자를 펄스폭 100ns, 듀티비 50%, 톱전류 180mA 및 바탐전류 33mA의 펄스 전류로 구동한 경우, 펄스 상승 시간이 1.8ns 및 펄스 하강 시간이 1.9ns인 만족스러운 출력 펄스 파형이 얻어졌다.
이 반도체레이저소자에서는, p형 스페이서층(209)의 굴절율을 p형 제2 클래드층(205)의 굴절율과 같게 한다. 따라서, p형 스페이서층(209)과 p형 제2 클래드층(205)의 합계 층두께를, 종래의 반도체레이저소자의 제2 클래드층의 층두께와 대략 같게 설정함으로써, p형 스페이서층(209) 및 p형 제2 클래드층(205)을 통한 전류의 확산을 방지하여, 발진 문턱치 전류가 증가하는 것을 효과적으로 방지할 수 있다.
또한, 상기 에칭 정지층(106)을 통해 상하 양측에 위치하는 스페이서층(209)과 제2 클래드층(205)을 동일의 p형 Al0.5Ga0.5As로 형성하여 동일의 에너지 밴드갭을 가지도록 한다. 이 구성에 의해, 바이어스 전압인가 시에 에칭 정지층(106)을 가로질러 이동하는 캐리어에 대한 에너지장벽이 거의 생기지 않게 된다. 그 결과, 활성층으로 향한 캐리어가 고속으로 이동할 수 있고 반도체레이저소자의 응답속도가 더욱 증가된다.
본 실시예에서는, AlGaAs계 화합물반도체를 이용하여 반도체레이저소자를 형성하였지만, 그 이외의 AlGaInP계 화합물반도체 또는 InGaAsP계 화합물반도체를 이용할 수 있다.
(제3 실시예)
도 6은 본 발명의 제3 실시예의 반도체레이저소자를 나타낸 도면이다. 이 반도체레이저소자에서는, n형 GaAs 기판(301)상에, 순차로, n형 GaAs 버퍼층(302), n형(Al0.7Ga0.3)InP 제1 클래드층(303), MQW 활성층(304), 및 p형(Al0.7Ga0.3)InP 제2 클래드층(305)이 적층되어 있고, 이 p형 제2 클래드층(305)상의 폭방향 중앙에, p형 GaInP 에칭 정지층(306)이 소정의 폭을 가지도록 형성되어 있다. 상기 에칭 정지층(306)상에, 릿지 형태의 p형 (Al0.7Ga0.3)InP 제3 클래드층(307), p형 GaAs 보호층(308)이 제공된다. 상기 에칭 정지층(306),제3 클래드층(307) 및 보호층(308)이 공진기 방향으로 연장되는 릿지부(314)를 구성하고 있다. 이 릿지부(314)의 폭방향 양측에, p형 AlInP 스페이서층(309)이 제공된다. 이 스페이서층(309)상에, n형 AlInP 전류 광 폐쇄층(310), n형 GaAs 전류 폐쇄층(311), p형 GaAs 평탄화층(312)이 적층된다. 상기 보호층(308)상에, 그리고 상기 스페이서층(309)과 전류 광 폐쇄층(310)과 전류 폐쇄층(311)의 단부면, 그리고 상기 평탄화층(312)상에, p형 GaAs 콘택트층(313)이 형성된다. 상기 p형 콘택트층(313)상에 p형 전극(315)이 배치되고, 상기 n형 GaAs 기판(301)의 하부면에 n형 전극(316)이 배치된다.
상기 n형 GaAs 기판(301)은 Si 도판트가 첨가되어 있고, 2×1018cm-3의 캐리어농도를 갖는다. 상기 n형 GaAs 버퍼층(302)은, 0.5μm의 층두께를 갖고, 도판트가 Si이고, 캐리어농도가 1×1018cm-3이다. 상기 n형(Al0.7Ga0.3)InP 제1 클래드층(303)은, 층두께가 1.5μm이고, 도판트가 Si이고, 캐리어농도가 5×1017cm-3이다. 상기 MQW 활성층(304)은, 1층의 배리어와 2층의 웰층이 교대로 적층되어 있는 논도프 다중양자웰구조를 광 가이드층들 사이에 삽입함에 의해 형성된다. 상기 웰층은, 두께가 0.005μm이고 GaInP로 이루어진다. 상기 배리어층은 층두께가 0.005μm이고 (Al0.5Ga0.5)InP로 이루어진다. 상기 광가이드층은 층두께가 0.05μm이고 (Al0.5Ga0.3)InP로 이루어진다. 상기 p형(Al0.7Ga0.3)InP 제2 클래드층(305)은, 전체의 층두께가 0.2μm이고 도판트가 Be이다. 상기 활성층(304)에 접하고 층두께가 O.1μm인 제2 클래드층(305)의 부분은 캐리어농도가 1×18cm-3이며, 상기 스페이서층(309)에 접하고 층두께가 0.1μm인 제2 클래드층(305)의 부분의 캐리어농도는 2×1017cm-3이다. 상기 p형 GaInP 에칭 정지층(306)은, 층두께가 0.008μm이고, 도판트가 Be이고, 캐리어농도가 1×1018cm-3이다. 상기 p형 (Al0.7Ga0.3)InP 제3 클래드층(307)은, 층두께가 1.3μm이고, 도판트가 Be이고, 캐리어농도가 2×1018cm-3이다. 상기 p형 GaAs 보호층(308)은, 두께가 0.7μm이고, 도판트가 Be이고, 캐리어농도가 3×1018cm-3이다. 상기 p형 AlInp 스페이서층(309)은, 층두께가 0.2μm이고, 도판트가 Be이고, 캐리어농도가 2×1017cm-3이다. 상기 n형 AlInP 전류 광 폐쇄층(310)은, 도판트가 Si이고, 도 6에서 횡방향으로 연장되는 부분은 층두께가 1.05μm이다. 이 전류 광 폐쇄층(310)에서는, 상기 스페이서층(309)에 접하는 계면과 이 계면에서 0.2μm 떨어진 표면 사이의 부분인 계면부분이 2×1017cm-3의 캐리어농도를 가지도록 형성되어 있다. 이 전류 광 폐쇄층의 상기 계면 부분 이외의 부분으로서 두께가 0.85μm인 부분은 캐리어농도가 7×1017cm-3으로 형성되어 있다. 상기 n형 GaAs 전류 폐쇄층(311)은, 도판트가 Si이고 층두께가 0.35μm, 캐리어농도가 2×1018cm-3이다. 상기 p형 GaAs 평탄화층(312)은, 도판트가 Zn이고 층두께가 0.5μm,캐리어농도가 2×1018cm-3으로 형성되어 있다. 상기 p형 GaAs 콘택트층(313)은, 도판트가 Zn이고 층두께가 5μm, 캐리어농도가 5×1018cm-3이다.
상기 반도체레이저소자는 다음과 같이 제조된다. 즉, 도 7a에 도시된 바와 같이, 기판(301)상에, 버퍼층(302), 제1 클래드층(303), MQW 활성층(304), 제2 클래드층(305), 에칭 정지층(306), 제3 클래드층(307), 및 보호층(308)을, 첫 번째의 분자선 에피택시 성장법(이하 MBE법이라 함)에 의해 순차 에피택시얼 성장시킨다.
다음, 상기 보호층(308)상에, [011] 방향으로 연장되는 스트라이프 형태의 유전체, 예컨대 Al2O3로 이루어지는 마스크(317)를 형성하고, 상기 보호층(308)과 제3 클래드층(307)을 에칭 정지층(306)에 이를 때까지 에칭하여, 상기 에칭 정지층(306)의 폭방향 양측을 노출시킨다. 이 때, 상기 마스크(317)의 폭방향 양측의 아래쪽으로 위치하는 상기 보호층(308)에 속하는 부분이 사이드 에칭되어, 상기 마스크(317)의 폭방향 양측 부분이 차양(eaves) 형태로 된다. 그 후, 상기 노출된 에칭 정지층(306)을 선택적으로 제거하여, 제2 클래드층(305)의 폭방향 양측을 노출시킨다. 따라서, [011]방향으로 연장되는 2.5μm 폭의 스트라이프 형태의 릿지부(314)를 형성한다(도 7b).
계속해서, 두번째의 MBE 법에 의해, 상기 제2 클래드층(305) 및 릿지부(114)상에, 스페이서층(309), 전류 광 폐쇄층(310), 전류 폐쇄층(311), 및 평탄화층(312)을 성장시킨다. 이 때, 상기 스페이서층(309), 전류 광 폐쇄층(310), 및 전류 폐쇄층(311)의 단부가, 상기 마스크(317)의 차양 부분의 아래쪽을 매립하게 된다(도 7c).
상기 보호층(308)상의 마스크(317)를 제거한다. 세번째의 MBE 법에 의해, 상기 보호층(308)상에, 그리고 스페이서층(309)의 단부면상에, 전류 광 폐쇄층(310)의 단부면상에, 전류 폐쇄층(311)의 단부면상에, 그리고 평탄화층(312)상에 콘택트층(313)을 형성한다(도 7d).
그 후, 콘택트층(313)표면에 p 전극(315)을 형성하고, 반도체기판(301)의 하부면에 n 전극(316)을 형성하여 적층체를 완성한다(도 6).
이 적층체는, 도 7d의 지면에 대해 직각으로 배향되는 공진기 방향으로, 800μm의 공진기 길이에 대해 쪼개진다. 그 후, 상기 쪼개진 단부면들 중 하나에, 전자빔증착법으로 Al2O3막을 코팅하여, 이 쪼개진 단부면의 반사율이 약 7%로 되도록 한다. 다른 쪽의 쪼개진 단부면에는, Al2O3막과 아모르퍼스 Si 막을 교대로 적층한 다층막을 코팅하여, 이 쪼개진 단부면의 반사율이 약 95%로 되도록 한다. 이로써, 단면 발광형의 반도체레이저소자가 완성된다.
상기한 바와 같이 제조된 반도체레이저소자는, 발진개시전류가 40mA이고 I-L 슬로프 효율이 1.2W/A, 구동 온도가 70℃이며, 80mW 펄스 구동에 의해 안정적으로 레이저 발진하였다.
본 실시예의 반도체레이저소자에서는, 에칭 정지층(306)이 릿지부(314) 바로 아래에만 배치되어 있기 때문에, 상기 에칭 정지층(306)의 폭방향 양측 단부만이 스페이서층(309)에 접하게 된다. 따라서, 바이어스 전압인가 시에, 상기 에칭 정지층(306)에 축적된 캐리어의 영향을 거의 받지 않고 스페이서층(309)에 공핍층이 생성될 수 있다. 그 결과, 효과적으로 반도체레이저소자의 커패시턴스가 감소될 수 있고, 레이저 발진 시의 응답속도를 효과적으로 증가시킬 수 있다.
또한, 상기 제2 클래드층(305)의 상기 활성층(304)에 접하는 부분의 캐리어농도를 높게 할 수 있게 되어, 고온 시에 활성층(304)으로부터의 캐리어 리크를 방지하여 고 신뢰성의 반도체레이저소자를 제공할 수 있다.
본 실시예에서는, AlGaInP계 화합물반도체를 이용하여 반도체레이저소자를 형성하였지만, 그 이외의 AlGaAs계 화합물반도체 또는 InGaAsP계 화합물반도체를 이용할 수도 있다.
(제4 실시예)
도 8은 본 발명의 제4 실시예의 반도체레이저소자를 나타낸 도면이다. 이 반도체레이저소자에서는, n형 GaAs 기판(401)상에, 순차로, n형 GaAs 버퍼층(402), n형 Al0.5Ga0.5As 제1 클래드층(403), MQW 활성층(404), p형 Al0.5Ga0.5As 제2 클래드층(405), p형 GaInP 에칭 정지층(406)이 적층되어 있다. 상기 에칭 정지층(406)상에, 논도프 Al0.7Ga0.3As 스페이서층(407), n형 Al0.7Ga0.3As 전류 광 폐쇄층(408), 및 n형 GaAs 보호층(409)이 폭방향 양측에 배치되어 있다. 상기 폭방향 양측에 배치된 스페이서층(407), 전류 광 폐쇄층(408), 및 보호층(409)의 사이, 또한 상기 에칭 정지층(406)상에, 그리고 상기 보호층(409)상에 p형 Al0.5Ga0.5As 제3 클래드층(411)이 형성된다. 상기 제3 클래드층(411)상에 p형 GaAs 콘택트층(412)이적층된다. 상기 p형 콘택트층(412)상에 p형 전극(413)이 배치되고, 상기 n형 GaAs 기판(401)의 하부면에 n형 전극(414)이 배치되어 있다.
상기 n형 GaAs 기판(401)은 Si 도판트가 첨가되어 있고 2×1018cm-3의 캐리어농도를 갖는다. 상기 n형 GaAs 버퍼층(402)은 0.5μm의 층두께를 갖고, 도판트가 Si이고, 캐리어농도가 1×1018cm-3이다. 상기 n형 Al0.5Ga0.5As 제1 클래드층(403)은 층두께가 2μm이고, 도판트가 Si이고, 캐리어농도가 5×1017cm-3이다. 상기 MQW 활성층(404)은 1층의 배리어와 2층의 웰층이 교대로 적층되어 있는 논도프 다중양자웰구조를 광가이드층들 사이에 삽입함에 의해 형성된다. 상기 웰층은 층두께가 0.008μm이고 Al0.1Ga0.9As로 이루어지고, 상기 배리어층은 층두께가 0.005μm이고 Al0.3Ga0.7As로 이루어지며, 상기 광가이드층은 층두께가 0.03μm이고 Al0.3Ga0.7As로 이루어진다. 상기 p형 Al0.5Ga0.5As 제2 클래드층(405)은 층두께가 0.2μm, 도판트가 Zn이고, 캐리어농도가 0.5×1018cm-3이고, 상기 p형 GaInP 에칭 정지층(406)은 층두께가 0.01μm, 도판트가 Zn이고, 캐리어농도가 5×1017cm-3이다. 상기 논도프 Al0.7Ga0.3As 스페이서층(407)은 층두께가 0.4μm이다. 상기 n형 Al0.7Ga0.3As 전류 광 폐쇄층(408)은 층두께가 0.3μm이고, 도판트가 Si이고, 캐리어농도가 1×1018cm-3이고 상기 n형 GaAs 보호층(409)은 도판트가 Si이고, 층두께가 0.1μm, 캐리어농도가2×1018cm-3이다. 상기 p형 Al0.5Ga0.5As 제3 클래드층(411)은 층두께가 2.5μm, 도판트가 Zn이고, 캐리어농도가 2×1018cm-3이고, 상기 p형 GaAs 콘택트층(412)은 층두께가 3μm, 도판트가 Zn이고, 캐리어농도가 3×1018cm-3이다.
상기 반도체레이저소자는 다음과 같이 제조된다. 즉, 도 9a에 도시된 바와 같이, GaAs 기판(401)상에, 버퍼층(402), 제1 클래드층(403), MQW 활성층(404), 제2 클래드층(405), 에칭 정지층(406), 스페이서층(407), 전류 광 폐쇄층(408), 및 보호층(409)을 첫번째의 MOCVD 법에 의해 순차 에피택시얼 성장시킨다.
다음, 상기 보호층(409)상에, [011] 방향으로 연장되는 스트라이프 형태의 창을 갖는 레지스트 마스크를 형성하고, 상기 창 부분에 대응하는 보호층(409), 전류 광 폐쇄층(408) 및 스페이서층(407)을, 상기 에칭 정지층(406)에 이를 때까지 에칭하여, 스트라이프 형태의 홈(410)을 형성한다(도 9b).
계속해서, 두번째의 MOCVD 법에 의해, 상기 홈(410)내 및 보호층(409)상에 제3 클래드층(411)을 적층한다. 계속해서, 콘택트층(412)을 적층한다(도 9c).
그 후, 상기 콘택트층(412) 상부면에 p 전극(413)을 형성하고, 반도체기판(401)의 하부면에 n 전극(414)을 형성하여, 적층체를 완성한다.
이 적층체는, 도 8의 지면에 대해 직각 방향의 공진기 방향으로, 600μm의 공진기 길이에 대해 쪼개진다. 그 후, 상기 쪼개진 단부면들 중 하나에, 전자빔증착법으로 Al2O3막을 코팅하여, 이 쪼개진 단면의 반사율을 약12%로 하고 다른쪽의쪼개진 단면에는, Al2O3막과 아모르퍼스 Si 막을 교대로 적층한 다층막을 코팅하여, 이 쪼개진 단면의 반사율을 약 95%로 한다. 이로써, 단면 발광형의 반도체레이저소자가 완성된다.
상기한 바와 같이 제조된 반도체레이저소자는, 발진개시전류가 27mA이고, I-L 슬로프 효율이 1.1W/A이며, 70℃의 온도에서 150mW 펄스 구동에 의해 안정적으로 레이저 발진하였다. 이 반도체레이저소자는 펄스 폭이 1OOns, 듀티비가 50%, 톱 전류 180mA 및 바탐 전류 33mA의 펄스 전류에 의해 구동될 때, 광출력 펄스의 상승 시간이 1.8ns이고 하강 시간이 1.9ns 이었다. 즉, 출력 펄스의 상승 시간 및 하강 시간이 짧고, 만족스러운 형상의 펄스 파형이 얻어졌다.
또한, 본 실시예의 반도체레이저소자는, 첫번째의 MOCVD 법에 의해, 제2 클래드층(405), 에칭 정지층(406), 스페이서층(407), 전류 광 폐쇄층(408), 및 보호층(409)을 연속으로 형성하기 때문에, pn 접합계면에서의 결정결함이나, 불순물의 확산에 의한 레벨의 변화가 거의 발생되지 않는다. 따라서, 바이어스 전압인가 시에, 결정결함에서의 전자의 트랩핑, 레벨의 변화에 의한 전자이동도의 저하 등이 거의 발생하지 때문에, 응답속도가 빠른 반도체레이저소자를 제공할 수 있다.
또한, 본 실시예의 반도체레이저소자에서, 상기 스페이서층(407)은 논도프이고 고저항이므로, 제3 클래드층(411)의 홈(410)에 대응하는 부분에 효과적으로 전류를 가두어 둘 수 있다.
본 실시예에서는, AlGaAs계 화합물반도체를 이용하여 반도체레이저소자를 형성하였지만, 그 이외의 AlGaInP계 화합물반도체 또는 InGaAsP계 화합물반도체를 이용할 수도 있다.
상기 제1, 제2 및 제4 실시예의 반도체레이저소자는 MOCVD 법에 의해 제조되고, 상기 제3 실시예의 반도체레이저소자는 MBE 법에 의해 제조된다. 그러나, 상기 제1 내지 제4 실시예의 반도체레이저소자는, 예컨대 ALE(원자층 에피택시)법, LPE(액상 에피택시)법 등의 다른 방법으로 제조될 수 있다.
또한, 상기 제1 내지 제4 실시예의 반도체레이저소자는, GaAs 기판 상에, AlGaAs계 화합물반도체 및 InGaAlP계 화합물반도체를 적층하였지만, GaAs 기판 이외의 InP 기판, 사파이어 기판 또는 SiC 기판 상에, InAlGaAsPN계 화합물반도체 또는 InAlGaN계 화합물반도체를 적층할 수도 있다.
또한, 상기 실시예에서, 제1 도전형은 p형이고, 제2 도전형은 n형이지만, 제1 도전형이 n형이고, 제2 도전형이 p형으로 될 수 있다.
이상의 설명에서 분명한 바와 같이, 본 발명의 반도체레이저소자에 따르면, 반도체기판 상에, 적어도 제1 도전형의 제1 클래드층, 활성층, 제2 도전형의 제2 클래드층, 상기 제2 클래드층 보다 에너지 밴드갭이 작은 제2도전형의 에칭 정지층, 릿지 형태의 제2 도전형의 제3 클래드층, 및 상기 제3 클래드층의 폭방향 양측에 배치되어 상기 제2 클래드층의 굴절율보다 작은 굴절율을 갖는 제1 도전형의 전류 광 폐쇄층을 포함하는 반도체레이저소자에 있어서, 상기 에칭 정지층과 전류 광 폐쇄 층 사이에, 상기 에칭 정지층에 접하게 제2 도전형 또는 진성의 스페이서층을 배치한다. 이 구성에 의해, 상기 반도체레이저소자에 바이어스전압을 인가하였을 때, 상기 스페이서층과 상기 전류 광 폐쇄층의 계면에 생성된 공핍층을 상기 스페이서층으로 확산시킬 수 있다. 따라서, 상기 스페이서층과 전류 광 폐쇄층 사이의 커패시턴스를 감소시켜, 상기 반도체레이저소자의 펄스 발진 시의 응답속도를 증가시킬 수 있다. 그 결과, 만족스러운 펄스 파형을 갖고, 기입 속도가 빠른 광디스크장치의 광원으로 적절한 반도체레이저소자를 제공할 수 있다.
이상 본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있음은 명백하다. 이러한 변경들은 본 발명의 정신과 범위에서 벗어난 것으로 간주되지 않으며, 이러한 모든 변형들은 첨부된 특허청구의 범위 내에 포괄되는 것임은 당업자들에게 분명한 것이다.

Claims (17)

  1. 반도체기판(101,201,301,401)상에, 적어도, 제1 도전형의 제1 클래드층(103,303,403), 활성층(104,304,404), 제2 도전형의 제2 클래드층(105,205,305,405), 상기 제2 클래드층(105,205,305,405) 보다 에너지 밴드갭이 작은 제2 도전형의 에칭 정지층(106,306,406), 릿지 형태의 제2 도전형의 제3 클래드층(107,307,411), 및 상기 제3 클래드층(107,307,411)의 폭방향 양측에 배치되어 상기 제2 클래드층(105,205,305,405)의 굴절율 보다 작은 굴절율을 갖는 제1 도전형의 전류 광 폐쇄층(110,210,310,408)이 제공되는 반도체레이저소자로서,
    상기 에칭 정지층(106,306,406)과 전류 광 폐쇄층(110,210,310,408) 사이에 상기 에칭 정지층(106,306,406)과 접하게 배치된 제2 도전형 또는 진성의 스페이서층(109,209,309,407)을 포함하는 반도체레이저소자.
  2. 제 1 항에 있어서, 상기 스페이서층(109,209,309,407)은 상기 제2 클래드층(105,205,305,405)의 굴절율과 같거나 또는 그보다 작은 굴절율을 가지는 반도체레이저소자.
  3. 제 1 항에 있어서, 상기 스페이서층(109,209,309)은 상기 제2 클래드층(105,205,305)의 캐리어농도보다 낮은 캐리어농도를 가지는 반도체레이저소자.
  4. 제 3 항에 있어서, 상기 스페이서층(109,209,309)의 캐리어농도는 1×1018cm-3이하인 반도체레이저소자.
  5. 제 1 항에 있어서, 상기 스페이서층(109,309)과 접하고 있는, 상기 전류 광 폐쇄층(110,310)의 계면 부분은 다른 부분보다 낮은 캐리어농도를 가지는 반도체레이저소자.
  6. 제 5 항에 있어서, 상기 스페이서층(109,209,309)과 접하고 있는 상기 전류 광 폐쇄층(110,210,310)의 계면 부분의 캐리어농도는 1×1018cm-3이하로 되는 반도체레이저소자.
  7. 제 1 항에 있어서, 상기 스페이서층(109,209,309,407)은 0.05μm 이상 0.5μm 이하의 두께를 가지는 반도체레이저소자.
  8. 제 7 항에 있어서, 상기 스페이서층(109,209,309)은 0.1μm 이상 0.3μm 이하의 두께를 가지는 반도체레이저소자.
  9. 제 5 항에 있어서, 상기 스페이서층(109,309)과 접하고 있는 상기 전류 광폐쇄층(110,310)의 계면 부분은 0.05μm 이상 0.5μm 이하의 두께를 가지는 반도체레이저소자.
  10. 제 1 항에 있어서, 상기 스페이서층(109)은 카본을 주로 포함하는 불순물이 첨가되어 있는 반도체레이저소자.
  11. 제 1 항에 있어서, 상기 스페이서층(109)과 접하고 있는 상기 에칭 정지층(106)은 카본을 주로 포함하는 불순물이 첨가되어 있는 반도체레이저소자.
  12. 제 1 항에 있어서, 상기 제2 클래드층(105)은 적어도 상기 스페이서층(109)측에 카본을 주로 포함하는 불순물이 첨가되어 있는 반도체레이저소자.
  13. 제 12 항에 있어서, 상기 제2 클래드층(105,305,405)은 상기 활성층(104,304,404)에 접하는 부분에, 카본 이외의 불순물이 주로 첨가되어 있는반도체레이저소자.
  14. 제 1 항에 있어서, 상기 제2 클래드층(305)은 상기 활성층(304)에 접하는 부분의 캐리어농도가 상기 스페이서층(309)에 접하는 부분의 캐리어농도보다 높은 반도체레이저소자.
  15. 제 1 항에 있어서, 상기 전류 광 폐쇄층(110,210,310,408)은 실리콘을 주로 포함하는 불순물이 첨가되어 있는 반도체레이저소자.
  16. 제 1 항에 있어서, 상기 에칭 정지층(106,306,406)은 Al을 포함하지 않는 반도체레이저소자.
  17. 제 1 항에 있어서, 상기 에칭 정지층(106,306,406)은 10Å 이상 200Å 이하의 두께를 가지는 반도체레이저소자.
KR10-2002-0033233A 2001-06-15 2002-06-14 반도체레이저소자 KR100486470B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00181660 2001-06-15
JP2001181660A JP2002374040A (ja) 2001-06-15 2001-06-15 半導体レーザ素子およびその製造方法

Publications (2)

Publication Number Publication Date
KR20020096917A true KR20020096917A (ko) 2002-12-31
KR100486470B1 KR100486470B1 (ko) 2005-04-29

Family

ID=19021891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0033233A KR100486470B1 (ko) 2001-06-15 2002-06-14 반도체레이저소자

Country Status (7)

Country Link
US (1) US6865202B2 (ko)
EP (1) EP1283574B1 (ko)
JP (1) JP2002374040A (ko)
KR (1) KR100486470B1 (ko)
CN (1) CN1204666C (ko)
DE (1) DE60222724T2 (ko)
TW (1) TW544985B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273467A (ja) * 2002-03-15 2003-09-26 Toshiba Corp 半導体レーザおよびその製造方法
US7801194B2 (en) * 2002-07-01 2010-09-21 Sharp Kabushiki Kaisha Semiconductor laser device and optical disk unit using the same
JP2004055587A (ja) * 2002-07-16 2004-02-19 Sharp Corp 半導体レーザ素子および半導体レーザ素子の製造方法
JP2004165481A (ja) * 2002-11-14 2004-06-10 Sharp Corp 自励発振型半導体レーザ
JP4534615B2 (ja) * 2004-06-16 2010-09-01 日立電線株式会社 レーザダイオード用エピタキシャルウェハ及びレーザダイオード
JP2006108405A (ja) * 2004-10-06 2006-04-20 Sharp Corp 半導体レーザ素子およびモノリシック２波長半導体レーザ装置
US7547925B2 (en) * 2005-11-14 2009-06-16 Palo Alto Research Center Incorporated Superlattice strain relief layer for semiconductor devices
US7501299B2 (en) * 2005-11-14 2009-03-10 Palo Alto Research Center Incorporated Method for controlling the structure and surface qualities of a thin film and product produced thereby
US20090053845A1 (en) * 2005-11-14 2009-02-26 Palo Alto Research Center Incorporated Method For Controlling The Structure And Surface Qualities Of A Thin Film And Product Produced Thereby
US20080054248A1 (en) * 2006-09-06 2008-03-06 Chua Christopher L Variable period variable composition supperlattice and devices including same
US8513643B2 (en) 2006-09-06 2013-08-20 Palo Alto Research Center Incorporated Mixed alloy defect redirection region and devices including same
DE102010046793B4 (de) 2010-09-28 2024-05-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Kantenemittierende Halbleiterlaserdiode und Verfahren zu dessen Herstellung
CN107154580B (zh) * 2017-06-12 2019-06-07 陕西源杰半导体技术有限公司 一种小发散角激光器及其制备工艺
JP7182344B2 (ja) * 2018-03-13 2022-12-02 株式会社フジクラ 半導体光素子、半導体光素子形成用構造体及びこれを用いた半導体光素子の製造方法
CN114284405B (zh) * 2021-12-30 2023-10-20 江苏第三代半导体研究院有限公司 发光二极管及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338081A (ja) * 1989-07-04 1991-02-19 Mitsubishi Electric Corp 半導体レーザの製造方法
JP2792177B2 (ja) * 1990-01-31 1998-08-27 日本電気株式会社 半導体レーザ
JPH0449691A (ja) * 1990-06-18 1992-02-19 Mitsubishi Electric Corp 可視光レーザダイオード
JPH04150087A (ja) 1990-10-12 1992-05-22 Mitsubishi Electric Corp 可視光半導体レーザ装置
JPH0462882A (ja) * 1990-06-25 1992-02-27 Nec Corp 可視光半導体レーザ
JP3179511B2 (ja) 1991-04-08 2001-06-25 株式会社日立製作所 半導体レーザ
JPH06196820A (ja) * 1992-12-24 1994-07-15 Matsushita Electric Ind Co Ltd 半導体レーザおよびその製造方法
JP3489878B2 (ja) * 1993-10-22 2004-01-26 シャープ株式会社 半導体レーザ素子およびその自励発振強度の調整方法
JPH08222815A (ja) * 1994-12-13 1996-08-30 Mitsubishi Electric Corp 半導体レーザ装置の製造方法、及び半導体レーザ装置
CN1146091C (zh) * 1995-03-31 2004-04-14 松下电器产业株式会社 半导体激光装置和采用它的光盘设备
JP3291447B2 (ja) 1995-12-28 2002-06-10 三洋電機株式会社 半導体レーザ素子
JP3429407B2 (ja) 1996-01-19 2003-07-22 シャープ株式会社 半導体レーザ装置およびその製造方法
US6055255A (en) * 1996-02-01 2000-04-25 Sharp Kabushiki Kaisha Semiconductor laser device and method for producing the same
JP3754169B2 (ja) 1996-03-28 2006-03-08 三洋電機株式会社 半導体レーザ素子及びその設計方法
JPH09298335A (ja) 1996-05-09 1997-11-18 Matsushita Electric Ind Co Ltd 半導体レーザおよびその製造方法
JPH10209553A (ja) 1997-01-17 1998-08-07 Hitachi Ltd 半導体レーザ素子
JPH1126880A (ja) * 1997-07-03 1999-01-29 Mitsubishi Electric Corp 半導体レーザ装置
JP2000058982A (ja) 1998-08-17 2000-02-25 Nec Corp 半導体発光素子
JP3521793B2 (ja) * 1999-03-03 2004-04-19 松下電器産業株式会社 半導体レーザの製造方法
DE60031819T2 (de) * 1999-09-27 2007-09-13 Sanyo Electric Co., Ltd., Moriguchi Halbleiterlaservorrichtung und Herstellungsverfahren

Also Published As

Publication number Publication date
TW544985B (en) 2003-08-01
EP1283574B1 (en) 2007-10-03
CN1204666C (zh) 2005-06-01
EP1283574A2 (en) 2003-02-12
US20030016712A1 (en) 2003-01-23
JP2002374040A (ja) 2002-12-26
DE60222724D1 (de) 2007-11-15
CN1402395A (zh) 2003-03-12
EP1283574A3 (en) 2005-04-13
DE60222724T2 (de) 2008-07-24
US6865202B2 (en) 2005-03-08
KR100486470B1 (ko) 2005-04-29

Similar Documents

Publication Publication Date Title
KR100486470B1 (ko) 반도체레이저소자
JPH05243669A (ja) 半導体レーザ素子
KR100232993B1 (ko) 반도체 레이저장치 및 그 제조방법
US20150340840A1 (en) Semiconductor laser
KR100262291B1 (ko) 자려발진형 반도체 레이저장치
US7215691B2 (en) Semiconductor laser device and method for fabricating the same
US5805628A (en) Semiconductor laser
JP2003086894A (ja) 半導体レーザ装置およびその製造方法
WO2019193679A1 (ja) 半導体レーザおよびその製造方法
JP3801410B2 (ja) 半導体レーザ素子及びその製造方法
JP4249920B2 (ja) 端面窓型半導体レーザ装置およびその製造方法
JP2000353849A (ja) 光半導体装置およびその製造方法
US6414977B1 (en) Semiconductor laser device
JPH07254756A (ja) 光デバイス
JP3403915B2 (ja) 半導体レーザ
EP0867949B1 (en) Semiconductor light-emitting device
JP2555984B2 (ja) 半導体レーザおよびその製造方法
JP2004134786A (ja) 半導体レーザ装置及びその製造方法
JP3777027B2 (ja) 半導体レーザ装置
JP4083836B2 (ja) 半導体レーザ装置及びその製造方法
JP2806695B2 (ja) 半導体レーザ素子
JP2001077475A (ja) 半導体レーザ
JP2010016118A (ja) 半導体レーザ装置およびその製造方法
KR20010085186A (ko) 반도체 레이저장치 및 그 제조방법
JPH11284272A (ja) 半導体レーザ装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee